JPH09186345A - アレイ - Google Patents
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- JPH09186345A JPH09186345A JP33505396A JP33505396A JPH09186345A JP H09186345 A JPH09186345 A JP H09186345A JP 33505396 A JP33505396 A JP 33505396A JP 33505396 A JP33505396 A JP 33505396A JP H09186345 A JPH09186345 A JP H09186345A
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- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
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- H10D30/674—Thin-film transistors [TFT] characterised by the active materials
- H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
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- H10D30/6746—Amorphous silicon
Landscapes
- Thin Film Transistor (AREA)
- Liquid Crystal (AREA)
Abstract
(57)【要約】
【課題】 基板上に製造される回路を提供し、ゲート/
チャネルリードの過剰オーバーラップの問題を軽減する
技法を見出す。 【解決手段】 アレイはセルを含み、各セル１６が底部
ゲートアモルファスシリコン薄膜トランジスタ（ａ−Ｓ
ｉＴＦＴ）２０を有する。各ａ−ＳｉＴＦＴ２０は、そ
のゲート領域６０上に、そのエッジ８４、８６を越えて
延出する未ドープアモルファスシリコン層６４を有す
る。各ａ−ＳｉＴＦＴ２０は、そのゲート領域６０のエ
ッジ８４、８６とほぼ整合されるエッジ８０、８２を有
する絶縁領域６６を有する。微晶質シリコン又は多結晶
質シリコンのような、ドープ半導体材料からなる２つの
チャネルリード７０、７２は未ドープアモルファスシリ
コン層６４上にあり、その各々は、絶縁領域のエッジ
に、最大オーバーラップ距離（１．０μｍ）以下の距離
だけオーバーラップする。
チャネルリードの過剰オーバーラップの問題を軽減する
技法を見出す。 【解決手段】 アレイはセルを含み、各セル１６が底部
ゲートアモルファスシリコン薄膜トランジスタ（ａ−Ｓ
ｉＴＦＴ）２０を有する。各ａ−ＳｉＴＦＴ２０は、そ
のゲート領域６０上に、そのエッジ８４、８６を越えて
延出する未ドープアモルファスシリコン層６４を有す
る。各ａ−ＳｉＴＦＴ２０は、そのゲート領域６０のエ
ッジ８４、８６とほぼ整合されるエッジ８０、８２を有
する絶縁領域６６を有する。微晶質シリコン又は多結晶
質シリコンのような、ドープ半導体材料からなる２つの
チャネルリード７０、７２は未ドープアモルファスシリ
コン層６４上にあり、その各々は、絶縁領域のエッジ
に、最大オーバーラップ距離（１．０μｍ）以下の距離
だけオーバーラップする。
Description
【０００１】
【発明の属する技術分野】本発明は基板上に製造される
回路に関する。
回路に関する。
【０００２】
【従来技術】カニキ ジェイ（Kanicki, J.)、ハサン
イー(Hasan, E.) 、グリフィス ジェイ(Griffith,
J.)、タカモリ ティー(Takamori, T.)及びティサング
ジェイシー(Tsang, J.C.) による「Properties of Hig
h Conductivity Phosphorous Doped Hydrogenerated Mi
crocrystalline Silicon and Application in Thin Fil
mTransistor Technology」［Mat. Res. Soc. Symp. Pro
c.、Vol149、1989年 239〜246 ページ］は、微晶質シリ
コンの燐（Ｐ）ドーピングの技法を記述する。２３９〜
２４５ページにおいて、カニキらは、水素化アモルファ
ス（非晶質）シリコン（ａ−Ｓｉ：Ｈ）薄膜トランジス
タ（ＴＦＴ）中で高濃度に（ｎ＋）Ｐドープされた層
を、ソース／ドレイン金属とａ−Ｓｉ：Ｈ層との間の接
触中間層として使用することについて記述する。２４５
及び２４６ページで、カニキらは、このような層のＴＦ
Ｔ構造への付与について記述し、約５μｍのゲートとソ
ース−ドレインのオーバーラップ（重なり）について述
べている。
イー(Hasan, E.) 、グリフィス ジェイ(Griffith,
J.)、タカモリ ティー(Takamori, T.)及びティサング
ジェイシー(Tsang, J.C.) による「Properties of Hig
h Conductivity Phosphorous Doped Hydrogenerated Mi
crocrystalline Silicon and Application in Thin Fil
mTransistor Technology」［Mat. Res. Soc. Symp. Pro
c.、Vol149、1989年 239〜246 ページ］は、微晶質シリ
コンの燐（Ｐ）ドーピングの技法を記述する。２３９〜
２４５ページにおいて、カニキらは、水素化アモルファ
ス（非晶質）シリコン（ａ−Ｓｉ：Ｈ）薄膜トランジス
タ（ＴＦＴ）中で高濃度に（ｎ＋）Ｐドープされた層
を、ソース／ドレイン金属とａ−Ｓｉ：Ｈ層との間の接
触中間層として使用することについて記述する。２４５
及び２４６ページで、カニキらは、このような層のＴＦ
Ｔ構造への付与について記述し、約５μｍのゲートとソ
ース−ドレインのオーバーラップ（重なり）について述
べている。
【０００３】ラスティング エヌ(Lustig, N.)及びカニ
キ ジェイによる「Gate dielectric and contact effe
cts in hydrogenerated amorphous silicon-silicon ni
tride thin-film transistors 」［J. Appl. Phys., Vo
l.65、1989年、3951〜3957ページ］は、ソース−ドレイ
ン接触製造における（ｎ＋）燐ドープ水素化アモルファ
スシリコン（ａ−Ｓｉ：Ｈ）とｎ＋水素化微晶質シリコ
ン（μｃ−Ｓｉ：Ｈ）との置き換えによるＴＦＴ移動度
の改善について記述する。３９５１ページ及び３９５２
ページのセクションＩＩはオーム接触を保証するために
ソース−ドレイン金属と固有のａ−Ｓｉ：Ｈとの間に薄
いｎ＋μｃ−Ｓｉ：Ｈ層が含まれる実験を記述する。ｎ
＋μｃ−Ｓｉ：Ｈは、Ｈ2 中のＰＨ3 ／ＳｉＨ4 混合物
から付着され、約０．１Ωｃｍの材料を産する。この文
献の図１の上側部分は、得られるトランジスタの略断面
を示す。第ＩＩＩ節は、デバイスが、幅５０μｍ、チャ
ネル長２０又は４０μｍ、およびゲートとソース−ドレ
インのオーバーラップ約５μを有したことと、ＴＦＴが
フラットパネルＬＣＤディスプレイを扱うのに適してい
ることを述べている。この文献の図５に関して示され、
記述されるように、平均電界効果移動度は、ｎ＋μｃ−
Ｓｉ：Ｈで増加した。
キ ジェイによる「Gate dielectric and contact effe
cts in hydrogenerated amorphous silicon-silicon ni
tride thin-film transistors 」［J. Appl. Phys., Vo
l.65、1989年、3951〜3957ページ］は、ソース−ドレイ
ン接触製造における（ｎ＋）燐ドープ水素化アモルファ
スシリコン（ａ−Ｓｉ：Ｈ）とｎ＋水素化微晶質シリコ
ン（μｃ−Ｓｉ：Ｈ）との置き換えによるＴＦＴ移動度
の改善について記述する。３９５１ページ及び３９５２
ページのセクションＩＩはオーム接触を保証するために
ソース−ドレイン金属と固有のａ−Ｓｉ：Ｈとの間に薄
いｎ＋μｃ−Ｓｉ：Ｈ層が含まれる実験を記述する。ｎ
＋μｃ−Ｓｉ：Ｈは、Ｈ2 中のＰＨ3 ／ＳｉＨ4 混合物
から付着され、約０．１Ωｃｍの材料を産する。この文
献の図１の上側部分は、得られるトランジスタの略断面
を示す。第ＩＩＩ節は、デバイスが、幅５０μｍ、チャ
ネル長２０又は４０μｍ、およびゲートとソース−ドレ
インのオーバーラップ約５μを有したことと、ＴＦＴが
フラットパネルＬＣＤディスプレイを扱うのに適してい
ることを述べている。この文献の図５に関して示され、
記述されるように、平均電界効果移動度は、ｎ＋μｃ−
Ｓｉ：Ｈで増加した。
【０００４】
【発明が解決しようとする課題】本発明は、基板上に製
造されるアレイ回路の問題を扱う。
造されるアレイ回路の問題を扱う。
【０００５】アクティブマトリックスアレイの各セルは
構成要素とスイッチング素子を含み、スイッチング素子
が構成要素とライン（しばしば「データライン」と呼ば
れる）との間の接続を、（「スキャンライン」としばし
ば呼ばれる）別のラインの制御下で制御する。アレイが
基板上に製造される場合、スイッチング素子は薄膜トラ
ンジスタ（ＴＦＴ）としてもよい。様々な種類のアモル
ファスシリコン（ａ−Ｓｉ）ＴＦＴは一般にスイッチン
グ素子としてアクティブマトリックスアレイ中で使われ
る。
構成要素とスイッチング素子を含み、スイッチング素子
が構成要素とライン（しばしば「データライン」と呼ば
れる）との間の接続を、（「スキャンライン」としばし
ば呼ばれる）別のラインの制御下で制御する。アレイが
基板上に製造される場合、スイッチング素子は薄膜トラ
ンジスタ（ＴＦＴ）としてもよい。様々な種類のアモル
ファスシリコン（ａ−Ｓｉ）ＴＦＴは一般にスイッチン
グ素子としてアクティブマトリックスアレイ中で使われ
る。
【０００６】ａ−ＳｉＴＦＴの性能は、ＴＦＴのゲート
領域のエッジの相対的横方向位置と、ＴＦＴのドープチ
ャネルリードとＴＦＴのチャネルを含む未ドープ領域と
の間の境界又は接合部に非常に依存する。ソース側境界
又は接合部がゲート領域のエッジの外側にある場合、接
触抵抗は不十分であり、限界内では、ゲートは適切なデ
バイスオペレーションの要求に応じるようにチャネル状
態を制御することができない。一方、ＴＦＴのゲート領
域がチャネルのいずれかの側面で境界又は接合部を越え
て延びるか、又は、一つ又は両方のドープチャネルリー
ドにオーバーラップすると、不必要な過剰な静電容量が
発生する。本明細書で「ゲート／チャネルリードオーバ
ーラップ」と呼ばれるこのオーバーラップの範囲が正確
に制御されなければ、静電容量は変化して、アレイ内に
セル内変化(intra-cell variations) を生成する。
領域のエッジの相対的横方向位置と、ＴＦＴのドープチ
ャネルリードとＴＦＴのチャネルを含む未ドープ領域と
の間の境界又は接合部に非常に依存する。ソース側境界
又は接合部がゲート領域のエッジの外側にある場合、接
触抵抗は不十分であり、限界内では、ゲートは適切なデ
バイスオペレーションの要求に応じるようにチャネル状
態を制御することができない。一方、ＴＦＴのゲート領
域がチャネルのいずれかの側面で境界又は接合部を越え
て延びるか、又は、一つ又は両方のドープチャネルリー
ドにオーバーラップすると、不必要な過剰な静電容量が
発生する。本明細書で「ゲート／チャネルリードオーバ
ーラップ」と呼ばれるこのオーバーラップの範囲が正確
に制御されなければ、静電容量は変化して、アレイ内に
セル内変化(intra-cell variations) を生成する。
【０００７】上記記載したカニキらやラスティングらの
底部ゲートａ−ＳｉＴＦＴは、スイッチング素子として
使用可能であるが、ＴＦＴは約５μｍのゲート／チャネ
ルリードオバーラップ及び２０μｍのチャネル長を有す
る。５μｍのゲート／チャネルリードオバーラップは性
能問題を引き起こすのに十分である。加えて、各チャネ
ルリードのドープ半導体材料が、ゲート領域のエッジと
ほぼ整合される絶縁領域のエッジ上に延出するために、
ゲート/ チャネルリードオーバーラップは起こる。２０
μｍよりも著しく短いチャネル長の場合、このゲート/
チャネルリードオーバーラップの量は、チャネルリード
同士の間に短絡を生じ、無効なＴＦＴを生じる。
底部ゲートａ−ＳｉＴＦＴは、スイッチング素子として
使用可能であるが、ＴＦＴは約５μｍのゲート／チャネ
ルリードオバーラップ及び２０μｍのチャネル長を有す
る。５μｍのゲート／チャネルリードオバーラップは性
能問題を引き起こすのに十分である。加えて、各チャネ
ルリードのドープ半導体材料が、ゲート領域のエッジと
ほぼ整合される絶縁領域のエッジ上に延出するために、
ゲート/ チャネルリードオーバーラップは起こる。２０
μｍよりも著しく短いチャネル長の場合、このゲート/
チャネルリードオーバーラップの量は、チャネルリード
同士の間に短絡を生じ、無効なＴＦＴを生じる。
【０００８】
【課題を解決するための手段】本発明は、ゲート/ チャ
ネルリードの過剰オーバーラップの問題を軽減する技法
を見出すことに基づく。該技法は、ゲート/ チャネルリ
ードのオーバーラップを均等にアレイを横切るように制
限し、不必要な過剰な静電容量を回避することにより自
己整合底部ゲートａ−ＳｉＴＦＴのアレイを改善するこ
とができる。加えて、該技法は、ａ−ＳｉＴＦＴS のチ
ャネル長を減らすことを可能にするので、性能を改善す
ることができる。
ネルリードの過剰オーバーラップの問題を軽減する技法
を見出すことに基づく。該技法は、ゲート/ チャネルリ
ードのオーバーラップを均等にアレイを横切るように制
限し、不必要な過剰な静電容量を回避することにより自
己整合底部ゲートａ−ＳｉＴＦＴのアレイを改善するこ
とができる。加えて、該技法は、ａ−ＳｉＴＦＴS のチ
ャネル長を減らすことを可能にするので、性能を改善す
ることができる。
【０００９】該技法を、セルが底部ゲートａ−ＳｉＴＦ
Ｔを含むタイプのアレイの改善として実施することがで
きる。各ａ−ＳｉＴＦＴは、第１及び第２エッジを有す
るゲート領域、そのエッジを越えて延出する第１及び第
２部分を有する未ドープアモルファスシリコン層、ゲー
ト領域のエッジと略整合されるエッジを有するアモルフ
ァスシリコン層上の絶縁領域、及びアモルファスシリコ
ン層の第１及び第２部分上のドープ半導体材料の第１及
び第２チャネルリード、を有する。改善は、各チャネル
リードが最大オーバーラップ距離以下の距離だけ絶縁領
域にオーバーラップするということである。最大オーバ
ーラップ距離は、１．０μｍ以下である。
Ｔを含むタイプのアレイの改善として実施することがで
きる。各ａ−ＳｉＴＦＴは、第１及び第２エッジを有す
るゲート領域、そのエッジを越えて延出する第１及び第
２部分を有する未ドープアモルファスシリコン層、ゲー
ト領域のエッジと略整合されるエッジを有するアモルフ
ァスシリコン層上の絶縁領域、及びアモルファスシリコ
ン層の第１及び第２部分上のドープ半導体材料の第１及
び第２チャネルリード、を有する。改善は、各チャネル
リードが最大オーバーラップ距離以下の距離だけ絶縁領
域にオーバーラップするということである。最大オーバ
ーラップ距離は、１．０μｍ以下である。
【００１０】絶縁領域はそのエッジ間の幅約５．０μｍ
を有し得る。最大オーバーラップ距離は０．５μｍとす
ることができる。ドープ半導体材料は、微晶質シリコン
又は多結晶質シリコンとすることができる。絶縁材料は
シリコン窒化物とすることができる。導電性金属電極を
各チャネルリードと電気的に接続することができる。
を有し得る。最大オーバーラップ距離は０．５μｍとす
ることができる。ドープ半導体材料は、微晶質シリコン
又は多結晶質シリコンとすることができる。絶縁材料は
シリコン窒化物とすることができる。導電性金属電極を
各チャネルリードと電気的に接続することができる。
【００１１】該技法は、各セルがａ−ＳｉＴＦＴを含む
アレイを提供することができる。例えば、該技法はＡＭ
ＬＣＤ用の光バルブアレイに適用されてもよい。
アレイを提供することができる。例えば、該技法はＡＭ
ＬＣＤ用の光バルブアレイに適用されてもよい。
【００１２】充分に自己整合されたａ−ＳｉＴＦＴがゲ
ート/ チャネルリードオーバーラップにより最小の静電
容量を有するアレイを提供できるために、上述した技法
は、有利である。ＴＦＴは高移動度を有し、性能改良の
ための非常に短いチャネルを有し得る。該技法は、ａ−
ＳｉＴＦＴを生成するための従来の技法と非常に互換性
がある。
ート/ チャネルリードオーバーラップにより最小の静電
容量を有するアレイを提供できるために、上述した技法
は、有利である。ＴＦＴは高移動度を有し、性能改良の
ための非常に短いチャネルを有し得る。該技法は、ａ−
ＳｉＴＦＴを生成するための従来の技法と非常に互換性
がある。
【００１３】該技法は、ａ−ＳｉＴＦＴが均一なパラメ
ータを有するレイを提供することができるので、更に有
利である。
ータを有するレイを提供することができるので、更に有
利である。
【００１４】
【発明の実施の形態】「物理蒸着法(physical vapor de
position) 」を実行することにより、材料が化学反応せ
ずに物理的構造上に付着するようになる。その例は、ス
パッタリング、真空蒸着及び eビーム付着を含む。
position) 」を実行することにより、材料が化学反応せ
ずに物理的構造上に付着するようになる。その例は、ス
パッタリング、真空蒸着及び eビーム付着を含む。
【００１５】「化学蒸着法(chemical vapor depositio
n) 」を実行することにより、材料が物理的構造上に反
応ガス及びエネルギー源を用いることによって付着する
ようになり、ガス−フェーズの化学反応を生成する。エ
ネルギー源は、事実上、熱エネルギー、光学的エネルギ
ー、又はプラズマを使用できる。「プラズマ化学蒸着
法」即ち、「ＰＥＣＶＤ(plasma enhanced chemical va
por deposition) 」は、プラズマエネルギーソースを使
用する。「ＰＥＣＶＤ層」とは、ＰＥＣＶＤによって生
成された層である。
n) 」を実行することにより、材料が物理的構造上に反
応ガス及びエネルギー源を用いることによって付着する
ようになり、ガス−フェーズの化学反応を生成する。エ
ネルギー源は、事実上、熱エネルギー、光学的エネルギ
ー、又はプラズマを使用できる。「プラズマ化学蒸着
法」即ち、「ＰＥＣＶＤ(plasma enhanced chemical va
por deposition) 」は、プラズマエネルギーソースを使
用する。「ＰＥＣＶＤ層」とは、ＰＥＣＶＤによって生
成された層である。
【００１６】「リソグラフィー」を実行する、又は「リ
ソグラフィーによってパターン形成する」は、放射源を
使用して、マスクパターンを感度のある材料に転写し
て、次にその放射に感度のある材料を現像してマスクパ
ターンのポジ又はネガのコピーを得ることである。放射
に感度をもつ材料を「レジスト」又は「フォトレジス
ト」と呼ぶ。マスクパターンをレジスト層に転写するプ
ロセスを本明細書では「露光」と呼び、また露光中に放
射を受けるレジスト層の部分を本明細書では「露光(pho
toexposed)」部分と呼ぶ。レジストを現像するために使
用する流体を「現像液」と呼ぶ。「ポジレジスト」と
は、現像液が露光された部分を露光されない部分よりず
っと速く除去することができるレジストである。「ネガ
レジスト」とは、現像液が露光されない部分を露光され
た部分よりずっと速く除去することができるレジストで
ある。エッチング用に使用される場合、現像により得ら
れるレジストのパターンは、「マスク材料のパターン」
又は単に「マスク」と呼ばれることがある。
ソグラフィーによってパターン形成する」は、放射源を
使用して、マスクパターンを感度のある材料に転写し
て、次にその放射に感度のある材料を現像してマスクパ
ターンのポジ又はネガのコピーを得ることである。放射
に感度をもつ材料を「レジスト」又は「フォトレジス
ト」と呼ぶ。マスクパターンをレジスト層に転写するプ
ロセスを本明細書では「露光」と呼び、また露光中に放
射を受けるレジスト層の部分を本明細書では「露光(pho
toexposed)」部分と呼ぶ。レジストを現像するために使
用する流体を「現像液」と呼ぶ。「ポジレジスト」と
は、現像液が露光された部分を露光されない部分よりず
っと速く除去することができるレジストである。「ネガ
レジスト」とは、現像液が露光されない部分を露光され
た部分よりずっと速く除去することができるレジストで
ある。エッチング用に使用される場合、現像により得ら
れるレジストのパターンは、「マスク材料のパターン」
又は単に「マスク」と呼ばれることがある。
【００１７】リソグラフィーでは、「裏側露光(backsid
e exposure) 」とは、放射が基板を介してレジスト層に
届く基板上構造中のレジスト層の露光である。レジスト
層と基板との間の層の一部分は、その上の領域のレジス
ト層に放射が到達しないようにする場合、マスクパター
ンを提供可能である。
e exposure) 」とは、放射が基板を介してレジスト層に
届く基板上構造中のレジスト層の露光である。レジスト
層と基板との間の層の一部分は、その上の領域のレジス
ト層に放射が到達しないようにする場合、マスクパター
ンを提供可能である。
【００１８】用語「アレイ」と「セル」は、関係し、
「アレイ」は、「セル」配列を含む製造品である。例え
ば、「２次元アレイ」「２Ｄアレイ」は、２次元のセル
配列を含む。回路の２Ｄアレイは、行毎にライン、及び
列毎にラインを有する行列を含んでもよい。一方の方向
のラインは、その状態を決定するか示す信号をセルが受
信するかセルに提供する「データライン」としてもよ
い。他方の方向のラインは、そのデータラインから信号
を受信するか、そのデータラインに信号を提供するのを
可能にする信号をセルが受信する「スキャンライン」と
してもよい。
「アレイ」は、「セル」配列を含む製造品である。例え
ば、「２次元アレイ」「２Ｄアレイ」は、２次元のセル
配列を含む。回路の２Ｄアレイは、行毎にライン、及び
列毎にラインを有する行列を含んでもよい。一方の方向
のラインは、その状態を決定するか示す信号をセルが受
信するかセルに提供する「データライン」としてもよ
い。他方の方向のラインは、そのデータラインから信号
を受信するか、そのデータラインに信号を提供するのを
可能にする信号をセルが受信する「スキャンライン」と
してもよい。
【００１９】回路のアレイでは、「セル回路」は、セル
の走査ライン及びデータラインと接続される回路であ
る。
の走査ライン及びデータラインと接続される回路であ
る。
【００２０】第１層の部分が、第２層の部分の上にある
と共に、第２層の部分のエッジを越えて延出するが、第
２層の部分のエッジの内側にエッジを有する場合に、第
１層の部分は第２層の部分に「オーバーラップ」する。
第１層が第２層にオーバーラップする「オーバーラップ
距離」又は「距離」は、第２層内側のエッジから第１層
のエッジまでの最大距離である。「最大オーバーラップ
距離」は、越えられないオーバーラップ距離である。例
えば、最大オーバーラップ距離を越えると、デバイスを
信頼できるように製造できなかったり、デバイスが適切
に機能しないことがある。
と共に、第２層の部分のエッジを越えて延出するが、第
２層の部分のエッジの内側にエッジを有する場合に、第
１層の部分は第２層の部分に「オーバーラップ」する。
第１層が第２層にオーバーラップする「オーバーラップ
距離」又は「距離」は、第２層内側のエッジから第１層
のエッジまでの最大距離である。「最大オーバーラップ
距離」は、越えられないオーバーラップ距離である。例
えば、最大オーバーラップ距離を越えると、デバイスを
信頼できるように製造できなかったり、デバイスが適切
に機能しないことがある。
【００２１】基板上に形成される構造部中の２層のエッ
ジ又は複数層の部分は、構造部を形成する基板の表面上
へのそれらのプロジェクション（投影）が略同一である
場合に「ほぼ整合」されていると言う。
ジ又は複数層の部分は、構造部を形成する基板の表面上
へのそれらのプロジェクション（投影）が略同一である
場合に「ほぼ整合」されていると言う。
【００２２】２層のエッジ又は複数層の部分は、それら
の一方がマスクとして働くリソグラフィックプロセスに
より他方が製造されたために、それらがほぼ整合する場
合に、「自己整合」されているという。
の一方がマスクとして働くリソグラフィックプロセスに
より他方が製造されたために、それらがほぼ整合する場
合に、「自己整合」されているという。
【００２３】図１は、本発明の概略的な特徴を示す。図
１は、最大オーバーラップ距離以下の距離だけ絶縁領域
にオーバーラップするチャネルリードを、ａ−ＳｉＴＦ
Ｔがが有するアレイを示す。最大オーバーラップ距離は
１．０μｍ以下である。
１は、最大オーバーラップ距離以下の距離だけ絶縁領域
にオーバーラップするチャネルリードを、ａ−ＳｉＴＦ
Ｔがが有するアレイを示す。最大オーバーラップ距離は
１．０μｍ以下である。
【００２４】図１のアレイ１０は、アレイ回路１４が形
成される表面に基板１２を含む。アレイ回路はセルを含
み、各セル１６は更に詳細に示される。
成される表面に基板１２を含む。アレイ回路はセルを含
み、各セル１６は更に詳細に示される。
【００２５】セル１６は、ａ−ＳｉＴＦＴ２０及び構成
要素２２を含み、ａ−ＳｉＴＦＴ２０のチャネルリード
の１つが構成要素２２と接続されて示されている。他の
チャネルリードはライン２４と接続されて示され、ゲー
トリードはライン２６と接続されて示され、ａ−ＳｉＴ
ＦＴ２０は、ライン２６の制御下でライン２４と構成要
素２２との間に電気接続を提供する。
要素２２を含み、ａ−ＳｉＴＦＴ２０のチャネルリード
の１つが構成要素２２と接続されて示されている。他の
チャネルリードはライン２４と接続されて示され、ゲー
トリードはライン２６と接続されて示され、ａ−ＳｉＴ
ＦＴ２０は、ライン２６の制御下でライン２４と構成要
素２２との間に電気接続を提供する。
【００２６】図１はまた、ａ−ＳｉＴＦＴ２０の断面も
示す。基板５４の表面５２上の薄膜構造５０は、ゲート
領域６０、絶縁層６２、未ドープアモルファスシリコン
層６４、絶縁領域６６、及びチャネルリード７０及び７
２を含む。絶縁領域６６は、ゲート領域６０のエッジ８
４及び８６とそれぞれ略整合されるエッジ８０及び８２
を有する。チャネルリード７０及び７２はそれぞれオー
バーラッピング部分９０及び９２を有し、オーバーラッ
ピング部分９０及び９２が絶縁領域６６にそれぞれ距離
Δ1 及びΔ2 だけオーバーラップする。示されるよう
に、Δ1 及びΔ2は、それぞれ最大オーバーラップ距離
ＤMAX 以下であり、ＤMAX は１．０μｍ以下である。
示す。基板５４の表面５２上の薄膜構造５０は、ゲート
領域６０、絶縁層６２、未ドープアモルファスシリコン
層６４、絶縁領域６６、及びチャネルリード７０及び７
２を含む。絶縁領域６６は、ゲート領域６０のエッジ８
４及び８６とそれぞれ略整合されるエッジ８０及び８２
を有する。チャネルリード７０及び７２はそれぞれオー
バーラッピング部分９０及び９２を有し、オーバーラッ
ピング部分９０及び９２が絶縁領域６６にそれぞれ距離
Δ1 及びΔ2 だけオーバーラップする。示されるよう
に、Δ1 及びΔ2は、それぞれ最大オーバーラップ距離
ＤMAX 以下であり、ＤMAX は１．０μｍ以下である。
【００２７】上記記載した概略的特徴は、１．０μｍ以
下の最大オーバーラップ距離を越えない距離だけ絶縁領
域にオーバーラップするチャネルリードを有するａ−Ｓ
ｉＴＦＴを有するアレイの様々な方法で実施され得る。
下記に記載する実施の形態は、絶縁基体上にアクティブ
マトリックスアレイを生成する。
下の最大オーバーラップ距離を越えない距離だけ絶縁領
域にオーバーラップするチャネルリードを有するａ−Ｓ
ｉＴＦＴを有するアレイの様々な方法で実施され得る。
下記に記載する実施の形態は、絶縁基体上にアクティブ
マトリックスアレイを生成する。
【００２８】図２及び図３は、上記記載した概略的な特
徴を実施する製造技法を示す。図２は、アクティブマト
リックスアレイを絶縁基板上に生成する際の動作を示
す。図３は、図２の動作を実行する際のいくつかのステ
ージを示す。
徴を実施する製造技法を示す。図２は、アクティブマト
リックスアレイを絶縁基板上に生成する際の動作を示
す。図３は、図２の動作を実行する際のいくつかのステ
ージを示す。
【００２９】図２のボックス１５０の動作は底部金属パ
ターンを生成することから始まり、底部金属パターンが
アクティブマトリックスアレイのセルの列毎に走査ライ
ン、及びセル毎にゲート領域を含むゲートリードを形成
する。ボックス１５０の動作は、スパッタリングのよう
な物理蒸着法を用いて金属を付着することにより実施可
能である。金属は、４００〜２０００Åの厚みに付着さ
れるＭｏＣｒ、ＴｉＷ、Ａｌ、ＴｉＷキャッピング層を
有するＡｌ、又は他の適切な走査ライン金属とすること
ができる。例えば、厚み１０００ÅのＭｏＣｒは適切な
金属である。次に、金属をリソグラフィーによりパター
ン形成することができる。現在の実施の形態では、ゲー
ト領域エッジ同士間の典型的な距離は約１０μｍであ
り、５μｍ及びそれよりも少ない距離が近い将来に達成
できる。
ターンを生成することから始まり、底部金属パターンが
アクティブマトリックスアレイのセルの列毎に走査ライ
ン、及びセル毎にゲート領域を含むゲートリードを形成
する。ボックス１５０の動作は、スパッタリングのよう
な物理蒸着法を用いて金属を付着することにより実施可
能である。金属は、４００〜２０００Åの厚みに付着さ
れるＭｏＣｒ、ＴｉＷ、Ａｌ、ＴｉＷキャッピング層を
有するＡｌ、又は他の適切な走査ライン金属とすること
ができる。例えば、厚み１０００ÅのＭｏＣｒは適切な
金属である。次に、金属をリソグラフィーによりパター
ン形成することができる。現在の実施の形態では、ゲー
ト領域エッジ同士間の典型的な距離は約１０μｍであ
り、５μｍ及びそれよりも少ない距離が近い将来に達成
できる。
【００３０】次に、ボックス１５２の動作は、底部窒化
物層、アモルファスシリコン層、及び頂部窒化物層を生
成する。ボックス１５２の動作は、真空状態のまま３つ
の層を連続して付着する３層付着（trilayer depositio
n)又はエッチストッププロセスを用いてプラズマ化学蒸
着（ＣＶＤ）により実施された。底部窒化物層は、３０
０〜３８０℃で付着されるシリコン窒化物で、厚み３０
００Åを得ることができる。アモルファスシリコン層
は、２３０〜３００℃で、５〜１２％水素で、３００〜
５００Åの厚みに付着され得る。頂部窒化物層は、２０
０〜２５０℃で付着されるシリコン窒化物で、１０００
〜１５００Åの厚みを得ることができる。
物層、アモルファスシリコン層、及び頂部窒化物層を生
成する。ボックス１５２の動作は、真空状態のまま３つ
の層を連続して付着する３層付着（trilayer depositio
n)又はエッチストッププロセスを用いてプラズマ化学蒸
着（ＣＶＤ）により実施された。底部窒化物層は、３０
０〜３８０℃で付着されるシリコン窒化物で、厚み３０
００Åを得ることができる。アモルファスシリコン層
は、２３０〜３００℃で、５〜１２％水素で、３００〜
５００Åの厚みに付着され得る。頂部窒化物層は、２０
０〜２５０℃で付着されるシリコン窒化物で、１０００
〜１５００Åの厚みを得ることができる。
【００３１】次にボックス１５４の動作は、ポジフォト
レジストの自己位置整合裏側露光及び頂部マスク露光に
より頂部窒化物をリソグラッフィーによりパターン形成
する。裏側露光は接合部が形成される絶縁領域の自己整
合エッジを画定し、また頂部マスク露光は絶縁領域の他
の２つのエッジを画定する。また、ボックス１５４の動
作は、ＨＦ部当たり１０部のアンモニウムフッ化物のよ
うな１０：１のバッファ酸化物エッチにより、約２分
半、又は酸化物が除去されるまでウェットエッチングを
実行する。酸化物の除去はウォーターシーティングオフ
（water sheetingoff) により示され、エッチング液か
ら取り出された時に表面が湿らない。結果として、ゲー
ト領域上に自己整合絶縁領域を得ることができる。また
ボックス１５４の動作は、ＨＦ部当たり２００部の水溶
液でクリーニングして自然酸化膜を除去することも含
み、この場合も酸化物がウォーターシーティングオフに
より示されるように除去されるまで、エッチングは続き
得る。
レジストの自己位置整合裏側露光及び頂部マスク露光に
より頂部窒化物をリソグラッフィーによりパターン形成
する。裏側露光は接合部が形成される絶縁領域の自己整
合エッジを画定し、また頂部マスク露光は絶縁領域の他
の２つのエッジを画定する。また、ボックス１５４の動
作は、ＨＦ部当たり１０部のアンモニウムフッ化物のよ
うな１０：１のバッファ酸化物エッチにより、約２分
半、又は酸化物が除去されるまでウェットエッチングを
実行する。酸化物の除去はウォーターシーティングオフ
（water sheetingoff) により示され、エッチング液か
ら取り出された時に表面が湿らない。結果として、ゲー
ト領域上に自己整合絶縁領域を得ることができる。また
ボックス１５４の動作は、ＨＦ部当たり２００部の水溶
液でクリーニングして自然酸化膜を除去することも含
み、この場合も酸化物がウォーターシーティングオフに
より示されるように除去されるまで、エッチングは続き
得る。
【００３２】次に、ボックス１６０及び１６２の動作は
ドープμｘｔａｌ−Ｓｉのパターンを生成し、最大オー
バーラップ距離１．０μｍ以下の距離だけ自己整合絶縁
領域にオーバーラップする自己整合チャネルリードを提
供する。
ドープμｘｔａｌ−Ｓｉのパターンを生成し、最大オー
バーラップ距離１．０μｍ以下の距離だけ自己整合絶縁
領域にオーバーラップする自己整合チャネルリードを提
供する。
【００３３】ボックス１６０の動作は、ドープμｘｔａ
ｌ−Ｓｉ層を付着して、自己整合接合部を絶縁領域のエ
ッジに生成する。μｘｔａｌ−Ｓｉの付着は、Ｓｉ
Ｈ4 、ＰＨ3 及びＨ2 を用いて、高い付着力でプラズマ
ＣＶＤをまず実行することにより実施され、高濃度にｎ
＋ドープされたμｘｔａｌ−Ｓｉ層を、２００〜２５０
℃で、５〜１５％水素で、５００〜１０００Åの厚みに
付着することができる。μｘｔａｌ−Ｓｉ層は光を通過
させるほど十分に薄くなるべきであるが、チャネルリー
ドとして機能できる位十分に導電性になる程厚くなくて
はならない。ガスの割合は、適切な粒径及び適切なドー
パントレベルを得るように選ばれなければならない。例
えば、μｘｔａｌ−Ｓｉ層、０．５〜２％の燐でドープ
され得る。
ｌ−Ｓｉ層を付着して、自己整合接合部を絶縁領域のエ
ッジに生成する。μｘｔａｌ−Ｓｉの付着は、Ｓｉ
Ｈ4 、ＰＨ3 及びＨ2 を用いて、高い付着力でプラズマ
ＣＶＤをまず実行することにより実施され、高濃度にｎ
＋ドープされたμｘｔａｌ−Ｓｉ層を、２００〜２５０
℃で、５〜１５％水素で、５００〜１０００Åの厚みに
付着することができる。μｘｔａｌ−Ｓｉ層は光を通過
させるほど十分に薄くなるべきであるが、チャネルリー
ドとして機能できる位十分に導電性になる程厚くなくて
はならない。ガスの割合は、適切な粒径及び適切なドー
パントレベルを得るように選ばれなければならない。例
えば、μｘｔａｌ−Ｓｉ層、０．５〜２％の燐でドープ
され得る。
【００３４】ボックス１６０の動作は、適切な導電度又
は別の非常に高導電性半導体材料を有するポリ−Ｓｉを
代わりに付着することができる。しかし、高濃度にｎ＋
ドープされたａ−Ｓｉ層は、このスケールではａ−Ｓｉ
チャネルと次に形成される金属電極との間に大きい直列
抵抗をもたらすことなく電流を運ぶのに十分なほど導電
性ではない。従って、金属はパターン形成され、金属が
絶縁領域にオーバーラップして更なる静電容量を生じる
エラーを回避するのに十分な整合許容範囲だけ絶縁領域
の自己整合エッジから分離されるエッジを有する。
は別の非常に高導電性半導体材料を有するポリ−Ｓｉを
代わりに付着することができる。しかし、高濃度にｎ＋
ドープされたａ−Ｓｉ層は、このスケールではａ−Ｓｉ
チャネルと次に形成される金属電極との間に大きい直列
抵抗をもたらすことなく電流を運ぶのに十分なほど導電
性ではない。従って、金属はパターン形成され、金属が
絶縁領域にオーバーラップして更なる静電容量を生じる
エラーを回避するのに十分な整合許容範囲だけ絶縁領域
の自己整合エッジから分離されるエッジを有する。
【００３５】ボックス１６２の動作は、プロセス中にポ
ジレジストのように作用する従来のネガフォトレジスト
の自己整合裏側露光及び頂部マスク露光により、μｘｔ
ａｌ−Ｓｉ層をリソグラフィーパターン形成し、フェノ
ール及びキシレンのような問題となる現像液の使用を避
ける。裏側露光は、絶縁領域にオーバーラップすること
になるチャネルリードのエッジを画定し、頂部マスク露
光はチャネルリードの他のエッジを画定する。ボックス
１６２の動作は、エッチングをして絶縁領域上でエッチ
ストップ(etch stop) として作用するμｘｔａｌ−Ｓｉ
層を除去できると共に、他の場所のμｘｔａｌ−Ｓｉや
ａ−Ｓｉ層も除去することができる。裏側露光、現像液
付与、ベーキング、及びエッチ液付与の間に、オペレー
タは、顕微鏡を通して構造を観察し、最大オーバーラッ
プ距離を越えないオーバーラップ距離を得るために各オ
ペレーションの時間を定めることができる。適切な時間
は、裏側照射の強度、現像液及びエッチ液の濃度、並び
にベーキング温度のようなファクタに依存する。例え
ば、標準的な照射の場合、裏側露光を６０秒すると１μ
ｍの大きさのオーバーラップ距離を生成できる。一般
に、オーバーラップ距離は裏側露光の長さに比例する。
ジレジストのように作用する従来のネガフォトレジスト
の自己整合裏側露光及び頂部マスク露光により、μｘｔ
ａｌ−Ｓｉ層をリソグラフィーパターン形成し、フェノ
ール及びキシレンのような問題となる現像液の使用を避
ける。裏側露光は、絶縁領域にオーバーラップすること
になるチャネルリードのエッジを画定し、頂部マスク露
光はチャネルリードの他のエッジを画定する。ボックス
１６２の動作は、エッチングをして絶縁領域上でエッチ
ストップ(etch stop) として作用するμｘｔａｌ−Ｓｉ
層を除去できると共に、他の場所のμｘｔａｌ−Ｓｉや
ａ−Ｓｉ層も除去することができる。裏側露光、現像液
付与、ベーキング、及びエッチ液付与の間に、オペレー
タは、顕微鏡を通して構造を観察し、最大オーバーラッ
プ距離を越えないオーバーラップ距離を得るために各オ
ペレーションの時間を定めることができる。適切な時間
は、裏側照射の強度、現像液及びエッチ液の濃度、並び
にベーキング温度のようなファクタに依存する。例え
ば、標準的な照射の場合、裏側露光を６０秒すると１μ
ｍの大きさのオーバーラップ距離を生成できる。一般
に、オーバーラップ距離は裏側露光の長さに比例する。
【００３６】所望のオーバーラップ距離を得るエッチン
グ技法を選択可能である。反応性イオンエッチングは、
非常に異方性で、下方に急速にエッチングし横方向にほ
んのゆっくりとエッチングするために垂直方向の輪郭を
生成する。また化学及びバレルエッチングは等方性であ
って、より多くのアンダーカットを生成する。したがっ
て、反応性イオンエッチングの時間はオーバーラップを
制御するためにより容易に定めることができる。
グ技法を選択可能である。反応性イオンエッチングは、
非常に異方性で、下方に急速にエッチングし横方向にほ
んのゆっくりとエッチングするために垂直方向の輪郭を
生成する。また化学及びバレルエッチングは等方性であ
って、より多くのアンダーカットを生成する。したがっ
て、反応性イオンエッチングの時間はオーバーラップを
制御するためにより容易に定めることができる。
【００３７】また、ボックス１６２の動作は、適切な位
置で底部窒化物層を介してバイアをカットする別のリソ
グラフィック方法を含み、底部金属パターンとの電気的
接続が可能となる。
置で底部窒化物層を介してバイアをカットする別のリソ
グラフィック方法を含み、底部金属パターンとの電気的
接続が可能となる。
【００３８】均一なオーバーラップ距離のために、ボッ
クス１６２で実行された全リソグラフィック方法は、ア
レイ上で均等に実行されなければならない。
クス１６２で実行された全リソグラフィック方法は、ア
レイ上で均等に実行されなければならない。
【００３９】ボックス１６４の動作は、ボックス１６２
で形成されたチャネルリード上にある電極を含み、接合
部をセルの回路又はデータラインのような他の構成要素
に電気的に接続する頂部金属パターンを生成する。頂部
金属が絶縁領域にオーバーラップしないようにするため
に、電極は絶縁領域のエッジから少なくとも２μｍだけ
引っ込められる。頂部金属はボックス１５０の底部金属
と同じものとすることができ、また４００〜２０００Å
の厚みを有し得る。
で形成されたチャネルリード上にある電極を含み、接合
部をセルの回路又はデータラインのような他の構成要素
に電気的に接続する頂部金属パターンを生成する。頂部
金属が絶縁領域にオーバーラップしないようにするため
に、電極は絶縁領域のエッジから少なくとも２μｍだけ
引っ込められる。頂部金属はボックス１５０の底部金属
と同じものとすることができ、また４００〜２０００Å
の厚みを有し得る。
【００４０】ボックス１６２からボックス１６４への破
線によって示されるように、更なる動作を、ボックス１
６２の後でボックス１６４の前に実行することができ
る。また、ボックス１６４の動作後にパッシベーション
等を含む従来の動作を続けることもできる。
線によって示されるように、更なる動作を、ボックス１
６２の後でボックス１６４の前に実行することができ
る。また、ボックス１６４の動作後にパッシベーション
等を含む従来の動作を続けることもできる。
【００４１】図３は、図２の実施ステージを示す。図３
の断面１８０はボックス１５４の第１裏側露光を示す。
他のステージと同じように、構造は基体１８２の表面上
に形成されており、ゲート領域１８４がボックス１５０
で形成され、層１８６、１８８及び１９０がボックス１
５２で形成された。第１の裏側露光に先立ち、ボックス
１５４の動作は、ポジフォトレジスト層１９２を付着す
る。層１９２の部分１９４はフォト露光されないが、部
分１９６及び１９８はフォト露光される。
の断面１８０はボックス１５４の第１裏側露光を示す。
他のステージと同じように、構造は基体１８２の表面上
に形成されており、ゲート領域１８４がボックス１５０
で形成され、層１８６、１８８及び１９０がボックス１
５２で形成された。第１の裏側露光に先立ち、ボックス
１５４の動作は、ポジフォトレジスト層１９２を付着す
る。層１９２の部分１９４はフォト露光されないが、部
分１９６及び１９８はフォト露光される。
【００４２】断面２００は、ボックス１６２の第２裏側
露光を示す。ボックス１５４の動作は、フォトレジスト
層１９２を現像し、部分１９４を除去して、次にＳｉＮ
層１９０の露光部分をエッチングしてなくし、自己整合
エッジを有する絶縁領域２０２を生成する。次にボック
ス１６０の動作は、ドープμｘｔａｌ−Ｓｉ層２０４を
付着して、絶縁領域２０２のエッジで自己整合接合部を
生成する。第２裏側露光に先立ち、ボックス１６２の動
作は、ネガフォトレジスト層２１０を付着する。層２１
０の部分２１２はフォト露光されないが、部分２１４及
び２１６はフォト露光される。
露光を示す。ボックス１５４の動作は、フォトレジスト
層１９２を現像し、部分１９４を除去して、次にＳｉＮ
層１９０の露光部分をエッチングしてなくし、自己整合
エッジを有する絶縁領域２０２を生成する。次にボック
ス１６０の動作は、ドープμｘｔａｌ−Ｓｉ層２０４を
付着して、絶縁領域２０２のエッジで自己整合接合部を
生成する。第２裏側露光に先立ち、ボックス１６２の動
作は、ネガフォトレジスト層２１０を付着する。層２１
０の部分２１２はフォト露光されないが、部分２１４及
び２１６はフォト露光される。
【００４３】断面２２０は、ボックス１６４の動作後の
構造を示す。ボックス１６２の動作は、フォトレジスト
層２１０を現像し、部分２１４及び２１６を除去して、
次いでμｘｔａｌ−Ｓｉ層２０４の露光部分をエッチン
グしてなくし、オーバーラップ２２４を有するチャネル
リード２２２とオーバーラップ２２８を有するチャネル
リード２２６を生成する。リソグラフィックパターン形
成は、オーバーラップ２２４及び２２８が最大オーバー
ラップ距離を越えないような方法で実行される。次に、
ボックス１６４の動作は、電極２３０と２３２、即ちチ
ャネルリード２２２及び２２６を介して自己整合接合部
に電気的に接続される頂部金属層の部分を生成する。
構造を示す。ボックス１６２の動作は、フォトレジスト
層２１０を現像し、部分２１４及び２１６を除去して、
次いでμｘｔａｌ−Ｓｉ層２０４の露光部分をエッチン
グしてなくし、オーバーラップ２２４を有するチャネル
リード２２２とオーバーラップ２２８を有するチャネル
リード２２６を生成する。リソグラフィックパターン形
成は、オーバーラップ２２４及び２２８が最大オーバー
ラップ距離を越えないような方法で実行される。次に、
ボックス１６４の動作は、電極２３０と２３２、即ちチ
ャネルリード２２２及び２２６を介して自己整合接合部
に電気的に接続される頂部金属層の部分を生成する。
【００４４】図４は、図２及び図３に関して上記記載し
た技法により生成され得るアレイ製品２５０を示す。ア
レイ製品２５０は、スキャンラインが左右に延びてデー
タラインが上下に延びるので、各スキャンラインが各デ
ータラインと交差するアレイ領域領域２５４を有する基
板２５２を具備する。また、図４は代表的スキャンライ
ン２６０が代表的データライン２６２と交差する領域中
の頂部及び底部金属層のレイアウトも示す。
た技法により生成され得るアレイ製品２５０を示す。ア
レイ製品２５０は、スキャンラインが左右に延びてデー
タラインが上下に延びるので、各スキャンラインが各デ
ータラインと交差するアレイ領域領域２５４を有する基
板２５２を具備する。また、図４は代表的スキャンライ
ン２６０が代表的データライン２６２と交差する領域中
の頂部及び底部金属層のレイアウトも示す。
【００４５】底部金属層は、スキャンライン２６０、更
にはゲート領域２７０を含む。ゲート領域２７０は製造
デバイスにふさわしい幅を有し、その幅は、その上に形
成されるａ−ＳｉＴＦＴのチャネル長さを決定する。
にはゲート領域２７０を含む。ゲート領域２７０は製造
デバイスにふさわしい幅を有し、その幅は、その上に形
成されるａ−ＳｉＴＦＴのチャネル長さを決定する。
【００４６】頂部金属層はデータライン２６２、更には
チャネル電極２７２及び２７４を含む。データライン２
６２はスキャンライン２６０と同じ幅を有するが、チャ
ネル電極２７２及び２７４はａ−ＳｉＴＦＴのチャネル
幅よりも広い又は大きい幅を有する。これは製造されて
いるデバイスの現在の要求を満たすのに十分でなくては
ならいからである。更に、電極２７２からゲート領域２
７０のエッジまでの間隔及び、チャネル電極２７４から
ゲート領域２７０のエッジまでの間隔を各々２μｍと
し、チャネル電極２７２及び２７４が絶縁領域上に延び
て静電容量を増やすエラーを回避することができる。も
ちろん、これらの寸法は単に例示的なものであり、実際
にはＴＦＴは適切なデバイスオペレーションに必要な電
流を提供する大きさになる。
チャネル電極２７２及び２７４を含む。データライン２
６２はスキャンライン２６０と同じ幅を有するが、チャ
ネル電極２７２及び２７４はａ−ＳｉＴＦＴのチャネル
幅よりも広い又は大きい幅を有する。これは製造されて
いるデバイスの現在の要求を満たすのに十分でなくては
ならいからである。更に、電極２７２からゲート領域２
７０のエッジまでの間隔及び、チャネル電極２７４から
ゲート領域２７０のエッジまでの間隔を各々２μｍと
し、チャネル電極２７２及び２７４が絶縁領域上に延び
て静電容量を増やすエラーを回避することができる。も
ちろん、これらの寸法は単に例示的なものであり、実際
にはＴＦＴは適切なデバイスオペレーションに必要な電
流を提供する大きさになる。
【００４７】図４から理解できるように、ａ−ＳｉＴＦ
Ｔは、ゲートライン２６０の制御下でデータライン２６
２をセル回路（図示せず）に接続する。ａ−ＳｉＴＦＴ
がゲートライン２６０の信号によりＯＮになると、ａ−
ＳｉＴＦＴのチャネルはチャネル電極２７２と２７４の
間に電気的な接続を提供する。チャネル電極２７２は順
番にデータライン２６２に電気的に接続され、チャネル
電極２７４がセル回路に電気的に接続される。
Ｔは、ゲートライン２６０の制御下でデータライン２６
２をセル回路（図示せず）に接続する。ａ−ＳｉＴＦＴ
がゲートライン２６０の信号によりＯＮになると、ａ−
ＳｉＴＦＴのチャネルはチャネル電極２７２と２７４の
間に電気的な接続を提供する。チャネル電極２７２は順
番にデータライン２６２に電気的に接続され、チャネル
電極２７４がセル回路に電気的に接続される。
【００４８】上述した概略的な特徴の実施形態を組立て
試験した。図５は上記記載したデバイスを実施すること
によって生成された構造を示す。図６は、図５のような
構造の電圧−電流特性を示す。
試験した。図５は上記記載したデバイスを実施すること
によって生成された構造を示す。図６は、図５のような
構造の電圧−電流特性を示す。
【００４９】図５の顕微鏡写真は、図２の概略動作を図
２及び図３に関して上述した製造行程と類似する製造行
程を用いて実施することにより好結果に製造されたデバ
イス３００を示す。ライン３０２は底部金属層中に形成
され、層３０４により覆われる長く細いラインである。
層３０４はドープμｘｔａｌ−ＳｉのＰＥＣＶＤ層によ
り覆われる未ドープａ−Ｓｉ層である。ドープμｘｔａ
ｌ−Ｓｉのパターンを裏側露光を用いて形成し、絶縁領
域３０６の自己整合エッジにオーバーラップする自己整
合エッジを得る。
２及び図３に関して上述した製造行程と類似する製造行
程を用いて実施することにより好結果に製造されたデバ
イス３００を示す。ライン３０２は底部金属層中に形成
され、層３０４により覆われる長く細いラインである。
層３０４はドープμｘｔａｌ−ＳｉのＰＥＣＶＤ層によ
り覆われる未ドープａ−Ｓｉ層である。ドープμｘｔａ
ｌ−Ｓｉのパターンを裏側露光を用いて形成し、絶縁領
域３０６の自己整合エッジにオーバーラップする自己整
合エッジを得る。
【００５０】層３０４がライン３０２をカバーする領域
は、ライン３０２のゲート領域と未ドープａ−Ｓｉ層の
ゲート領域とを画定し、その各々は約９８μｍ×５μｍ
の寸法を有する。未ドープａ−Ｓｉ層のゲート領域上に
は絶縁領域３０６がある。絶縁領域３０６は自己整合エ
ッジを得るために裏側露光を用いてＳｉＮの層中に形成
されている。図５から理解できるように、ドープμｘｔ
ａｌ−ＳｉのＰＥＣＶＤ層は、約０．５μｍ未満、及び
絶縁領域３０６の全長に沿って１．０μｍ未満の距離だ
け絶縁領域３０６にオーバーラップする。エッチング中
に顕微鏡を用いてデバイスを試験し、適切なオーバーラ
ップ距離が得られた時に視覚的に判断することによりオ
ーバーラップ距離を得ることができる。これは、より高
精度な製造技法により０．５μｍのようなＤMAX のより
小さな値が可能になることを示唆する。
は、ライン３０２のゲート領域と未ドープａ−Ｓｉ層の
ゲート領域とを画定し、その各々は約９８μｍ×５μｍ
の寸法を有する。未ドープａ−Ｓｉ層のゲート領域上に
は絶縁領域３０６がある。絶縁領域３０６は自己整合エ
ッジを得るために裏側露光を用いてＳｉＮの層中に形成
されている。図５から理解できるように、ドープμｘｔ
ａｌ−ＳｉのＰＥＣＶＤ層は、約０．５μｍ未満、及び
絶縁領域３０６の全長に沿って１．０μｍ未満の距離だ
け絶縁領域３０６にオーバーラップする。エッチング中
に顕微鏡を用いてデバイスを試験し、適切なオーバーラ
ップ距離が得られた時に視覚的に判断することによりオ
ーバーラップ距離を得ることができる。これは、より高
精度な製造技法により０．５μｍのようなＤMAX のより
小さな値が可能になることを示唆する。
【００５１】図５に示されるオーバーラップは、アレイ
状デバイス用の未ドープａ−Ｓｉ層のエッチングを防ぐ
が、絶縁領域３０６を横切る短絡を避け、静電容量を最
小化するほど十分に小さい許容範囲を十分提供する。オ
ーバーラップがなかった場合、デバイスのアレイにわた
る非常にわずかな整合エラーが、未ドープａ−Ｓｉのエ
ッチングによる欠陥を導いたであろう。
状デバイス用の未ドープａ−Ｓｉ層のエッチングを防ぐ
が、絶縁領域３０６を横切る短絡を避け、静電容量を最
小化するほど十分に小さい許容範囲を十分提供する。オ
ーバーラップがなかった場合、デバイスのアレイにわた
る非常にわずかな整合エラーが、未ドープａ−Ｓｉのエ
ッチングによる欠陥を導いたであろう。
【００５２】チャネル電極３１０及び３１２を頂部金属
層中に形成して、電気接続が可能になるとデバイス３０
０を試験できる。同様のデバイスは０．５９ｃｍ2 ・Ｖ
−ｓｅｃ．の移動度を測定した。デバイスの電流−電圧
性能は図６に示されており、これはデバイスが２０Ｖの
ドレイン−ソース電圧で、低いＯＦＦ電流と高いＯＮ電
流とを示したことを示す。
層中に形成して、電気接続が可能になるとデバイス３０
０を試験できる。同様のデバイスは０．５９ｃｍ2 ・Ｖ
−ｓｅｃ．の移動度を測定した。デバイスの電流−電圧
性能は図６に示されており、これはデバイスが２０Ｖの
ドレイン−ソース電圧で、低いＯＦＦ電流と高いＯＮ電
流とを示したことを示す。
【００５３】上記実施の形態は、本発明の範囲内であれ
ば多くの方法で変更可能である。
ば多くの方法で変更可能である。
【００５４】上記実施の形態は薄膜構造中で特定の材料
を使用するが、他の材料も使用可能である。例えば、異
なる金属を底部又は頂部金属層で使用可能であるし、金
属というよりも、レジストのフォト露光を防止する程十
分に厚みがありさえすれば高濃度にドープされるシリコ
ンの厚い層のような導電性材料も使用可能である。異な
る絶縁材料を使用してもよい。チャネルリードは十分に
導電性であれば、異なるドープ半導体材料から形成され
てもよい。
を使用するが、他の材料も使用可能である。例えば、異
なる金属を底部又は頂部金属層で使用可能であるし、金
属というよりも、レジストのフォト露光を防止する程十
分に厚みがありさえすれば高濃度にドープされるシリコ
ンの厚い層のような導電性材料も使用可能である。異な
る絶縁材料を使用してもよい。チャネルリードは十分に
導電性であれば、異なるドープ半導体材料から形成され
てもよい。
【００５５】上記実施の形態は特定のプロセスを使用し
て薄膜構造を生成するが、他のプロセスも使用可能であ
る。例えば、ある場合には動作を異なる順序で又は異な
る材料を用いて実行することができる。様々なレジス
ト、現像液、及びエッチ液を使用可能である。
て薄膜構造を生成するが、他のプロセスも使用可能であ
る。例えば、ある場合には動作を異なる順序で又は異な
る材料を用いて実行することができる。様々なレジス
ト、現像液、及びエッチ液を使用可能である。
【００５６】上記実施の形態はアレイ状のセルのレイア
ウトを使用するが、他のレイアウトも使用可能である。
ウトを使用するが、他のレイアウトも使用可能である。
【００５７】上記記載した実施の形態は、回路に特定の
幾何学的構成及び電気的特性を提供するが、本発明を異
なる幾何学的構成及び異なる回路で実施することができ
る。
幾何学的構成及び電気的特性を提供するが、本発明を異
なる幾何学的構成及び異なる回路で実施することができ
る。
【００５８】上記記載した実施の形態は、特定の方法に
より特定の材料から生成される特定の厚みの層を具備す
るが、他の厚みを生成可能であり、またより薄い半導体
及び絶縁層のような他の材料及び方法を使用してＴＦＴ
性能を改良したり、静電容量を増やすことができる。
より特定の材料から生成される特定の厚みの層を具備す
るが、他の厚みを生成可能であり、またより薄い半導体
及び絶縁層のような他の材料及び方法を使用してＴＦＴ
性能を改良したり、静電容量を増やすことができる。
【００５９】上記記載した実施の形態は特定のシーケン
スで層を含むが、層のシーケンスは変更可能である。
スで層を含むが、層のシーケンスは変更可能である。
【００６０】本発明は、アクティブマトリックスアレイ
だけでなく、非常に小さなａ−ＳｉＴＦＴが有益である
他のアレイも含む多くの方法に適用可能である。本発明
は、ディスプレイアレイ、ライトバルブアレイ及びセン
サーアレイを含む多くの異なる種類のアクティブマトリ
ックスアレイで適用可能である。
だけでなく、非常に小さなａ−ＳｉＴＦＴが有益である
他のアレイも含む多くの方法に適用可能である。本発明
は、ディスプレイアレイ、ライトバルブアレイ及びセン
サーアレイを含む多くの異なる種類のアクティブマトリ
ックスアレイで適用可能である。
【００６１】本発明を、薄膜の実施形態に関して記述し
たが、本発明は単結晶技術でも実施可能である。
たが、本発明は単結晶技術でも実施可能である。
【図１】１．０μｍの最大オーバーラップ距離以下の距
離だけ絶縁領域にオーバーラップするチャネルリードを
ａ−ＳｉＴＦＴが有するアレイを示す略図である。
離だけ絶縁領域にオーバーラップするチャネルリードを
ａ−ＳｉＴＦＴが有するアレイを示す略図である。
【図２】最大オーバーラップ距離以下の距離だけ絶縁領
域にオーバーラップするチャネルリードを有するａ−Ｓ
ｉＴＦＴを生成する際の動作を示すフロー図である。
域にオーバーラップするチャネルリードを有するａ−Ｓ
ｉＴＦＴを生成する際の動作を示すフロー図である。
【図３】横断面が図２の動作を実行する際のいくつかの
ステージを示すフロー図である。
ステージを示すフロー図である。
【図４】図２に従って生成されるアレイの略図である。
【図５】チャネルリードが最大オーバーラップ距離以下
の距離だけ絶縁領域にオーバーラップする構造を示す顕
微鏡写真である。
の距離だけ絶縁領域にオーバーラップする構造を示す顕
微鏡写真である。
【図６】図５のような構造の電流電圧特性を示すグラフ
である。
である。
２０ 基板 ２２ ゲート領域 ２８ 絶縁領域 ３２ エッジ ４０ ドープ半導体層 ４２ 接合部 ５０ レジスト層 ６２ 導電性リード ６４ オーバーラップ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 レネ エー．ルジャン アメリカ合衆国 95051 カリフォルニア 州 サンタ クララ ヴィンセント ドラ イブ 3313
Claims (1)
- 【請求項１】 アレイであって、 回路が形成される表面を有する基体を含み、 基体の表面にアレイ回路を含み、 アレイ回路が、 第１方向に延出する走査ラインを含み、 第１方向と異なる第２方向に延出するデータラインを含
み、各走査ラインが交差領域中で各データラインと交差
し、 走査ラインの１本がデータラインの１本と交差する交差
領域毎に、各交差領域のセル回路が、構成要素と、走査
ラインの制御下でデータラインと構成要素とを電気的に
接続するアモルファスシリコン薄膜トランジスタと、を
含み、 各セルのアモルファスシリコン薄膜トランジスタが、 第１及び第２エッジを有するゲート領域を含み、該ゲー
ト領域がスキャンラインと電気的に接続され、 ゲート領域上に絶縁層を含み、絶縁層がゲート領域の第
１及び第２エッジ上に延出し、 ゲート領域上に、未ドープアモルファスシリコン層を含
み、未ドープアモルファスシリコン層がゲート領域の第
１及び第２領域をそれぞれ越えて延出する第１及び第２
部分を有し、 アモルファスシリコン層上に絶縁領域を含み、絶縁領域
が、ゲート領域の第１及び第２エッジとほぼ整合される
第１及び第２エッジを有し、ので、アモルファスシリコ
ン層の第１及び第２部分もまた絶縁領域の第１及び第２
エッジをそれぞれ越えて延出し、 アモルファスシリコン層の第１及び第２部分上にドープ
半導体材料のＰＥＣＶＤ層付着層中に形成された第１及
び第２チャネルリードを含み、第１及び第２チャネルリ
ード各々が最大オーバーラップ距離以下の距離だけ絶縁
領域にオーバーラップし、最大オーバーラップ距離が
１．０μｍ以下であり、 第１及び第２チャネルリード上に第１及び第２導電性電
極を含み、第１電極が、データラインと第１チャネルリ
ードとの間に電気的に接続され、第２電極が第２チャネ
ルリードとセル回路の構成要素との間に電気的に接続さ
れる、 アレイ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/578,780 US5717223A (en) | 1995-12-22 | 1995-12-22 | Array with amorphous silicon TFTs in which channel leads overlap insulating region no more than maximum overlap |
| US578780 | 1995-12-22 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010220591A Division JP2011023741A (ja) | 1995-12-22 | 2010-09-30 | アレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09186345A true JPH09186345A (ja) | 1997-07-15 |
Family
ID=24314288
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33505396A Pending JPH09186345A (ja) | 1995-12-22 | 1996-11-29 | アレイ |
| JP2010220591A Pending JP2011023741A (ja) | 1995-12-22 | 2010-09-30 | アレイ |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010220591A Pending JP2011023741A (ja) | 1995-12-22 | 2010-09-30 | アレイ |
Country Status (4)
| Country | Link |
|---|---|
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| EP (1) | EP0780909B1 (ja) |
| JP (2) | JPH09186345A (ja) |
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| US5834327A (en) | 1995-03-18 | 1998-11-10 | Semiconductor Energy Laboratory Co., Ltd. | Method for producing display device |
| US5920772A (en) * | 1997-06-27 | 1999-07-06 | Industrial Technology Research Institute | Method of fabricating a hybrid polysilicon/amorphous silicon TFT |
| US6140668A (en) * | 1998-04-28 | 2000-10-31 | Xerox Corporation | Silicon structures having an absorption layer |
| DE69832162D1 (de) * | 1998-07-22 | 2005-12-08 | St Microelectronics Srl | Herstellungsverfahren für ein elektronisches Bauelement, das MOS Transistoren mit salizidierten Übergängen und nicht salizidierten Widerständen enthält |
| TW428328B (en) * | 1999-07-30 | 2001-04-01 | Hannstar Display Corp | Fabricating method of thin film transistor |
| US6868138B2 (en) | 2002-05-29 | 2005-03-15 | The Regents Of The University Of Michigan | Method, processor and computed tomography (CT) machine for generating images utilizing high and low sensitivity data collected from a flat panel detector having an extended dynamic range |
| JP5152448B2 (ja) * | 2004-09-21 | 2013-02-27 | カシオ計算機株式会社 | 画素駆動回路及び画像表示装置 |
| CN100379016C (zh) * | 2006-02-28 | 2008-04-02 | 友达光电股份有限公司 | 有机电致发光显示单元 |
| US8110450B2 (en) * | 2007-12-19 | 2012-02-07 | Palo Alto Research Center Incorporated | Printed TFT and TFT array with self-aligned gate |
| KR102315527B1 (ko) | 2015-01-19 | 2021-10-22 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판 및 그 제조 방법 |
| US11362215B2 (en) * | 2018-03-30 | 2022-06-14 | Intel Corporation | Top-gate doped thin film transistor |
| US11257956B2 (en) | 2018-03-30 | 2022-02-22 | Intel Corporation | Thin film transistor with selectively doped oxide thin film |
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| JPH01173650A (ja) * | 1987-12-26 | 1989-07-10 | Seikosha Co Ltd | 非晶質シリコン薄膜トランジスタの製造方法 |
| JPH0262051A (ja) * | 1988-08-26 | 1990-03-01 | Fujitsu Ltd | 薄膜トランジスタの製造方法 |
| JP2737982B2 (ja) * | 1989-02-15 | 1998-04-08 | 富士通株式会社 | 薄膜トランジスタの製造方法 |
| JPH02295132A (ja) * | 1989-05-09 | 1990-12-06 | Fujitsu Ltd | 薄膜トランジスタの製造方法 |
| JPH03186820A (ja) * | 1989-12-15 | 1991-08-14 | Sharp Corp | マトリクス型液晶表示基板の製造方法 |
| JPH03185840A (ja) * | 1989-12-15 | 1991-08-13 | Casio Comput Co Ltd | 薄膜トランジスタ |
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| JPH05190571A (ja) * | 1991-06-24 | 1993-07-30 | General Electric Co <Ge> | マスク工程数を減らした薄膜トランジスタ装置の製造方法 |
| JPH05183141A (ja) * | 1991-07-12 | 1993-07-23 | Fuji Xerox Co Ltd | カラーイメージセンサ |
| JPH05136419A (ja) * | 1991-11-13 | 1993-06-01 | Toshiba Corp | 薄膜トランジスタ |
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-
1995
- 1995-12-22 US US08/578,780 patent/US5717223A/en not_active Expired - Lifetime
-
1996
- 1996-11-29 JP JP33505396A patent/JPH09186345A/ja active Pending
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-
2010
- 2010-09-30 JP JP2010220591A patent/JP2011023741A/ja active Pending
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