JPH1098056A - 電界効果トランジスタ，及びその製造方法 - Google Patents
電界効果トランジスタ，及びその製造方法Info
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- JPH1098056A JPH1098056A JP8249534A JP24953496A JPH1098056A JP H1098056 A JPH1098056 A JP H1098056A JP 8249534 A JP8249534 A JP 8249534A JP 24953496 A JP24953496 A JP 24953496A JP H1098056 A JPH1098056 A JP H1098056A
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- layer
- effect transistor
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Abstract
(57)【要約】
【課題】 ＦＥＴ特性の劣化を伴うことなく、高周波
化，及び低電圧動作の向上を図ることのできるＦＥＴ，
及びその製造方法を提供する。 【解決手段】 チャネル領域となる第１，及び第２の半
導体層３，４を順次積層し、第２の半導体層４上面に、
第３の半導体層５を、該第３の半導体層５の一部をエッ
チングして形成されたリセスの底面と第２の半導体層４
の表面との距離が約０．０３〜０．１０μｍであるよ
う、かつ該リセスに第２の半導体層４表面に達する，ゲ
ート長方向の長さが０．２μｍの開孔を有するよう形成
し、ゲート電極８を、その下方埋込部８ａが上記開孔を
埋め込んで上記第２の半導体層に接し、かつ、その本体
部８ｂが、上記リセス底面の上記開孔上を含む，該開孔
近傍の第３の半導体層上面の一部に形成されるように、
形成したものである。
化，及び低電圧動作の向上を図ることのできるＦＥＴ，
及びその製造方法を提供する。 【解決手段】 チャネル領域となる第１，及び第２の半
導体層３，４を順次積層し、第２の半導体層４上面に、
第３の半導体層５を、該第３の半導体層５の一部をエッ
チングして形成されたリセスの底面と第２の半導体層４
の表面との距離が約０．０３〜０．１０μｍであるよ
う、かつ該リセスに第２の半導体層４表面に達する，ゲ
ート長方向の長さが０．２μｍの開孔を有するよう形成
し、ゲート電極８を、その下方埋込部８ａが上記開孔を
埋め込んで上記第２の半導体層に接し、かつ、その本体
部８ｂが、上記リセス底面の上記開孔上を含む，該開孔
近傍の第３の半導体層上面の一部に形成されるように、
形成したものである。
Description
【０００１】
【発明の属する技術分野】この発明は電界効果トランジ
スタ（以下、ＦＥＴという），及びその製造方法に関
し、特に電界効果トランジスタの特性改良に関するもの
である。
スタ（以下、ＦＥＴという），及びその製造方法に関
し、特に電界効果トランジスタの特性改良に関するもの
である。
【０００２】
【従来の技術】図６は従来のＦＥＴを示す断面図であ
る。図において、１は半絶縁性基板、２はバッファ層、
３０はｎ−ＧａＡｓ活性層、６はソース電極、７はドレ
イン電極、１６はゲート電極である。
る。図において、１は半絶縁性基板、２はバッファ層、
３０はｎ−ＧａＡｓ活性層、６はソース電極、７はドレ
イン電極、１６はゲート電極である。
【０００３】一般に、ＦＥＴの高周波化，及び低電圧動
作の向上を図るためには、立ち上がり電圧を小さくする
ことが必要であり、この立ち上がり電圧を小さくするた
めには、ゲート長（以下、Ｌｇという）の短縮が必要で
ある。しかし、Ｌｇの短縮化に伴って、ゲート抵抗の増
大，及びドレインコンダクタンスの悪化，等のＦＥＴ特
性が劣化するという問題がある。
作の向上を図るためには、立ち上がり電圧を小さくする
ことが必要であり、この立ち上がり電圧を小さくするた
めには、ゲート長（以下、Ｌｇという）の短縮が必要で
ある。しかし、Ｌｇの短縮化に伴って、ゲート抵抗の増
大，及びドレインコンダクタンスの悪化，等のＦＥＴ特
性が劣化するという問題がある。
【０００４】そこで、ゲート電極を、ゲート電極下部の
チャネル領域に接する部分のゲート長方向の長さ（Ｌ
ｇ）がゲート電極全体のゲート長方向の長さに対して、
非常に短いものとすること、即ちゲート電極の断面形状
がＴ型（Ｙ型）となるようにすることによりゲート抵抗
を増大させずに、Ｌｇを短くしたＦＥＴが利用されてい
た。
チャネル領域に接する部分のゲート長方向の長さ（Ｌ
ｇ）がゲート電極全体のゲート長方向の長さに対して、
非常に短いものとすること、即ちゲート電極の断面形状
がＴ型（Ｙ型）となるようにすることによりゲート抵抗
を増大させずに、Ｌｇを短くしたＦＥＴが利用されてい
た。
【０００５】また、その他の従来のＦＥＴの例として、
ＦＥＴをＨＥＭＴ構造とし、リセスが２段に形成された
ＦＥＴ，及びその製造方法が特開昭５９−２１８７７８
号公報に示されている。図７(a) 〜(g) はこの特開昭５
９−２１８７７８号公報に記載の従来のＦＥＴの製造工
程を示す図であり、３１は半絶縁性ＧａＡｓ基板、３２
はアンドープＧａＡｓ層、３３はｎ−ＡｌＧａＡｓ層、
３４はＡｌの組成が下層から上層に向かってｎ−ＡｌＧ
ａＡｓ層３３と同等から順次減少するように形成された
ｎ−Ａｌx Ｇａa1-xＡｓ層、３５はｎ−ＧａＡｓ層、３
６はｎ+ −ＧａＡｓ層、３７はアンドープＧａＡｓ層３
２とｎ−ＡｌＧａＡｓ層３３とのヘテロ接合界面近傍に
形成される２次元電子ガス、３８はソース電極、３９は
ドレイン電極、４０はレジストにより形成されたゲート
パターンマスク、４１はゲート電極を示している。
ＦＥＴをＨＥＭＴ構造とし、リセスが２段に形成された
ＦＥＴ，及びその製造方法が特開昭５９−２１８７７８
号公報に示されている。図７(a) 〜(g) はこの特開昭５
９−２１８７７８号公報に記載の従来のＦＥＴの製造工
程を示す図であり、３１は半絶縁性ＧａＡｓ基板、３２
はアンドープＧａＡｓ層、３３はｎ−ＡｌＧａＡｓ層、
３４はＡｌの組成が下層から上層に向かってｎ−ＡｌＧ
ａＡｓ層３３と同等から順次減少するように形成された
ｎ−Ａｌx Ｇａa1-xＡｓ層、３５はｎ−ＧａＡｓ層、３
６はｎ+ −ＧａＡｓ層、３７はアンドープＧａＡｓ層３
２とｎ−ＡｌＧａＡｓ層３３とのヘテロ接合界面近傍に
形成される２次元電子ガス、３８はソース電極、３９は
ドレイン電極、４０はレジストにより形成されたゲート
パターンマスク、４１はゲート電極を示している。
【０００６】以下にこの従来のＦＥＴの製造方法につい
て説明する。まず、半絶縁性ＧａＡｓ基板３１上にアン
ドープＧａＡｓ層３２、ｎ−ＡｌＧａＡｓ層３３、ｎ−
Ａｌx Ｇａa1-xＡｓ層３４、ｎ−ＧａＡｓ層３５、ｎ+
−ＧａＡｓ層３６を順次形成し（図７(a) ）、そのｎ+
−ＧａＡｓ層３６上面にソース電極３８，及びドレイン
電極３９を形成する（図７(b) ）。
て説明する。まず、半絶縁性ＧａＡｓ基板３１上にアン
ドープＧａＡｓ層３２、ｎ−ＡｌＧａＡｓ層３３、ｎ−
Ａｌx Ｇａa1-xＡｓ層３４、ｎ−ＧａＡｓ層３５、ｎ+
−ＧａＡｓ層３６を順次形成し（図７(a) ）、そのｎ+
−ＧａＡｓ層３６上面にソース電極３８，及びドレイン
電極３９を形成する（図７(b) ）。
【０００７】次に、ｎ+ −ＧａＡｓ層３６，ソース電極
３８，及びドレイン電極３９の全表面に、レジストを塗
布してパターニングし、ゲート電極を形成する領域に，
その表面から基板方向に序々に拡くなる開口を有するゲ
ートパターンマスク４０を形成し（図７(c) ）、このマ
スクを用いて、ＧａＡｓ層２６をウエットエッチングに
より除去してリセスを形成する（図７(d) ）。なお、こ
のエッチングはソースドレイン電流を測定しながら行
い、ｎ−ＧａＡｓ層２５のほぼ中間位置でエッチングを
止める。その後、さらにこのゲートパターンマスク４０
を用いて、リアクティブイオンエッチングにより第２の
エッチングを行い、ｎ−ＧａＡｓ層２５を除去しｎＡｌ
ＧａＡｓ層２４でエッチングを止める（図７(e) ）。
３８，及びドレイン電極３９の全表面に、レジストを塗
布してパターニングし、ゲート電極を形成する領域に，
その表面から基板方向に序々に拡くなる開口を有するゲ
ートパターンマスク４０を形成し（図７(c) ）、このマ
スクを用いて、ＧａＡｓ層２６をウエットエッチングに
より除去してリセスを形成する（図７(d) ）。なお、こ
のエッチングはソースドレイン電流を測定しながら行
い、ｎ−ＧａＡｓ層２５のほぼ中間位置でエッチングを
止める。その後、さらにこのゲートパターンマスク４０
を用いて、リアクティブイオンエッチングにより第２の
エッチングを行い、ｎ−ＧａＡｓ層２５を除去しｎＡｌ
ＧａＡｓ層２４でエッチングを止める（図７(e) ）。
【０００８】その後、このゲートパターンマスク４０上
部からゲート金属を被着して（図７(f) ）、ゲートパタ
ーンマスク４０を剥離除去することにより余分なゲート
金属４２をリフトオフしてゲート電極４１を形成し、Ｆ
ＥＴを完成する（図７(g）)。このように、同じゲート
パターンマスク４０を用いてリセスが２段になったＦＥ
Ｔを製造していた。
部からゲート金属を被着して（図７(f) ）、ゲートパタ
ーンマスク４０を剥離除去することにより余分なゲート
金属４２をリフトオフしてゲート電極４１を形成し、Ｆ
ＥＴを完成する（図７(g）)。このように、同じゲート
パターンマスク４０を用いてリセスが２段になったＦＥ
Ｔを製造していた。
【０００９】
【発明が解決しようとする課題】以上のように、図６に
示す従来のＦＥＴにおいては、ＦＥＴの高周波化，及び
低電圧動作の向上を図るためにゲート長（Ｌｇ）の短縮
を行うと、これに伴って、ゲート抵抗の増大，あるいは
ドレインコンダクタンスの増大，耐圧の低下，等のＦＥ
Ｔ特性の劣化が生じるという問題があった。
示す従来のＦＥＴにおいては、ＦＥＴの高周波化，及び
低電圧動作の向上を図るためにゲート長（Ｌｇ）の短縮
を行うと、これに伴って、ゲート抵抗の増大，あるいは
ドレインコンダクタンスの増大，耐圧の低下，等のＦＥ
Ｔ特性の劣化が生じるという問題があった。
【００１０】また、この問題を解消するために、ゲート
電極の断面形状をＴ型とすることで、ゲート抵抗の増大
を抑えつつ、実効的なゲート長Ｌｇを短くすることがで
きるが、この場合にも、実効的なゲート長Ｌｇを短くす
るに伴って、ゲート電極下方に形成される空乏層のゲー
ト長方向の広がり幅が狭くなり、これに起因してドレイ
ンコンダクタンスの増大，または耐圧の低下が生じると
いう問題があった。
電極の断面形状をＴ型とすることで、ゲート抵抗の増大
を抑えつつ、実効的なゲート長Ｌｇを短くすることがで
きるが、この場合にも、実効的なゲート長Ｌｇを短くす
るに伴って、ゲート電極下方に形成される空乏層のゲー
ト長方向の広がり幅が狭くなり、これに起因してドレイ
ンコンダクタンスの増大，または耐圧の低下が生じると
いう問題があった。
【００１１】また、リセスが２段に形成された、図７に
示した従来のＦＥＴは、ＦＥＴの高周波化，及び低電圧
動作の向上を達成するために、Ｌｇが十分に短く形成さ
れたものではないので、十分な高周波化，及び低電圧動
作の向上を図ることができるものではなく、仮に、この
図７に示した従来のＦＥＴの製造方法により、Ｌｇの短
いＦＥＴを製造しても、Ｌｇを十分に短く形成すること
ができず、また、Ｌｇの短縮に伴って、ゲート電極全体
のゲート長方向の長さＬも短縮されることとなるため、
図６に示した従来のＦＥＴと同様、ゲート抵抗の増大，
ドレインコンダクタンスの増大，及び耐圧の低下が生じ
るという問題があった。
示した従来のＦＥＴは、ＦＥＴの高周波化，及び低電圧
動作の向上を達成するために、Ｌｇが十分に短く形成さ
れたものではないので、十分な高周波化，及び低電圧動
作の向上を図ることができるものではなく、仮に、この
図７に示した従来のＦＥＴの製造方法により、Ｌｇの短
いＦＥＴを製造しても、Ｌｇを十分に短く形成すること
ができず、また、Ｌｇの短縮に伴って、ゲート電極全体
のゲート長方向の長さＬも短縮されることとなるため、
図６に示した従来のＦＥＴと同様、ゲート抵抗の増大，
ドレインコンダクタンスの増大，及び耐圧の低下が生じ
るという問題があった。
【００１２】この発明はかかる点に鑑みてなされたもの
で、ゲート抵抗の増大，及びドレインコンダクタンスの
増大，耐圧の低下等のＦＥＴ特性の劣化を伴うことな
く、高周波化，及び低電圧動作の向上を図ることのでき
る電界効果トランジスタ，及びその製造方法を提供する
ことを目的とするものである。
で、ゲート抵抗の増大，及びドレインコンダクタンスの
増大，耐圧の低下等のＦＥＴ特性の劣化を伴うことな
く、高周波化，及び低電圧動作の向上を図ることのでき
る電界効果トランジスタ，及びその製造方法を提供する
ことを目的とするものである。
【００１３】
【課題を解決するための手段】この発明（請求項１）に
かかる電界効果トランジスタは、半導体基板上に形成さ
れた，チャネル領域となる第１の半導体層と、該第１の
半導体層の上面に形成された，該第１の半導体層ととも
にチャネル領域となる第２の半導体層と、該第２の半導
体層の上面に形成された，その一部をエッチングして形
成されたリセスの底面と上記第２の半導体層の上面との
距離が約０．０３〜０．１μｍであり、かつ、該リセス
内のチャネル長方向のほぼ中央部に上記第２の半導体層
上面に達する，ゲート長方向の長さが０．２μｍ以下で
ある開孔を有する第３の半導体層と、上記開孔を埋め込
んで上記第２の半導体層に接し、かつ、該開孔上を含
む，該開孔近傍の上記第３の半導体層上面に接触配置さ
れるよう形成されたゲート電極とを備えたものである。
かかる電界効果トランジスタは、半導体基板上に形成さ
れた，チャネル領域となる第１の半導体層と、該第１の
半導体層の上面に形成された，該第１の半導体層ととも
にチャネル領域となる第２の半導体層と、該第２の半導
体層の上面に形成された，その一部をエッチングして形
成されたリセスの底面と上記第２の半導体層の上面との
距離が約０．０３〜０．１μｍであり、かつ、該リセス
内のチャネル長方向のほぼ中央部に上記第２の半導体層
上面に達する，ゲート長方向の長さが０．２μｍ以下で
ある開孔を有する第３の半導体層と、上記開孔を埋め込
んで上記第２の半導体層に接し、かつ、該開孔上を含
む，該開孔近傍の上記第３の半導体層上面に接触配置さ
れるよう形成されたゲート電極とを備えたものである。
【００１４】また、この発明（請求項２）にかかる電界
効果トランジスタは、上記の電界効果トランジスタにお
いて、上記第３の半導体層を、上記第２の半導体層に対
して選択エッチング可能な材料よりなるものとしたもの
である。
効果トランジスタは、上記の電界効果トランジスタにお
いて、上記第３の半導体層を、上記第２の半導体層に対
して選択エッチング可能な材料よりなるものとしたもの
である。
【００１５】また、この発明（請求項３）にかかる電界
効果トランジスタは、上記の電界効果トランジスタにお
いて、上記第３の半導体層を、アンドープＧａＡｓもし
くはｎ- −ＧａＡｓよりなるものとしたものである。
効果トランジスタは、上記の電界効果トランジスタにお
いて、上記第３の半導体層を、アンドープＧａＡｓもし
くはｎ- −ＧａＡｓよりなるものとしたものである。
【００１６】また、この発明（請求項４）にかかる電界
効果トランジスタは、上記の電界効果トランジスタにお
いて、上記ゲート電極を、上記開孔よりソース側の，上
記第３の半導体層上面に接しているゲート長方向の長さ
が、上記開孔よりドレイン側の，上記第３の半導体層上
面に接しているゲート長方向の長さより短く形成したも
のである。
効果トランジスタは、上記の電界効果トランジスタにお
いて、上記ゲート電極を、上記開孔よりソース側の，上
記第３の半導体層上面に接しているゲート長方向の長さ
が、上記開孔よりドレイン側の，上記第３の半導体層上
面に接しているゲート長方向の長さより短く形成したも
のである。
【００１７】また、この発明（請求項５）にかかる電界
効果トランジスタは、上記の電界効果トランジスタにお
いて、上記第１の半導体層を、アンドープＩｎＧａＡｓ
よりなるものとし、上記第２の半導体層を、ｎ−ＡｌＧ
ａＡｓよりなるものとしたものである。
効果トランジスタは、上記の電界効果トランジスタにお
いて、上記第１の半導体層を、アンドープＩｎＧａＡｓ
よりなるものとし、上記第２の半導体層を、ｎ−ＡｌＧ
ａＡｓよりなるものとしたものである。
【００１８】また、この発明（請求項６）にかかる電界
効果トランジスタの製造方法は、半導体基板上に、第１
の半導体層を成長させる工程と、該第１の半導体層上面
に第２の半導体層を５０〜２００オングストロームの厚
さで成長させる工程と、該第２の半導体層上面に、第２
の半導体層に対して選択エッチング可能な材料よりなる
第３の半導体層を成長させる工程と、ソース及びドレイ
ン電極を形成後、該ソース，ドレイン電極間の所定領域
の上記第３の半導体層をエッチングして、その底面と上
記第２の半導体層の上面との距離が約０．０３〜０．１
０μｍとなるリセスを形成する工程と、上記ソース電
極，上記ドレイン電極，及び上記第３の半導体層の表面
のうちの，少なくとも上記リセスの底面の上記第３の半
導体層の表面に、ＣＶＤ法により厚さ５００〜２０００
オングストロームのＣＶＤ膜を成長させる工程と、該Ｃ
ＶＤ膜上を含む全表面に、上記リセス内のソース，ドレ
インのほぼ中央部に，ゲート長方向に所定長さの開口部
を有する第１のレジストパターンを形成し、該開口部の
上記ＣＶＤ膜を異方性エッチングで除去する工程と、上
記第１のレジストパターンを除去後、ゲート電極の本体
部の大きさを決定する第２のレジストパターンを形成す
る工程と、上記ＣＶＤ膜をマスクとし、かつ、上記第２
の半導体層をエッチングストッパ層として、上記第３の
半導体層をエッチングして上記第２の半導体層に達する
開孔を形成する工程と、上記第２のレジストパターンを
マスクに上記ＣＶＤ膜をエッチング除去し、露出した上
記第２，及び第３の半導体層の表面にゲート金属を蒸着
リフトオフ法により形成する工程とを含むものである。
効果トランジスタの製造方法は、半導体基板上に、第１
の半導体層を成長させる工程と、該第１の半導体層上面
に第２の半導体層を５０〜２００オングストロームの厚
さで成長させる工程と、該第２の半導体層上面に、第２
の半導体層に対して選択エッチング可能な材料よりなる
第３の半導体層を成長させる工程と、ソース及びドレイ
ン電極を形成後、該ソース，ドレイン電極間の所定領域
の上記第３の半導体層をエッチングして、その底面と上
記第２の半導体層の上面との距離が約０．０３〜０．１
０μｍとなるリセスを形成する工程と、上記ソース電
極，上記ドレイン電極，及び上記第３の半導体層の表面
のうちの，少なくとも上記リセスの底面の上記第３の半
導体層の表面に、ＣＶＤ法により厚さ５００〜２０００
オングストロームのＣＶＤ膜を成長させる工程と、該Ｃ
ＶＤ膜上を含む全表面に、上記リセス内のソース，ドレ
インのほぼ中央部に，ゲート長方向に所定長さの開口部
を有する第１のレジストパターンを形成し、該開口部の
上記ＣＶＤ膜を異方性エッチングで除去する工程と、上
記第１のレジストパターンを除去後、ゲート電極の本体
部の大きさを決定する第２のレジストパターンを形成す
る工程と、上記ＣＶＤ膜をマスクとし、かつ、上記第２
の半導体層をエッチングストッパ層として、上記第３の
半導体層をエッチングして上記第２の半導体層に達する
開孔を形成する工程と、上記第２のレジストパターンを
マスクに上記ＣＶＤ膜をエッチング除去し、露出した上
記第２，及び第３の半導体層の表面にゲート金属を蒸着
リフトオフ法により形成する工程とを含むものである。
【００１９】また、この発明（請求項７）にかかる電界
効果トランジスタの製造方法は、上記の電界効果トラン
ジスタの製造方法において、上記第１及び第３の半導体
層を、ｎ−ＧａＡｓよりなるものとし、上記第２の半導
体層を、ＡｌＧａＡｓによりなるものとしたものであ
る。
効果トランジスタの製造方法は、上記の電界効果トラン
ジスタの製造方法において、上記第１及び第３の半導体
層を、ｎ−ＧａＡｓよりなるものとし、上記第２の半導
体層を、ＡｌＧａＡｓによりなるものとしたものであ
る。
【００２０】
【発明の実施の形態】実施の形態１ ．図１はこの発明の第１の実施の形態によ
るＦＥＴの構造断面図であり、図において、１は半絶縁
性基板、２はバッファ層、３はチャネル領域となるｎ−
ＧａＡｓ活性層、４はｎ−ＧａＡｓ活性層３とともにチ
ャネル領域となるＡｌＧａＡｓ層、５はリセスが形成さ
れるｎ−ＧａＡｓ層、６はソース電極、７はドレイン電
極、８はゲート電極である。このゲート電極８は、ゲー
ト電極本体部８ｂと、ｎ−ＧａＡｓ層５に形成された開
孔を埋めるように，ゲート電極本体部８ｂの下面のほぼ
中央から下方に形成されたゲート電極下方埋込部８ａと
により構成されている。また図中２１〜２３は動作時に
形成される空乏層を模式的に示したものである。
るＦＥＴの構造断面図であり、図において、１は半絶縁
性基板、２はバッファ層、３はチャネル領域となるｎ−
ＧａＡｓ活性層、４はｎ−ＧａＡｓ活性層３とともにチ
ャネル領域となるＡｌＧａＡｓ層、５はリセスが形成さ
れるｎ−ＧａＡｓ層、６はソース電極、７はドレイン電
極、８はゲート電極である。このゲート電極８は、ゲー
ト電極本体部８ｂと、ｎ−ＧａＡｓ層５に形成された開
孔を埋めるように，ゲート電極本体部８ｂの下面のほぼ
中央から下方に形成されたゲート電極下方埋込部８ａと
により構成されている。また図中２１〜２３は動作時に
形成される空乏層を模式的に示したものである。
【００２１】本実施の形態１によるＦＥＴは、半絶縁性
基板１上に、バッファ層２を介して順次形成された、チ
ャネル層となる第１，及び第２の半導体層であるｎ−Ｇ
ａＡｓ活性層３，及びＡｌＧａＡｓ層４と、ＡｌＧａＡ
ｓ層４上面に形成された，そのソース，ドレイン間の一
部をエッチングして形成されたリセスの底面とＡｌＧａ
Ａｓ層４の上面との距離が約０．０３〜０．１μｍであ
り、かつ、該リセス内のソース，ドレイン間のほぼ中央
部にＡｌＧａＡｓ層４上面に達する，ゲート長方向の長
さＬｇが０．１〜０．２μｍの開孔を有する第３の半導
体層であるｎ−ＧａＡｓ層５と、その下部が上記開孔を
埋め込んでＡｌＧａＡｓ層４に接し、かつ、その本体部
８ｂが上記開孔上を含む，該開孔近傍の上記リセス底面
のｎ−ＧａＡｓ層５上の一部に形成されたゲート電極８
とを備えたものである。
基板１上に、バッファ層２を介して順次形成された、チ
ャネル層となる第１，及び第２の半導体層であるｎ−Ｇ
ａＡｓ活性層３，及びＡｌＧａＡｓ層４と、ＡｌＧａＡ
ｓ層４上面に形成された，そのソース，ドレイン間の一
部をエッチングして形成されたリセスの底面とＡｌＧａ
Ａｓ層４の上面との距離が約０．０３〜０．１μｍであ
り、かつ、該リセス内のソース，ドレイン間のほぼ中央
部にＡｌＧａＡｓ層４上面に達する，ゲート長方向の長
さＬｇが０．１〜０．２μｍの開孔を有する第３の半導
体層であるｎ−ＧａＡｓ層５と、その下部が上記開孔を
埋め込んでＡｌＧａＡｓ層４に接し、かつ、その本体部
８ｂが上記開孔上を含む，該開孔近傍の上記リセス底面
のｎ−ＧａＡｓ層５上の一部に形成されたゲート電極８
とを備えたものである。
【００２２】以下、本実施の形態１におけるＦＥＴの製
造方法について説明する。図５(a) 〜(f) は本実施の形
態１おけるＦＥＴの製造方法を説明するための工程断面
図である。図において、１３はＣＶＤ法によって形成し
たＣＶＤ膜、１４は第１のレジストパターン、１５は第
２のレジストパターンであり、図１と同一符号は同一ま
たは相当する部分を示している。
造方法について説明する。図５(a) 〜(f) は本実施の形
態１おけるＦＥＴの製造方法を説明するための工程断面
図である。図において、１３はＣＶＤ法によって形成し
たＣＶＤ膜、１４は第１のレジストパターン、１５は第
２のレジストパターンであり、図１と同一符号は同一ま
たは相当する部分を示している。
【００２３】まず、半絶縁性基板１上にアンドープＧａ
Ａｓ等よりなるバッファ層２を形成する。その後、ｎ−
ＧａＡｓ活性層３を所定の厚さに成長させた後に、Ａｌ
ＧａＡｓ層４を５０〜２００オングストロームの厚さで
成長させ、その後、ＡｌＧａＡｓ層４に対して選択エッ
チング可能なｎ−ＧａＡｓ層５を成長させて、チャネル
領域となる層を含む，ｎ−ＧａＡｓ活性層３，ＡｌＧａ
Ａｓ層４，及びｎ−ＧａＡｓ層５を３０００〜５０００
オングストロームの厚さに成長させる（図５(a) ）。
Ａｓ等よりなるバッファ層２を形成する。その後、ｎ−
ＧａＡｓ活性層３を所定の厚さに成長させた後に、Ａｌ
ＧａＡｓ層４を５０〜２００オングストロームの厚さで
成長させ、その後、ＡｌＧａＡｓ層４に対して選択エッ
チング可能なｎ−ＧａＡｓ層５を成長させて、チャネル
領域となる層を含む，ｎ−ＧａＡｓ活性層３，ＡｌＧａ
Ａｓ層４，及びｎ−ＧａＡｓ層５を３０００〜５０００
オングストロームの厚さに成長させる（図５(a) ）。
【００２４】次に、ソース及びドレイン電極６，７を形
成した後、ソース，ドレイン電極間所定領域のｎ−Ｇａ
Ａｓ層５をウエットエッチングして、リセス底面とＡｌ
ＧａＡｓ層４上面との距離Ｈが約０．０３〜０．１０μ
ｍであるリセスを形成し、その後、ＣＶＤ法でＳｉＮ，
ＳｉＯ，ＳｉＯＮ等のＣＶＤ膜１３を、ソース電極６，
ドレイン電極７，及びｎ−ＧａＡｓ層５の表面に５００
〜２０００オングストロームの厚さで成長させる（図５
(b) ）。
成した後、ソース，ドレイン電極間所定領域のｎ−Ｇａ
Ａｓ層５をウエットエッチングして、リセス底面とＡｌ
ＧａＡｓ層４上面との距離Ｈが約０．０３〜０．１０μ
ｍであるリセスを形成し、その後、ＣＶＤ法でＳｉＮ，
ＳｉＯ，ＳｉＯＮ等のＣＶＤ膜１３を、ソース電極６，
ドレイン電極７，及びｎ−ＧａＡｓ層５の表面に５００
〜２０００オングストロームの厚さで成長させる（図５
(b) ）。
【００２５】そして、ゲート電極下方埋込部８ａが形成
される，上記リセス内の中央部の所定位置に、ゲート長
方向の長さＬｇが約０．１〜０．２μｍの開口部を有す
る第１のレジストパターン１４を形成し、異方性エッチ
ングにより上記開口部のＣＶＤ膜１３を除去する（図５
(c) ）。
される，上記リセス内の中央部の所定位置に、ゲート長
方向の長さＬｇが約０．１〜０．２μｍの開口部を有す
る第１のレジストパターン１４を形成し、異方性エッチ
ングにより上記開口部のＣＶＤ膜１３を除去する（図５
(c) ）。
【００２６】更に、上記第１のレジストパターン１４を
除去後、ゲート電極本体部のゲート長方向の長さＬを決
定する第２のレジストパターン１５を形成する（図５
(d) ）。
除去後、ゲート電極本体部のゲート長方向の長さＬを決
定する第２のレジストパターン１５を形成する（図５
(d) ）。
【００２７】その後、ＣＶＤ膜１３をマスクとしてｎ−
ＧａＡｓ層５のウエットエッチングを行う。このとき、
ＡｌＧａＡｓ層４に対して溶解度の低いエッチング液を
使用することで、このＡｌＧａＡｓ層４をエッチングス
トッパ層として利用し、ｎ−ＧａＡｓ層５のみを選択的
に除去して、ＡｌＧａＡｓ層４に達する開孔を形成する
（図５(e) ）。
ＧａＡｓ層５のウエットエッチングを行う。このとき、
ＡｌＧａＡｓ層４に対して溶解度の低いエッチング液を
使用することで、このＡｌＧａＡｓ層４をエッチングス
トッパ層として利用し、ｎ−ＧａＡｓ層５のみを選択的
に除去して、ＡｌＧａＡｓ層４に達する開孔を形成する
（図５(e) ）。
【００２８】そして、最後に、第２のレジストパターン
１５をマスクにＣＶＤ膜１３をエッチング除去し、上記
露出したｎ−ＧａＡｓ層５，及び露出したＡｌＧａＡｓ
層４の表面にゲート電極８を蒸着リフトオフ法により形
成することにより、本実施の形態１におけるＦＥＴを得
る（図５(f) ）。
１５をマスクにＣＶＤ膜１３をエッチング除去し、上記
露出したｎ−ＧａＡｓ層５，及び露出したＡｌＧａＡｓ
層４の表面にゲート電極８を蒸着リフトオフ法により形
成することにより、本実施の形態１におけるＦＥＴを得
る（図５(f) ）。
【００２９】以下、本実施の形態１におけるＦＥＴの作
用について説明する。一般に、ゲート電極全体のゲート
長方向の長さＬに対して、チャネル層に接するゲート電
極下面のゲート長方向の長さＬｇを非常に短く形成する
ことにより、ゲート抵抗の増大を抑制しつつ、実効的な
ゲート長を短くすることができるが、実効的なゲート長
を短くするに伴って、ゲート電極下方に形成される空乏
層のゲート長方向の広がり幅も狭くなり、これに起因し
て電流が絞り切れない、即ち、ドレインコンダクタンス
が悪化する等の弊害が生じる。
用について説明する。一般に、ゲート電極全体のゲート
長方向の長さＬに対して、チャネル層に接するゲート電
極下面のゲート長方向の長さＬｇを非常に短く形成する
ことにより、ゲート抵抗の増大を抑制しつつ、実効的な
ゲート長を短くすることができるが、実効的なゲート長
を短くするに伴って、ゲート電極下方に形成される空乏
層のゲート長方向の広がり幅も狭くなり、これに起因し
て電流が絞り切れない、即ち、ドレインコンダクタンス
が悪化する等の弊害が生じる。
【００３０】本発明の実施の形態１におけるＦＥＴは、
ＡｌＧａＡｓ層４に接するゲート電極下方埋込部８ａの
下面のゲート長方向の長さＬｇが０．１〜０．２μｍと
なり、該ゲート電極下方埋込部８ａに隣接する，その上
面にゲート電極の本体部８ｂが形成されたｎ−ＧａＡｓ
層５の厚みＨが０．０３〜０．１μｍとなるように形成
されており、これにより動作時に形成される空乏層は、
図１に空乏層２１として示したようになる。
ＡｌＧａＡｓ層４に接するゲート電極下方埋込部８ａの
下面のゲート長方向の長さＬｇが０．１〜０．２μｍと
なり、該ゲート電極下方埋込部８ａに隣接する，その上
面にゲート電極の本体部８ｂが形成されたｎ−ＧａＡｓ
層５の厚みＨが０．０３〜０．１μｍとなるように形成
されており、これにより動作時に形成される空乏層は、
図１に空乏層２１として示したようになる。
【００３１】ここで、ゲート電極８近傍のｎ−ＧａＡｓ
層５の厚み、即ち、リセス底面とＡｌＧａＡｓ層４上面
との距離ＨをＨ＝約０．０３〜０．１０μｍとしている
のは以下の理由による。すなわち、この距離Ｈを０．１
μｍ以上にすると、動作時にゲート電極８の下方に形成
される空乏層が、図１の空乏層２２で示したようにな
り、この空乏層２２のゲート長方向の広がり幅が狭いこ
とに起因するドレインコンダクタンスの悪化や耐圧の低
下を招くことになる。
層５の厚み、即ち、リセス底面とＡｌＧａＡｓ層４上面
との距離ＨをＨ＝約０．０３〜０．１０μｍとしている
のは以下の理由による。すなわち、この距離Ｈを０．１
μｍ以上にすると、動作時にゲート電極８の下方に形成
される空乏層が、図１の空乏層２２で示したようにな
り、この空乏層２２のゲート長方向の広がり幅が狭いこ
とに起因するドレインコンダクタンスの悪化や耐圧の低
下を招くことになる。
【００３２】また、この距離Ｈを０．０３μｍ以下にす
ると、ゲート電極下方埋込部８ａの，ＡｌＧａＡｓ層４
に接している底面だけでなく、ゲート電極本体部８ｂ
の，ｎ−ＧａＡｓ層５の上面と接する左右部分の下面も
実効的なゲート長として効いてくるので、動作時にゲー
ト電極８の下方に形成される空乏層は、図１の空乏層２
３で示したようになり、本発明の目的とする立ち上がり
電圧を小さくする効果が得られなくなる。
ると、ゲート電極下方埋込部８ａの，ＡｌＧａＡｓ層４
に接している底面だけでなく、ゲート電極本体部８ｂ
の，ｎ−ＧａＡｓ層５の上面と接する左右部分の下面も
実効的なゲート長として効いてくるので、動作時にゲー
ト電極８の下方に形成される空乏層は、図１の空乏層２
３で示したようになり、本発明の目的とする立ち上がり
電圧を小さくする効果が得られなくなる。
【００３３】つまり本発明の実施の形態１のＦＥＴにお
いては、ＡｌＧａＡｓ層４に接するゲート電極下方埋込
部８ａの下面のゲート長方向の長さＬｇが０．１〜０．
２μｍとなり、該ゲート電極下方埋込部８ａに隣接す
る，その上面にゲート電極の本体部８ｂが形成されたｎ
−ＧａＡｓ層５の厚みＨが０．０３〜０．１μｍとなる
ように形成したので、実効的なゲート長Ｌｇを０．２以
下に短くしても、動作時にゲート電極８の下方に形成さ
れる空乏層は、図１の空乏層２１に示すようなゲート長
方向に十分な広がり幅を持つ空乏層２１となり、高周波
化，及び低電圧動作の向上を図りつつ、ドレインコンダ
クタンスの悪化や耐圧の低下を抑制することができる。
いては、ＡｌＧａＡｓ層４に接するゲート電極下方埋込
部８ａの下面のゲート長方向の長さＬｇが０．１〜０．
２μｍとなり、該ゲート電極下方埋込部８ａに隣接す
る，その上面にゲート電極の本体部８ｂが形成されたｎ
−ＧａＡｓ層５の厚みＨが０．０３〜０．１μｍとなる
ように形成したので、実効的なゲート長Ｌｇを０．２以
下に短くしても、動作時にゲート電極８の下方に形成さ
れる空乏層は、図１の空乏層２１に示すようなゲート長
方向に十分な広がり幅を持つ空乏層２１となり、高周波
化，及び低電圧動作の向上を図りつつ、ドレインコンダ
クタンスの悪化や耐圧の低下を抑制することができる。
【００３４】なお、本実施の形態１ではゲート電極下方
埋込部８ａ底面のゲート長方向の長さＬｇについては、
本発明の目的であるＦＥＴ高周波化，及び低電圧動作の
向上を達成するため、また、製造技術の精度、等に鑑み
て、Ｌｇ＝０．１〜０．２μｍの範囲としているが、こ
の長さＬｇは、０．１〜０．２μｍに限られるものでは
なく、０．２μｍ程度であれば同様の効果を発揮し、ま
た製造技術の精度が上がれば０．１μｍ以下とすること
もできる。
埋込部８ａ底面のゲート長方向の長さＬｇについては、
本発明の目的であるＦＥＴ高周波化，及び低電圧動作の
向上を達成するため、また、製造技術の精度、等に鑑み
て、Ｌｇ＝０．１〜０．２μｍの範囲としているが、こ
の長さＬｇは、０．１〜０．２μｍに限られるものでは
なく、０．２μｍ程度であれば同様の効果を発揮し、ま
た製造技術の精度が上がれば０．１μｍ以下とすること
もできる。
【００３５】また、第３の半導体層であるｎ−ＧａＡｓ
層５は、その層中の，第２の半導体層であるＡｌＧａＡ
ｓ層４からの距離が約０．０３〜０．１０μｍとなる所
定位置に、所定厚さの，第３の半導体層に対してエッチ
ングストッパ層として機能する層を挿入した３層構造と
しても良く、この場合リセスの底面をさらに精度良く形
成することができる。
層５は、その層中の，第２の半導体層であるＡｌＧａＡ
ｓ層４からの距離が約０．０３〜０．１０μｍとなる所
定位置に、所定厚さの，第３の半導体層に対してエッチ
ングストッパ層として機能する層を挿入した３層構造と
しても良く、この場合リセスの底面をさらに精度良く形
成することができる。
【００３６】以上のように、本実施の形態１によるＦＥ
Ｔにおいては、半絶縁性基板１上のバッファ層２上面に
順次形成されたチャネル領域となる第１及び第２の半導
体層であるｎ−ＧａＡｓ活性層３及びＡｌＧａＡｓ層４
と、ＡｌＧａＡｓ層４の上面に形成された，その一部を
エッチングして形成されたリセスの底面とＡｌＧａＡｓ
層４表面との距離Ｈが約０．０３〜０．１０μｍであ
り、かつ該リセスのほぼ中央部にＡｌＧａＡｓ層４上面
に達する，ゲート長方向の長さＬが０．２μｍ以下の開
孔を有する第３の半導体層であるｎ−ＧａＡｓ層５と、
その下部（８ａ）が上記開孔を埋め込んでＡｌＧａＡｓ
層４に接し、かつその本体部８ｂが上記開孔を含む，該
開孔近傍の上記リセス底面のｎ−ＧａＡｓ層５上の一部
に形成されたゲート電極８とを備えたので、ＦＥＴ特性
を決定する実効的なゲート長についてはゲート電極下方
埋込部８ａ下面のゲート長方向の長さＬで決定されるこ
とになり、これにより、立ち上がり電圧を小さくして、
ＦＥＴの高周波化，及び低電圧動作の向上を図ることが
できるとともに、ゲート電極本体部８ｂの下面のリセス
底面のｎ−ＧａＡｓ層５と接している左右部分のうち主
にドレイン側の下面が電界の集中を緩和するため、ゲー
ト長短縮に伴い問題となるドレインコンダクタンスの悪
化，及び耐圧の低下等の悪影響を抑制することができる
効果が得られる。
Ｔにおいては、半絶縁性基板１上のバッファ層２上面に
順次形成されたチャネル領域となる第１及び第２の半導
体層であるｎ−ＧａＡｓ活性層３及びＡｌＧａＡｓ層４
と、ＡｌＧａＡｓ層４の上面に形成された，その一部を
エッチングして形成されたリセスの底面とＡｌＧａＡｓ
層４表面との距離Ｈが約０．０３〜０．１０μｍであ
り、かつ該リセスのほぼ中央部にＡｌＧａＡｓ層４上面
に達する，ゲート長方向の長さＬが０．２μｍ以下の開
孔を有する第３の半導体層であるｎ−ＧａＡｓ層５と、
その下部（８ａ）が上記開孔を埋め込んでＡｌＧａＡｓ
層４に接し、かつその本体部８ｂが上記開孔を含む，該
開孔近傍の上記リセス底面のｎ−ＧａＡｓ層５上の一部
に形成されたゲート電極８とを備えたので、ＦＥＴ特性
を決定する実効的なゲート長についてはゲート電極下方
埋込部８ａ下面のゲート長方向の長さＬで決定されるこ
とになり、これにより、立ち上がり電圧を小さくして、
ＦＥＴの高周波化，及び低電圧動作の向上を図ることが
できるとともに、ゲート電極本体部８ｂの下面のリセス
底面のｎ−ＧａＡｓ層５と接している左右部分のうち主
にドレイン側の下面が電界の集中を緩和するため、ゲー
ト長短縮に伴い問題となるドレインコンダクタンスの悪
化，及び耐圧の低下等の悪影響を抑制することができる
効果が得られる。
【００３７】また、このような本実施の形態１における
ＦＥＴの製造方法によれば、半絶縁性基板１上に、バッ
ファ層２，ｎ−ＧａＡｓ活性層３，及びＡｌＧａＡｓ層
４を順次成長させ、該ＡｌＧａＡｓ層４上に該ＡｌＧａ
Ａｓ層４に対して選択エッチング可能なｎ−ＧａＡｓ層
５を形成し、ソース電極６及びドレイン電極７を形成
後、ｎ−ＧａＡｓ層５に，その底面とＡｌＧａＡｓ層４
の表面との距離が約０．０３〜０．１０μｍとなるリセ
スを形成し、ソース電極６，ドレイン電極７，及びｎ−
ＧａＡｓ層５の表面に、ＣＶＤ膜１３を成長させ、上記
リセス内の中央部に，ゲート長方向に所定長さの開口部
を有する第１のレジストパターン１４を形成し、該開口
部のＣＶＤ膜１３を異方性エッチングで除去し、第１の
レジストパターン１４を除去後、ゲート電極の大きさを
決定する第２のレジストパターン１５を形成し、ＣＶＤ
膜１３をマスクとし、かつ、ＡｌＧａＡｓ層４をエッチ
ングストッパ層として、ｎ−ＧａＡｓ層５をエッチング
してＡｌＧａＡｓ層４に達する開孔を形成し、第２のレ
ジストパターン１５をマスクにＣＶＤ膜１３をエッチン
グ除去し、露出したｎ−ＧａＡｓ層５，及び露出したＡ
ｌＧａＡｓ層４の表面にゲート金属８を蒸着リフトオフ
法により形成したので、第２の半導体層であるＡｌＧａ
Ａｓ層４の表面まで第３の半導体層であるｎ−ＧａＡｓ
層５をエッチングする際に、ＡｌＧａＡｓに対して溶解
度の低いエッチング液を用いることで、第３の半導体層
であるｎ−ＧａＡｓ層５だけを選択的に除去して、高精
度にＡｌＧａＡｓ層４の表面でエッチングを止めること
ができ、これにより、リセス形状のばらつきを低減し
て、ＦＥＴの高周波化，及び低電圧動作の向上を図りつ
つ、ドレインコンダクタンスの悪化等の悪影響が抑制で
きる本実施の形態１のＦＥＴを、制御性よく製造するこ
とができる効果がある。
ＦＥＴの製造方法によれば、半絶縁性基板１上に、バッ
ファ層２，ｎ−ＧａＡｓ活性層３，及びＡｌＧａＡｓ層
４を順次成長させ、該ＡｌＧａＡｓ層４上に該ＡｌＧａ
Ａｓ層４に対して選択エッチング可能なｎ−ＧａＡｓ層
５を形成し、ソース電極６及びドレイン電極７を形成
後、ｎ−ＧａＡｓ層５に，その底面とＡｌＧａＡｓ層４
の表面との距離が約０．０３〜０．１０μｍとなるリセ
スを形成し、ソース電極６，ドレイン電極７，及びｎ−
ＧａＡｓ層５の表面に、ＣＶＤ膜１３を成長させ、上記
リセス内の中央部に，ゲート長方向に所定長さの開口部
を有する第１のレジストパターン１４を形成し、該開口
部のＣＶＤ膜１３を異方性エッチングで除去し、第１の
レジストパターン１４を除去後、ゲート電極の大きさを
決定する第２のレジストパターン１５を形成し、ＣＶＤ
膜１３をマスクとし、かつ、ＡｌＧａＡｓ層４をエッチ
ングストッパ層として、ｎ−ＧａＡｓ層５をエッチング
してＡｌＧａＡｓ層４に達する開孔を形成し、第２のレ
ジストパターン１５をマスクにＣＶＤ膜１３をエッチン
グ除去し、露出したｎ−ＧａＡｓ層５，及び露出したＡ
ｌＧａＡｓ層４の表面にゲート金属８を蒸着リフトオフ
法により形成したので、第２の半導体層であるＡｌＧａ
Ａｓ層４の表面まで第３の半導体層であるｎ−ＧａＡｓ
層５をエッチングする際に、ＡｌＧａＡｓに対して溶解
度の低いエッチング液を用いることで、第３の半導体層
であるｎ−ＧａＡｓ層５だけを選択的に除去して、高精
度にＡｌＧａＡｓ層４の表面でエッチングを止めること
ができ、これにより、リセス形状のばらつきを低減し
て、ＦＥＴの高周波化，及び低電圧動作の向上を図りつ
つ、ドレインコンダクタンスの悪化等の悪影響が抑制で
きる本実施の形態１のＦＥＴを、制御性よく製造するこ
とができる効果がある。
【００３８】実施の形態２．図２は、この発明の第２の
実施の形態によるＦＥＴの構造断面図である。図におい
て、９はアンドープのＧａＡｓ層であり、その他図１と
同一符号は同一または相当する部分を示す。本実施の形
態２によるＦＥＴは、上記実施の形態１によるＦＥＴの
構成において、リセスが形成される第３の半導体層（ｎ
−ＧａＡｓ層５）をアンドープのＧａＡｓにより形成す
るようにしたものである。
実施の形態によるＦＥＴの構造断面図である。図におい
て、９はアンドープのＧａＡｓ層であり、その他図１と
同一符号は同一または相当する部分を示す。本実施の形
態２によるＦＥＴは、上記実施の形態１によるＦＥＴの
構成において、リセスが形成される第３の半導体層（ｎ
−ＧａＡｓ層５）をアンドープのＧａＡｓにより形成す
るようにしたものである。
【００３９】本実施の形態２によるＦＥＴの製造方法
は、上記実施の形態１で示したＦＥＴの製造方法の、第
３の半導体層を成長する工程において、成長する半導体
材料をｎ−ＧａＡｓに代えてアンドープＧａＡｓとする
ものであり、その他の工程は上記実施の形態１と同様で
ある。
は、上記実施の形態１で示したＦＥＴの製造方法の、第
３の半導体層を成長する工程において、成長する半導体
材料をｎ−ＧａＡｓに代えてアンドープＧａＡｓとする
ものであり、その他の工程は上記実施の形態１と同様で
ある。
【００４０】以下に本実施の形態２によるＦＥＴの作用
について説明する。このようにして形成された本実施の
形態２によるＦＥＴは、ゲート電極本体部８ｂの左右部
分の下面に接している第３の半導体層がキャリアの少な
いアンドープのＧａＡｓ層であるため、ゲート電極にゲ
ート電圧を印加した場合、空乏層はゲート電極８の下方
のアンドープのＧａＡｓ層９を越えてチャネル領域とな
るｎ−ＧａＡｓ活性層３中に大きく広がることになる。
従って上記実施の形態１によるＦＥＴにおける空乏層２
１（図１）に比べて、空乏層２４の面積（体積）が大き
くなり、ＦＥＴの耐圧をあげることができる。
について説明する。このようにして形成された本実施の
形態２によるＦＥＴは、ゲート電極本体部８ｂの左右部
分の下面に接している第３の半導体層がキャリアの少な
いアンドープのＧａＡｓ層であるため、ゲート電極にゲ
ート電圧を印加した場合、空乏層はゲート電極８の下方
のアンドープのＧａＡｓ層９を越えてチャネル領域とな
るｎ−ＧａＡｓ活性層３中に大きく広がることになる。
従って上記実施の形態１によるＦＥＴにおける空乏層２
１（図１）に比べて、空乏層２４の面積（体積）が大き
くなり、ＦＥＴの耐圧をあげることができる。
【００４１】以上のように、本実施の形態２によるＦＥ
Ｔにおいては、第３の半導体層をアンドープＧａＡｓに
より形成したので、動作時にチャネル領域にに拡がる空
乏層２４の大きさを大きくすることができ、上記実施の
形態１によるＦＥＴと同様の効果に加えて、さらにＦＥ
Ｔの高耐圧化を図ることができる効果がある。
Ｔにおいては、第３の半導体層をアンドープＧａＡｓに
より形成したので、動作時にチャネル領域にに拡がる空
乏層２４の大きさを大きくすることができ、上記実施の
形態１によるＦＥＴと同様の効果に加えて、さらにＦＥ
Ｔの高耐圧化を図ることができる効果がある。
【００４２】なお、本実施の形態２においては、第３の
半導体層をアンドープのＧａＡｓにより形成したものを
示したが、この材料をアンドープＧａＡｓに代えてｎ-
−ＧａＡｓとしてもほぼ同様の効果を得ることができ
る。
半導体層をアンドープのＧａＡｓにより形成したものを
示したが、この材料をアンドープＧａＡｓに代えてｎ-
−ＧａＡｓとしてもほぼ同様の効果を得ることができ
る。
【００４３】実施の形態３．図３は、この発明の第３の
実施の形態によるＦＥＴの構造断面図である。図におい
て、１０はゲート電極であり、本実施の形態３における
ゲート電極１０は、ｎ−ＧａＡｓ層５に形成された開孔
を埋めるように形成されたゲート電極下方埋込部１０ａ
と、その開孔上を含む該開孔近傍の上記第３の半導体層
上面に接触配置されたゲート電極本体部１０ｂとよりな
り、該ゲート電極本体部１０ｂがゲート電極下方埋込部
１０ａに対してドレイン側にオフセットされて形成され
たものである。その他図１と同一符号は同一または相当
する部分を示す。
実施の形態によるＦＥＴの構造断面図である。図におい
て、１０はゲート電極であり、本実施の形態３における
ゲート電極１０は、ｎ−ＧａＡｓ層５に形成された開孔
を埋めるように形成されたゲート電極下方埋込部１０ａ
と、その開孔上を含む該開孔近傍の上記第３の半導体層
上面に接触配置されたゲート電極本体部１０ｂとよりな
り、該ゲート電極本体部１０ｂがゲート電極下方埋込部
１０ａに対してドレイン側にオフセットされて形成され
たものである。その他図１と同一符号は同一または相当
する部分を示す。
【００４４】本実施の形態３によるＦＥＴのゲート電極
１０は、上記実施の形態１によるＦＥＴにおいて、ゲー
ト電極の体積はそのままで、ゲート電極下方埋込部１０
ａよりソース側のｎ−ＧａＡｓ層５上面に接しているゲ
ート長方向の長さ（ＬS ）が、ゲート電極下方埋込部１
０ａよりドレイン側のｎ−ＧａＡｓ層５上面に接してい
るゲート長方向の長さ（ＬD ）より短く、ＬD ＞ＬS と
なっている。
１０は、上記実施の形態１によるＦＥＴにおいて、ゲー
ト電極の体積はそのままで、ゲート電極下方埋込部１０
ａよりソース側のｎ−ＧａＡｓ層５上面に接しているゲ
ート長方向の長さ（ＬS ）が、ゲート電極下方埋込部１
０ａよりドレイン側のｎ−ＧａＡｓ層５上面に接してい
るゲート長方向の長さ（ＬD ）より短く、ＬD ＞ＬS と
なっている。
【００４５】本実施の形態３によるＦＥＴの製造方法
は、上記実施の形態１で示したＦＥＴの製造方法におけ
る、第２のレジストパターン１５を形成する工程におい
て、該第２のレジストパターンとして、その形状が、ゲ
ート電極本体部１０ｂの大きさを決める開口部の中心が
ゲート電極下方埋込部１０ａが形成される部分の中心に
対してドレイン側にオフセットされたものを用いるもの
で、その他の工程は上記実施の形態１と同様である。
は、上記実施の形態１で示したＦＥＴの製造方法におけ
る、第２のレジストパターン１５を形成する工程におい
て、該第２のレジストパターンとして、その形状が、ゲ
ート電極本体部１０ｂの大きさを決める開口部の中心が
ゲート電極下方埋込部１０ａが形成される部分の中心に
対してドレイン側にオフセットされたものを用いるもの
で、その他の工程は上記実施の形態１と同様である。
【００４６】以下に本実施の形態３によるＦＥＴの作用
について説明する。本実施の形態３では、ゲート電極１
０は、体積はそのままで、ＬS が、ＬD より短くなって
いるので、実施の形態１によるＦＥＴに比べて、ゲート
電極本体部１０ｂのソース側のｎ−ＧａＡｓ層５の上面
に接する部分の長さ（ＬS ）が、より短くなることによ
り、ゲート抵抗を増大することなくゲートソース間容量
（Ｃｇｓ）を低減することができ、また、主に電界の集
中を緩和する，ゲート電極本体部１０ｂのドレイン側の
ｎ−ＧａＡｓ層５の上面に接する部分の長さ（ＬD ）が
上記実施の形態１に比し、長くなっているので、これに
よりより空乏層は図中に空乏層２５として示したよう
に，実施の形態１の図１で示した空乏層２１に比し、ゲ
ート長方向の広がり幅が広く形成され、高耐圧化を図る
ことができる。
について説明する。本実施の形態３では、ゲート電極１
０は、体積はそのままで、ＬS が、ＬD より短くなって
いるので、実施の形態１によるＦＥＴに比べて、ゲート
電極本体部１０ｂのソース側のｎ−ＧａＡｓ層５の上面
に接する部分の長さ（ＬS ）が、より短くなることによ
り、ゲート抵抗を増大することなくゲートソース間容量
（Ｃｇｓ）を低減することができ、また、主に電界の集
中を緩和する，ゲート電極本体部１０ｂのドレイン側の
ｎ−ＧａＡｓ層５の上面に接する部分の長さ（ＬD ）が
上記実施の形態１に比し、長くなっているので、これに
よりより空乏層は図中に空乏層２５として示したよう
に，実施の形態１の図１で示した空乏層２１に比し、ゲ
ート長方向の広がり幅が広く形成され、高耐圧化を図る
ことができる。
【００４７】このような本実施の形態３によるＦＥＴに
おいては、ゲート電極を、体積はそのままで、ゲート電
極下方埋込部１０ａよりソース側のｎ−ＧａＡｓ層５上
面に接しているゲート長方向の長さ（ＬS ）が、ゲート
電極下方埋込部１０ａよりドレイン側のｎ−ＧａＡｓ層
５上面に接しているゲート長方向の長さ（ＬD ）より短
くなるよう形成したので、上記実施の形態１によるＦＥ
Ｔと同様の効果に加えて、ゲートソース間容量（Ｃｇ
ｓ）を低減でき、これにより使用可能な周波数範囲の拡
大、即ち、遮断周波数の高周波化等の高周波特性を向上
できる効果がある。
おいては、ゲート電極を、体積はそのままで、ゲート電
極下方埋込部１０ａよりソース側のｎ−ＧａＡｓ層５上
面に接しているゲート長方向の長さ（ＬS ）が、ゲート
電極下方埋込部１０ａよりドレイン側のｎ−ＧａＡｓ層
５上面に接しているゲート長方向の長さ（ＬD ）より短
くなるよう形成したので、上記実施の形態１によるＦＥ
Ｔと同様の効果に加えて、ゲートソース間容量（Ｃｇ
ｓ）を低減でき、これにより使用可能な周波数範囲の拡
大、即ち、遮断周波数の高周波化等の高周波特性を向上
できる効果がある。
【００４８】実施の形態４．図４は、この発明の第４の
実施の形態によるＦＥＴの構造断面図である。図におい
て、１１はアンドープＩｎＧａＡｓ層、１２はｎ−Ａｌ
ＧａＡｓ層であり、その他図１と同一符号は同一または
相当する部分を示す。本実施の形態４によるＦＥＴは、
上記実施の形態１によるＦＥＴの構成において、第１の
半導体層を厚さ０．０１〜０．０２μｍのアンドープＩ
ｎＧａＡｓ層１１で、第２の半導体層をｎ−ＡｌＧａＡ
ｓ層１２で形成するようにしたものである。
実施の形態によるＦＥＴの構造断面図である。図におい
て、１１はアンドープＩｎＧａＡｓ層、１２はｎ−Ａｌ
ＧａＡｓ層であり、その他図１と同一符号は同一または
相当する部分を示す。本実施の形態４によるＦＥＴは、
上記実施の形態１によるＦＥＴの構成において、第１の
半導体層を厚さ０．０１〜０．０２μｍのアンドープＩ
ｎＧａＡｓ層１１で、第２の半導体層をｎ−ＡｌＧａＡ
ｓ層１２で形成するようにしたものである。
【００４９】本実施の形態４によるＦＥＴの製造方法
は、上記実施の形態１で示したＦＥＴの製造方法におけ
る第１の半導体層を成長する工程を、第１の半導体層の
材料にアンドープＩｎＧａＡｓを用いて、所望の厚さの
アンドープＩｎＧａＡｓ層１１を成長させる工程とし、
第２の半導体層を成長する工程を、第２の半導体層の材
料にｎ−ＡｌＧａＡｓを用いて、所望の厚さのｎ−Ａｌ
ＧａＡｓ層１２を成長させる工程としたもので、その他
の工程は上記実施の形態１と同様である。
は、上記実施の形態１で示したＦＥＴの製造方法におけ
る第１の半導体層を成長する工程を、第１の半導体層の
材料にアンドープＩｎＧａＡｓを用いて、所望の厚さの
アンドープＩｎＧａＡｓ層１１を成長させる工程とし、
第２の半導体層を成長する工程を、第２の半導体層の材
料にｎ−ＡｌＧａＡｓを用いて、所望の厚さのｎ−Ａｌ
ＧａＡｓ層１２を成長させる工程としたもので、その他
の工程は上記実施の形態１と同様である。
【００５０】以下に本実施の形態４によるＦＥＴの作用
について説明する。本実施の形態４では、電子供給層と
して働くバンドギャップの大きいｎ−ＡｌＧａＡｓ層１
２と、電子走行層として働くバンドギャップの小さいア
ンドープＩｎＧａＡｓ層１１とによりＨＥＭＴ構造を構
成することができ、これにより電子移動度を向上させ
て、流れる電流量を増やすことができる。また第２の半
導体層であるｎ−ＡｌＧａＡｓ層１２は、第３の半導体
層であるｎ−ＧａＡｓ層５に対して、選択エッチング可
能であるので、上記実施の形態１において、ｎ−ＧａＡ
ｓ層５に開孔を形成する際、ｎ−ＡｌＧａＡｓ層１２を
エッチングストッパ層として利用することができる。
について説明する。本実施の形態４では、電子供給層と
して働くバンドギャップの大きいｎ−ＡｌＧａＡｓ層１
２と、電子走行層として働くバンドギャップの小さいア
ンドープＩｎＧａＡｓ層１１とによりＨＥＭＴ構造を構
成することができ、これにより電子移動度を向上させ
て、流れる電流量を増やすことができる。また第２の半
導体層であるｎ−ＡｌＧａＡｓ層１２は、第３の半導体
層であるｎ−ＧａＡｓ層５に対して、選択エッチング可
能であるので、上記実施の形態１において、ｎ−ＧａＡ
ｓ層５に開孔を形成する際、ｎ−ＡｌＧａＡｓ層１２を
エッチングストッパ層として利用することができる。
【００５１】以上のように、本実施の形態４によるＦＥ
Ｔにおいては、上記実施の形態１によるＦＥＴと同様の
効果が得られるとともに、電子供給層として働くバンド
ギャップの大きいｎ−ＡｌＧａＡｓ層１２と、電子走行
層として働くバンドギャップの小さいアンドープＩｎＧ
ａＡｓ層１１とによりＨＥＭＴ構造を構成したので、こ
のＨＥＭＴ構造によって流れる電流の量を増やすことが
でき、相互コンダクタンスの向上を図ることができる効
果が得られる。
Ｔにおいては、上記実施の形態１によるＦＥＴと同様の
効果が得られるとともに、電子供給層として働くバンド
ギャップの大きいｎ−ＡｌＧａＡｓ層１２と、電子走行
層として働くバンドギャップの小さいアンドープＩｎＧ
ａＡｓ層１１とによりＨＥＭＴ構造を構成したので、こ
のＨＥＭＴ構造によって流れる電流の量を増やすことが
でき、相互コンダクタンスの向上を図ることができる効
果が得られる。
【００５２】
【発明の効果】以上のように、この発明（請求項１）に
かかる電界効果トランジスタによれば、半導体基板上に
形成された，チャネル領域となる第１の半導体層と、該
第１の半導体層の上面に形成された，該第１の半導体層
とともにチャネル領域となる第２の半導体層と、該第２
の半導体層の上面に形成された，その一部をエッチング
して形成されたリセスの底面と上記第２の半導体層の上
面との距離が約０．０３〜０．１μｍであり、かつ、該
リセス内のチャネル長方向のほぼ中央部に上記第２の半
導体層上面に達する，ゲート長方向の長さが０．２μｍ
以下である開孔を有する第３の半導体層と、上記開孔を
埋め込んで上記第２の半導体層に接し、かつ、該開孔上
を含む，該開孔近傍の上記第３の半導体層上面に接触配
置されるよう形成されたゲート電極とを備えたので、実
効的なゲート長短縮により立ち上がり電圧を下げること
ができ、ＦＥＴの高周波化，及び低電圧動作の向上を図
ることができるとともに、上記第３の半導体層上面に接
しているゲート電極本体部の左右部分が電界の集中を緩
和するため、ゲート長短縮に伴い問題となるドレインコ
ンダクタンスの悪化，耐圧の低下等の悪影響を抑制する
ことができる効果が得られる。
かかる電界効果トランジスタによれば、半導体基板上に
形成された，チャネル領域となる第１の半導体層と、該
第１の半導体層の上面に形成された，該第１の半導体層
とともにチャネル領域となる第２の半導体層と、該第２
の半導体層の上面に形成された，その一部をエッチング
して形成されたリセスの底面と上記第２の半導体層の上
面との距離が約０．０３〜０．１μｍであり、かつ、該
リセス内のチャネル長方向のほぼ中央部に上記第２の半
導体層上面に達する，ゲート長方向の長さが０．２μｍ
以下である開孔を有する第３の半導体層と、上記開孔を
埋め込んで上記第２の半導体層に接し、かつ、該開孔上
を含む，該開孔近傍の上記第３の半導体層上面に接触配
置されるよう形成されたゲート電極とを備えたので、実
効的なゲート長短縮により立ち上がり電圧を下げること
ができ、ＦＥＴの高周波化，及び低電圧動作の向上を図
ることができるとともに、上記第３の半導体層上面に接
しているゲート電極本体部の左右部分が電界の集中を緩
和するため、ゲート長短縮に伴い問題となるドレインコ
ンダクタンスの悪化，耐圧の低下等の悪影響を抑制する
ことができる効果が得られる。
【００５３】また、この発明（請求項２）にかかる電界
効果トランジスタによれば、上記の電界効果トランジス
タにおいて、上記第３の半導体層を、上記第２の半導体
層に対して選択エッチング可能な材料よりなるものとし
たので、ドレインコンダクタンスの悪化を防止しつつ、
高周波化，及び低電圧動作の向上を図ることができるＦ
ＥＴを制御性良く得ることができる効果がある。
効果トランジスタによれば、上記の電界効果トランジス
タにおいて、上記第３の半導体層を、上記第２の半導体
層に対して選択エッチング可能な材料よりなるものとし
たので、ドレインコンダクタンスの悪化を防止しつつ、
高周波化，及び低電圧動作の向上を図ることができるＦ
ＥＴを制御性良く得ることができる効果がある。
【００５４】また、この発明（請求項３）にかかる電界
効果トランジスタによれば、上記の電界効果トランジス
タにおいて、上記第３の半導体層を、アンドープＧａＡ
ｓもしくはｎ- −ＧａＡｓよりなるものとしたので、上
記のＦＥＴと同様の効果に加えて、高耐圧化を図ること
ができる効果がある。
効果トランジスタによれば、上記の電界効果トランジス
タにおいて、上記第３の半導体層を、アンドープＧａＡ
ｓもしくはｎ- −ＧａＡｓよりなるものとしたので、上
記のＦＥＴと同様の効果に加えて、高耐圧化を図ること
ができる効果がある。
【００５５】また、この発明（請求項４）にかかる電界
効果トランジスタによれば、上記の電界効果トランジス
タにおいて、上記ゲート電極を、上記開孔よりソース側
の，上記第３の半導体層上面に接しているゲート長方向
の長さが、上記開孔よりドレイン側の，上記第３の半導
体層上面に接しているゲート長方向の長さより短くなる
ように形成したので、上記のＦＥＴと同様の効果に加え
て、高周波特性の向上を図ることができる効果がある。
効果トランジスタによれば、上記の電界効果トランジス
タにおいて、上記ゲート電極を、上記開孔よりソース側
の，上記第３の半導体層上面に接しているゲート長方向
の長さが、上記開孔よりドレイン側の，上記第３の半導
体層上面に接しているゲート長方向の長さより短くなる
ように形成したので、上記のＦＥＴと同様の効果に加え
て、高周波特性の向上を図ることができる効果がある。
【００５６】また、この発明（請求項５）にかかる電界
効果トランジスタによれば、上記の電界効果トランジス
タにおいて、上記第１の半導体層を、アンドープＩｎＧ
ａＡｓよりなるものとし、上記第２の半導体層を、ｎ−
ＡｌＧａＡｓよりなるものとしたので、ＨＥＭＴ構造を
構成することができ、このＨＥＭＴ構造により電子移動
度を大きくして、相互コンダクタンスの向上を図ること
ができる効果がある。
効果トランジスタによれば、上記の電界効果トランジス
タにおいて、上記第１の半導体層を、アンドープＩｎＧ
ａＡｓよりなるものとし、上記第２の半導体層を、ｎ−
ＡｌＧａＡｓよりなるものとしたので、ＨＥＭＴ構造を
構成することができ、このＨＥＭＴ構造により電子移動
度を大きくして、相互コンダクタンスの向上を図ること
ができる効果がある。
【００５７】また、この発明（請求項６）にかかる電界
効果トランジスタの製造方法によれば、上記の電界効果
トランジスタの製造方法であって、半導体基板上に、第
１の半導体層を成長させる工程と、該第１の半導体層上
面に第２の半導体層を５０〜２００オングストロームの
厚さで成長させる工程と、該第２の半導体層上面に、第
２の半導体層に対して選択エッチング可能な材料よりな
る第３の半導体層を成長させる工程と、ソース及びドレ
イン電極を形成後、該ソース，ドレイン電極間の所定領
域の上記第３の半導体層をエッチングして、その底面と
上記第２の半導体層の上面との距離が約０．０３〜０．
１０μｍとなるリセスを形成する工程と、上記ソース電
極，上記ドレイン電極，及び上記第３の半導体層の表面
のうちの，少なくとも上記リセスの底面の上記第３の半
導体層の表面に、ＣＶＤ法により厚さ５００〜２０００
オングストロームのＣＶＤ膜を成長させる工程と、該Ｃ
ＶＤ膜上を含む全表面に、上記リセス内のソース，ドレ
インのほぼ中央部に，ゲート長方向に所定長さの開口部
を有する第１のレジストパターンを形成し、該開口部の
上記ＣＶＤ膜を異方性エッチングで除去する工程と、上
記第１のレジストパターンを除去後、ゲート電極の本体
部の大きさを決定する第２のレジストパターンを形成す
る工程と、上記ＣＶＤ膜をマスクとし、かつ、上記第２
の半導体層をエッチングストッパ層として、上記第３の
半導体層をエッチングして上記第２の半導体層に達する
開孔を形成する工程と、上記第２のレジストパターンを
マスクに上記ＣＶＤ膜をエッチング除去し、露出した上
記第２，及び第３の半導体層の表面にゲート金属を蒸着
リフトオフ法により形成する工程とを含むので、ドレイ
ンコンダクタンスの悪化を防止しつつ、高周波化，及び
低電圧動作の向上を図ることができる，上記各請求項に
記載のＦＥＴを制御性よく製造することができる効果が
ある。
効果トランジスタの製造方法によれば、上記の電界効果
トランジスタの製造方法であって、半導体基板上に、第
１の半導体層を成長させる工程と、該第１の半導体層上
面に第２の半導体層を５０〜２００オングストロームの
厚さで成長させる工程と、該第２の半導体層上面に、第
２の半導体層に対して選択エッチング可能な材料よりな
る第３の半導体層を成長させる工程と、ソース及びドレ
イン電極を形成後、該ソース，ドレイン電極間の所定領
域の上記第３の半導体層をエッチングして、その底面と
上記第２の半導体層の上面との距離が約０．０３〜０．
１０μｍとなるリセスを形成する工程と、上記ソース電
極，上記ドレイン電極，及び上記第３の半導体層の表面
のうちの，少なくとも上記リセスの底面の上記第３の半
導体層の表面に、ＣＶＤ法により厚さ５００〜２０００
オングストロームのＣＶＤ膜を成長させる工程と、該Ｃ
ＶＤ膜上を含む全表面に、上記リセス内のソース，ドレ
インのほぼ中央部に，ゲート長方向に所定長さの開口部
を有する第１のレジストパターンを形成し、該開口部の
上記ＣＶＤ膜を異方性エッチングで除去する工程と、上
記第１のレジストパターンを除去後、ゲート電極の本体
部の大きさを決定する第２のレジストパターンを形成す
る工程と、上記ＣＶＤ膜をマスクとし、かつ、上記第２
の半導体層をエッチングストッパ層として、上記第３の
半導体層をエッチングして上記第２の半導体層に達する
開孔を形成する工程と、上記第２のレジストパターンを
マスクに上記ＣＶＤ膜をエッチング除去し、露出した上
記第２，及び第３の半導体層の表面にゲート金属を蒸着
リフトオフ法により形成する工程とを含むので、ドレイ
ンコンダクタンスの悪化を防止しつつ、高周波化，及び
低電圧動作の向上を図ることができる，上記各請求項に
記載のＦＥＴを制御性よく製造することができる効果が
ある。
【００５８】また、この発明（請求項７）にかかる電界
効果トランジスタの製造方法によれば、上記の電界効果
トランジスタの製造方法において、上記第１及び第３の
半導体層を、ｎ−ＧａＡｓよりなるものとし、上記第２
の半導体層を、ＡｌＧａＡｓによりなるものとしたの
で、ドレインコンダクタンスの悪化を防止しつつ、高周
波化，及び低電圧動作の向上を図ることができるＦＥＴ
を制御性よく製造することができる効果がある。
効果トランジスタの製造方法によれば、上記の電界効果
トランジスタの製造方法において、上記第１及び第３の
半導体層を、ｎ−ＧａＡｓよりなるものとし、上記第２
の半導体層を、ＡｌＧａＡｓによりなるものとしたの
で、ドレインコンダクタンスの悪化を防止しつつ、高周
波化，及び低電圧動作の向上を図ることができるＦＥＴ
を制御性よく製造することができる効果がある。
【図１】 本発明の実施の形態１によるＦＥＴの構造断
面図。
面図。
【図２】 本発明の実施の形態２によるＦＥＴの構造断
面図。
面図。
【図３】 本発明の実施の形態３によるＦＥＴの構造断
面図。
面図。
【図４】 本発明の実施の形態４によるＦＥＴの構造断
面図。
面図。
【図５】 本発明の実施の形態１におけるＦＥＴの製造
方法を示す工程断面図。
方法を示す工程断面図。
【図６】 従来のＦＥＴの構造断面図。
【図７】 従来のＦＥＴの製造方法を示す工程断面図。
１ 半絶縁性基板、２ バッファ層、３ ｎ−ＧａＡｓ
活性層、４ ＡｌＧａＡｓ層、５ ｎ−ＧａＡｓ層、６
ソース電極、７ ドレイン電極、８ ゲート電極、８
ａ ゲート電極下面柱部、８ｂ ゲート電極本体部、９
アンドープＧａＡｓ層、１０ ゲート電極、１０ａ
ゲート電極下面柱部、１０ｂ ゲート電極本体部、１１
アンドープＩｎＧａＡｓ層、１２ ｎ−ＡｌＧａＡｓ
層、１３ＣＶＤ膜、１４ 第１のレジストパターン、１
５ 第２のレジストパターン、１６ ゲート電極、２０
〜２５ 空乏層、３１ 半絶縁性ＧａＡｓ基板、３２ア
ンドープＧａＡｓ層、３３ ｎ−ＡｌＧａＡｓ層、３４
ｎ−Ａｌx Ｇａa1-xＡｓ層、３５ ｎ−ＧａＡｓ層、
３６ ｎ+ −ＧａＡｓ層、３７ ２次元電子ガス、３８
ソース電極、３９ ドレイン電極、４０ ゲートパタ
ーンマスク、４１ ゲート電極、４２ ゲート金属。
活性層、４ ＡｌＧａＡｓ層、５ ｎ−ＧａＡｓ層、６
ソース電極、７ ドレイン電極、８ ゲート電極、８
ａ ゲート電極下面柱部、８ｂ ゲート電極本体部、９
アンドープＧａＡｓ層、１０ ゲート電極、１０ａ
ゲート電極下面柱部、１０ｂ ゲート電極本体部、１１
アンドープＩｎＧａＡｓ層、１２ ｎ−ＡｌＧａＡｓ
層、１３ＣＶＤ膜、１４ 第１のレジストパターン、１
５ 第２のレジストパターン、１６ ゲート電極、２０
〜２５ 空乏層、３１ 半絶縁性ＧａＡｓ基板、３２ア
ンドープＧａＡｓ層、３３ ｎ−ＡｌＧａＡｓ層、３４
ｎ−Ａｌx Ｇａa1-xＡｓ層、３５ ｎ−ＧａＡｓ層、
３６ ｎ+ −ＧａＡｓ層、３７ ２次元電子ガス、３８
ソース電極、３９ ドレイン電極、４０ ゲートパタ
ーンマスク、４１ ゲート電極、４２ ゲート金属。
Claims (7)
- 【請求項１】 半導体基板上に形成された，チャネル領
域となる第１の半導体層と、 該第１の半導体層の上面に形成された，該第１の半導体
層とともにチャネル領域となる第２の半導体層と、 該第２の半導体層の上面に形成された，その一部をエッ
チングして形成されたリセスの底面と上記第２の半導体
層の上面との距離が約０．０３〜０．１μｍであり、か
つ、該リセス内のチャネル長方向のほぼ中央部に上記第
２の半導体層上面に達する，ゲート長方向の長さが０．
２μｍ以下である開孔を有する第３の半導体層と、 上記開孔を埋め込んで上記第２の半導体層に接し、か
つ、該開孔上を含む，該開孔近傍の上記第３の半導体層
上面に接触配置されるよう形成されたゲート電極とを備
えたことを特徴とする電界効果トランジスタ。 - 【請求項２】 請求項１に記載の電界効果トランジスタ
において、 上記第３の半導体層は、上記第２の半導体層に対して選
択エッチング可能な材料よりなるものであることを特徴
とする電界効果トランジスタ。 - 【請求項３】 請求項１または２に記載の電界効果トラ
ンジスタにおいて、 上記第３の半導体層は、アンドープＧａＡｓもしくはｎ
- −ＧａＡｓよりなることを特徴とする電界効果トラン
ジスタ。 - 【請求項４】 請求項１ないし３のいずれかに記載の電
界効果トランジスタにおいて、 上記ゲート電極は、上記開孔よりソース側の，上記第３
の半導体層上面に接しているゲート長方向の長さが、上
記開孔よりドレイン側の，上記第３の半導体層上面に接
しているゲート長方向の長さより短いことを特徴とする
電界効果トランジスタ。 - 【請求項５】 請求項１ないし４のいずれかに記載の電
界効果トランジスタにおいて、 上記第１の半導体層は、アンドープＩｎＧａＡｓよりな
り、 上記第２の半導体層は、ｎ−ＡｌＧａＡｓよりなること
を特徴とする電界効果トランジスタ。 - 【請求項６】 半導体基板上に、第１の半導体層を成長
させる工程と、 該第１の半導体層上面に第２の半導体層を５０〜２００
オングストロームの厚さで成長させる工程と、 該第２の半導体層上面に、第２の半導体層に対して選択
エッチング可能な材料よりなる第３の半導体層を成長さ
せる工程と、 ソース及びドレイン電極を形成後、該ソース，ドレイン
電極間の所定領域の上記第３の半導体層をエッチングし
て、その底面と上記第２の半導体層の上面との距離が約
０．０３〜０．１０μｍとなるリセスを形成する工程
と、 上記ソース電極，上記ドレイン電極，及び上記第３の半
導体層の表面のうちの，少なくとも上記リセスの底面の
上記第３の半導体層の表面に、ＣＶＤ法により厚さ５０
０〜２０００オングストロームのＣＶＤ膜を成長させる
工程と、 該ＣＶＤ膜上を含む全表面に、上記リセス内のソース，
ドレインのほぼ中央部に，ゲート長方向に所定長さの開
口部を有する第１のレジストパターンを形成し、該開口
部の上記ＣＶＤ膜を異方性エッチングで除去する工程
と、 上記第１のレジストパターンを除去後、ゲート電極の本
体部の大きさを決定する第２のレジストパターンを形成
する工程と、 上記ＣＶＤ膜をマスクとし、かつ、上記第２の半導体層
をエッチングストッパ層として、上記第３の半導体層を
エッチングして上記第２の半導体層に達する開孔を形成
する工程と、 上記第２のレジストパターンをマスクに上記ＣＶＤ膜を
エッチング除去し、露出した上記第２，及び第３の半導
体層の表面にゲート金属を蒸着リフトオフ法により形成
する工程とを含むことを特徴とする電界効果トランジス
タの製造方法。 - 【請求項７】 請求項６に記載の電界効果トランジスタ
の製造方法において、 上記第１及び第３の半導体層は、ｎ−ＧａＡｓよりな
り、 上記第２の半導体層は、ＡｌＧａＡｓよりなることを特
徴とする電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8249534A JPH1098056A (ja) | 1996-09-20 | 1996-09-20 | 電界効果トランジスタ，及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8249534A JPH1098056A (ja) | 1996-09-20 | 1996-09-20 | 電界効果トランジスタ，及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1098056A true JPH1098056A (ja) | 1998-04-14 |
Family
ID=17194424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8249534A Pending JPH1098056A (ja) | 1996-09-20 | 1996-09-20 | 電界効果トランジスタ，及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1098056A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001036065A (ja) * | 1999-07-16 | 2001-02-09 | Mitsubishi Electric Corp | 半導体装置とその製造方法 |
| US6537865B2 (en) | 1998-05-01 | 2003-03-25 | Oki Electric Industry Co., Ltd. | Semiconductor device and process of fabricating same |
-
1996
- 1996-09-20 JP JP8249534A patent/JPH1098056A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2001036065A (ja) * | 1999-07-16 | 2001-02-09 | Mitsubishi Electric Corp | 半導体装置とその製造方法 |
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