JPH109892A - センサ回路 - Google Patents

センサ回路

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JPH109892A
JPH109892A JP8185584A JP18558496A JPH109892A JP H109892 A JPH109892 A JP H109892A JP 8185584 A JP8185584 A JP 8185584A JP 18558496 A JP18558496 A JP 18558496A JP H109892 A JPH109892 A JP H109892A
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Kazunori Motohashi
一則 本橋
Katsutami Hayashi
勝民 林
Makoto Yamamoto
山本  誠
Toshiyuki Matsumoto
松本  俊行
Muneo Harada
宗生 原田
Takahiko Oma
隆彦 大麻
Yoshihiro Hirota
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Abstract

(57)【要約】 【目的】 小型かつ省電力のセンサ回路を提供する。 【構成】 CMOSインバータよりなる反転増幅器を奇
数段直列に接続し、これによって入出力関係の線形性を
保証し、この入出力間、あるいは入力にセンサとしての
インピーダンスを接続する。

Description

【発明の詳細な説明】
【0002】
【発明の属する技術分野】本発明はセンサ回路に係り、
特性変化を容量値あるいは抵抗値として電気的検出する
センサ回路に関する。
【0003】
【従来の技術】差動トランス等の差動型のセンサは素子
の相反する出力を利用して高い感度を得ることができ、
例えば歪ゲージを用いたセンサでは逆方向の歪が生じる
位置に歪ゲージを貼付し、その出力感度を高める。さら
にこのようなセンサの出力は演算増幅器により増幅して
使用することが多い。
【0004】近年自動車における燃焼系統のコンピュー
タ制御を始めとして、多様かつ大量のセンサ情報の処理
の必要性が高まり、またエコロジの立場から省電力化の
要求も高い。このため感度の確保および増幅のためのセ
ンサ回路について小型化、省電力化が求められている。
(参考文献:高橋清他編著「センサエレクトロニクス」
昭和59年7月20日初版1刷 昭晃堂発行)
【0005】従来センサの具体例として、図24に示す
特開昭56−166411号公報記載の容量型センサ回
路があるが、これはレジスタンスR1と容量型センサC
1とによって積分回路を構成し、C1の容量変化に応じ
たパルスを発生し、このパルスをカウンタCNTによっ
てカウントするとともに、CNTの出力を積分回路によ
って電圧値に変換する。
【0006】さらに図25に示す特公平2−22338
号公報記載の容量型センサ回路では、レジスタンスR
2、容量型センサC2よりなる第1積分回路と、レジス
タンスR1、キャパシタンスC1よりなる第2積分回路
に所定のパルスを入力し、両者の出力信号の差を電圧信
号として出力し、この出力からC2の変化を検出する。
【0007】以上のセンサ回路はパルスを常時生成する
必要があるため電力消費が大であり、さらにカウンタ回
路、作動増幅回路、パルス発生回路等の複雑な信号処理
回路が必要であり、回路規模が大であった。従って、セ
ンサとの一体化も困難であった。
【0008】
【発明が解決しようとする課題】本発明はこのような背
景に基づいて創案されたもので、小型かつ省電力のセン
サ回路を提供することを目的とする。
【0009】
【課題を解決するための手段】本発明に係るセンサ回路
は、1対のレジスタンスあるいは1対のキャパシタンス
を用い、インピーダンス対に相反する特性変化を与え、
インピーダンス対の各々を、奇数段のCMOSインバー
タの入力、および入出力間に接続し、これによってCM
OSインバータの入出力関係にインピーダンス変化に応
じた閉ループゲインを与え、あるいは、インピーダンス
対の一方を帰還インピーダンスを含む奇数段のCMOS
インバータに接続し、このCMOSインバータの出力と
他方のインピーダンスとを容量結合によって加算するも
のである。
【0010】
【発明の実施の形態】次に本発明に係るセンサ回路につ
き図面に基づいて説明する。図1において、センサ回路
は複数のセンサS11〜S1nが接続された増幅回路A
MPを有し、AMPからは各センサに対応した出力信号
SIG11〜SIG1nが出力されている。
【0011】前記センサには2種のタイプが存在し、ま
ず第1タイプのセンサS11につき説明すると、図2に
示すように、S11は1個のインピーダンスZ2をAM
Pに接続してなり、このインピーダンスの特性変化に応
じた出力電圧VoutがAMPから出力されるようにな
っている。
【0012】また第2のタイプは、図3に示すように、
1個のセンサS12は1対のインピーダンスZ31、Z
32をAMPに並列に接続してなり、これらインピーダ
ンス対には相反する特性変化が与えられる。この相反す
る特性変化の比較により高感度の検出が可能となり、検
出結果はAMPからVoutとして出力される。
【0013】ここに相反する特性変化とは、例えば以下
のような検出態様において生じる。 (1)並行枚ばね型の検出部において、圧縮側、引張側
それぞれに歪ゲージを貼付する場合。(前掲書242
頁) (2)圧力検出のためのダイヤフラムの中央部および周
縁部に歪ゲージを貼付する場合。(前掲書140頁) (3)差動トランス。(前掲書143〜145頁) (4)1対のホール素子を直線的に配列し、このホール
素子列に沿って、測定対象に固定された永久磁石を移動
させ、ホール素子抵抗値の変化を検出する場合。(前掲
書127、128頁) (5)高精度容量式圧力計においてダイヤフラムの両側
に電極を配置し、各電極とダイヤフラム間の容量の変化
をハーフブリッジによって検出する。(前掲書第142
頁) (6) 図20のような加速度センサ(K.Okada
著、「Develpment of Tri−Axia
lAccelerometers UsingPiez
oresistance,Electrostatic
Capacitance and Piezoele
ctric Elements」、TECHNICAL
DIGEST OF THE 13TH SENSO
RSYMPOSIUM、1995、pp.169−17
2)において、可動電極MEに対向して固定電極FE
1、FE2、FE3を配置し、加速度によるウエイトW
の変位により可動電極を変形させ、このときの各固定電
極と可動電極間の容量を測定する。ここに加速度センサ
の等価回路は図21に示す並列可変容量となり、可動電
極MEと固定電極FE1とによる可変容量C1、可動電
極MEと固定電極FE2とによる可変容量C2が並列に
接続された構成となる。加速度センサに固定電極EF
1、EF3の配列方向(図Fx方向)の加速度が生じた
とき、可変容量C1、C2には相反する容量変化が生
じ、一方の容量が増加し、他方の容量が減少する。なお
図中、S、FSはシリコン基盤、Bはガラス脚部、GC
はガラスカバーである。 (7)図22のような加速度センサにおいて、カンチレ
バーCLの先端に設けた可動電極MEと、MEの上下に
配置した固定電極FE1、FE2との間に可変容量が形
成される。図23に示すように、加速度センサの等価回
路は可変容量C1、C2の直列回路であり、図22の上
下方向の加速度によるMEの変位により、C1、C2に
は相反する変化を生じる。なお図中、Bはシリコン基
部、GSはガラスカバーである。
【0013】
【実施例】図3のインピーダンスは、図4に示すように
1対のキャパシタンスCap41、Cap42であり、
あるいは図5に示すように1対のレジスタンスRes5
1、Res52である。
【0014】図2の1個のインピーダンスとしてキャパ
シタンスを用いた構成を図6に示す。図6において、容
量型センサとしてのキャパシタンスCap32は、3段
のCMOSインバータI61、I62、I63よりなる
反転増幅器の入出力間に接続され、この反転増幅器の入
力には入力キャパシタンスC6が接続されている。C6
には入力電圧Vinが接続され、I63から出力電圧V
outが出力されている。このような帰還ループを含む
構成と、I61〜I63の高い開ループゲインにより、
反転増幅部は入出力関係の良好な線形特性が保証されて
おり、CMOSインバータの閾値電圧をVbとすると、
その入出力関係は、
【数1】 となる。
【0015】CMOSインバータI61〜I63は図7
のように構成され、p型のMOSトランジスタT1のド
レインにn型のMOSトランジスタT2のドレインを接
続し、T1、T2のゲートに共通の入力電圧Vinを接
続し、T1のソースに高電圧、T2のソースに低電圧を
接続してなる。このCMOSの出力電圧VoutはT
1、T2のドレインから出力される。
【0016】図8は1個のインピーダンスとしてキャパ
シタンスを用いた他の構成を示す。図8において、3段
のCMOSインバータI81、I82、I83よりなる
反転増幅器の入出力間に帰還キャパシタンスC8が接続
され、この反転増幅器の入力には容量型センサとしての
キャパシタンスCap32が接続されている。Cap3
2には入力電圧Vinが接続され、I83から出力電圧
Voutが出力されている。図6の回路と同様に、反転
増幅部は入出力関係の良好な線形特性が保証されてお
り、CMOSインバータの閾値電圧をVbとすると、そ
の入出力関係は、
【数2】 となる。
【0017】図9は図6の構成に基準キャパシタンスC
92を付加した構成であり、CMOSインバータI91
〜I93よりなる反転増幅器の入力には入力キャパシタ
ンスC91が接続され、また反転増幅器の入力にはCa
p32と並列に基準キャパシタンスC92が接続されて
いる。Cap32、C92はマルチプレクサMUX9を
介して反転増幅器の出力に接続され、通常のセンサ動作
時にはCap32を反転増幅器に接続し、基準状態の確
認に際してはC92を接続する。なおマルチプレクサM
UX9の接続位置は反転増幅器の入力側であってもよい
が、入力キャパシタンスに対する影響を考慮すれば出力
側に設けることが好ましい。通常のセンサ動作時にはC
ap32を反転増幅器に接続し、基準状態の確認に際し
てはC92を接続する。例えばCap32に電荷が蓄積
する等、式(1)の関係が成立しない状況が生じた場
合、一旦Cap32を切り離し、C92を接続すること
により、既知の容量による出力電圧が生じ、測定値の校
正を行うことができる。
【0018】図10は図8の構成に基準キャパシタンス
C102を付加した構成であり、CMOSインバータI
101〜I103よりなる反転増幅器の入力間には帰還
キャパシタンスC102が接続され、また反転増幅器の
入力にはCap32と並列に基準キャパシタンスC10
2がマルチプレクサMUX10を介して接続されてい
る。通常のセンサ動作時にはCap32を反転増幅器に
接続し、基準状態の確認に際してはC101を接続す
る。例えばCap32に電荷が蓄積する等、式(2)の
関係が成立しない状況が生じた場合、一旦Cap32を
切り離し、C102を接続することにより、既知の容量
による出力電圧が生じ、測定値の校正を行うことができ
る。
【0019】図11は図6の回路を1対設け、一方の回
路における帰還キャパシタンスを基準キャパシタンスと
したものである。第1の回路は3段のCMOSインバー
タI111〜I113よりなる反転増幅器の入出力を容
量型センサCap32により接続し、反転増幅器の入力
に入力キャパシタンスC111を接続してなる。一方第
2の回路はCMOSインバータI114〜I116より
なる反転増幅器の入出力を基準キャパシタンスCref
により接続し、反転増幅器の入力に入力キャパシタンス
C112を接続してなる。これら回路の入力キャパシタ
ンスC111、C112には共通の入力電圧Vinが接
続され、第1の回路の出力Voutはセンサによる測定
結果であり、第2の回路による出力電圧VoutRは基
準キャパシタンスによる基準電圧である。これによって
常時基準出力を観察しながらセンサによる測定を実行し
得る。
【0020】図12は図8の回路を1対設け、一方の回
路における入力キャパシタンスを基準キャパシタンスと
したものである。第1の回路は3段のCMOSインバー
タI121〜I123よりなる反転増幅器の入出力を帰
還キャパシタンスC121により接続し、反転増幅器の
入力に容量型センサであるキャパシタンスCap32を
接続してなる。一方第2の回路はCMOSインバータI
124〜I126よりなる反転増幅器の入出力を帰還キ
ャパシタンスC122により接続し、反転増幅器の入力
に基準キャパシタンスCrefを接続してなる。そして
Cap32、Crefには共通の入力電圧Vinが接続
され、第1の回路の出力Voutはセンサによる測定結
果であり、第2の回路による出力電圧VoutRは基準
キャパシタンスによる基準電圧である。これによって常
時基準出力を観察しながらセンサによる測定を実行し得
る。
【0021】図13は2個の容量型センサCap31、
Cap32を用いたセンサ回路でり、3段のCMOSイ
ンバータI131〜I133よりなる反転増幅器の入出
力をCap32により接続し、反転増幅器の入力にCa
p31を接続してなる。Cap31に対する入力電圧を
Vin、反転増幅器からの出力電圧をVoutとする
と、入出力関係は以下のとおりである。
【数3】 従って、出力電圧はCap31、Cap32の比に比例
し、Cap31、Cap32に相反する変化が生じると
きには変化が増幅されて出力される。
【0022】図14は2個の容量型センサCap31、
Cap32を用いたセンサ回路でり、3段のCMOSイ
ンバータI131〜I133よりなる反転増幅器の入出
力を帰還キャパシタンスC14により接続し、反転増幅
器の入力にCap31、Cap32を並列に接続してな
る。Cap31に対する入力電圧をVin1、Cap3
2対する入力電圧をVin2、反転増幅器からの出力電
圧をVoutとすると、入出力関係は以下のとおりであ
る。
【数4】 従って、各入力電圧とCap31、Cap32の積の和
に比例した出力電圧が生じ、分散した測定値の統合等に
有効である。
【0023】図15において、Cap31は、3段のC
MOSインバータI511、I512、I513の入力
に接続され、Cap32は、3段のCMOSインバータ
I531、I532、I533の入力に接続されてい
る。I513の出力は帰還キャパシタンスCF51を介
してI511の入力に接続され、I511〜I513の
高い開ループゲインによりCap31の出力の反転が良
好な線形特性をもってI513の出力に生じるようにな
っている。I533の出力は帰還キャパシタンスCF5
3を介してI531の入力に接続され、I531〜I5
33の高い開ループゲインによりCap32の出力の反
転が良好な線形特性をもってI533の出力に生じるよ
うになっている。
【0024】I513の出力には結合キャパシタンスC
C51を介して3段のCMOSインバータI521、I
522、I523が接続され、I523の出力は帰還キ
ャパシタンスCF52を介してI521の入力に接続さ
れている。これによってI513の出力がさらに反転さ
れ、Cap31の出力は非反転の状態に戻される。I5
23、I533の出力はキャパシタンスCC52、CC
53にそれぞれ接続され、これらCC52、CC53は
その出力が統合されて容量結合CP5を構成している。
【0025】CP5の出力には3段のCMOSインバー
タI541、I542、I543の入力に接続され、I
543の出力は帰還キャパシタンスCF54を介してI
541の入力に接続され、I541〜I543の高い開
ループゲインによりCP51の出力の反転が良好な線形
特性をもってI543の出力に生じるようになってい
る。
【0026】ここで、Cap31、Cap32の入力電
圧をそれぞれVin51、Vin52、CMOSインバ
ータの閾値電圧Vbすると、I543の出力Vout5
は、
【数5】 である。またキャパシタンス容量比および入力電圧に関
して、 CC51=CF52 (2) CC52=CC53=CF54/2 (3) CF51=CF53 (4) Vin51=Vin52=V (5) と設定されており、CF51=CF53=C0とおく
と、式(1)は式(6)に書き直される。なお式(5)
の電圧Vは外部から供給される既知の電圧である。
【数6】
【0027】従って、Cap32、Cap31の変化は
式(7)に示すように、両者の差の形で検出され、両者
に相反する変化が生じるとすると、変化量を2倍に増幅
した検出が可能である。さらにC0の値とVの値の設定
によって適宜ゲインを調整し得る。
【数7】
【0028】前記3段CMOSインバータの最終段(出
力段)I63、I83、I93、I103、I113、
I116、I123、I126、I133、I143、
I513、I523、I533、I543の出力には、
ローパスフィルタとしての接地キャパシタンスCG6、
CG8、CG9、CG10、CG111、CG112、
CG121、CG122、CG13、CG14、CG5
1、CG52、CG53、CG54がそれぞれ接続さ
れ、さらに中間のI62、I82、I92、I102、
I112、I114、I122、I125、I132、
I142、I512、I522、I532、I542の
出力にはゲイン抑制のための平衡レジスタンスRE6
1、RE62、平衡レジスタンスRE81、RE82、
平衡レジスタンスRE91、RE92、平衡レジスタン
スRE101、RE102、平衡レジスタンスRE11
1、RE112、平衡レジスタンスRE113、RE1
14、平衡レジスタンスRE511、RE512、平衡
レジスタンスRE521、RE522、平衡レジスタン
スRE531、RE532、平衡レジスタンスRE54
1、RE542がそれぞれ接続されている。RE51
1、RE521、RE531、RE541は電源電圧V
ddに接続され、RE512、RE522、RE53
2、RE542は接地されている。このような構成によ
り、フィードバック系を含む反転増幅回路の発振が防止
されている。
【0029】前記CF51、CF52、CF53、Ca
p32、CF54の両端はスイッチSW51、SW5
2、SW53、SW54によって開閉可能に接続されて
おり、また、Cap31、Cap32にはマルチプレク
サMUX51、MUX52によって入力電圧Vin5
1、Vin52に替えて基準電圧Vstdを入力し得る
ようになっている。コントロール信号CTLによって、
前記スイッチを同時閉成しかつCap31、Cap32
にVstdを接続することにより、各キャパシタンスに
残留した電荷を解消することが可能である。この残留電
荷は出力電圧に対するオフセット電圧を生じさせるの
で、電荷解消によるリフレッシュ処理により出力精度の
劣化を防止し得る。なおCTLは例えば「1」(高レベ
ル)のときにリフレッシュを行い、通常の検出動作時に
は「0」(低レベル)となるよう設定されている。
【0030】図16は増幅回路AMPの第2実施例を示
すものであり、Cap31は、3段のCMOSインバー
タI611、I612、I613の入力に接続され、C
ap32は、I613の出力とI611の入力の間に帰
還キャパシタンスとして接続されている。Cap31に
はマルチプレクサMUX6を介して入力電圧Vin6が
入力され、I613の出力にはVin6の反転出力が線
形特性をもって生じる。I613の出力には結合キャパ
シタンスCC61を介して3段のCMOSインバータI
621、I622、I623が接続され、I623の出
力は帰還キャパシタンスCF62を介してI621の入
力に接続されている。これによってI613の出力がさ
らに反転され、I623の出力は非反転の状態に戻され
る。
【0031】さらにMUX6の出力は結合キャパシタン
スCC62を介してI621に接続され、I613の反
転出力とVin6とが加算されることになる。ここでC
MOSインバータの閾値電圧をVbとすると、I623
の出力Vout6は、
【数8】 である。またキャパシタンス容量比および入力電圧に関
して、 CC61=CC62=CF62 (9) と設定されており、Vin6には式(6)と同様に既知
の入力電圧が与えられる。すなわち、 Vin6=V (10) であり、 式(8)は式(11)のように書き直され
る。
【数9】
【0032】従って、Cap32、Cap31の変化は
式(11)に示すように、両者の比の形で検出され、両
者に相反する変化が生じるとすると、変化量を2倍に増
幅した検出が可能である。さらにCC61≠CF62と
しあるいはVの値を変更すれば、両者の比の設定によっ
て適宜ゲインを調整し得る。
【0033】なお本実施例においても、発振防止のため
の接地キャパシタンスCG61、CG62、平衡レジス
タンスRE611、RE612およびRE621、RE
622が設けられており、さらに、Cap32、CF6
2の両端にリフレッシュのためのスイッチSW62、S
W63が接続されている。また前記マルチプレクサMU
X6には基準電圧Vstdが入力され、リフレッシュに
際してはCap31にVstdを入力する。ここにVs
td=Vbであり、I611の入力もVbであることか
ら、Cap31がリフレッシュされる。これらのリフレ
ッシュは図15と同様コントロール信号CTLによって
実行される。
【0034】図16のVstdは増幅回路AMP以外の
部分、あるいは集積回路の外部で生成されるものである
が、Vstd=Vbに設定されるため、AMP内部の電
圧Vbを使用することも可能である。図17は、図16
におけるVstdに変更を加えた変形例であり、図16
各部の符号における「6」を「7」に書き換えて示して
いる。図17において、マルチプレクサMUX7の入力
にはVstdに替えて、I711の入力(Cap31の
出力)が接続されている。これはCap31を短絡する
ことに等しく、Cap31をリフレッシュし得る。この
ように別段のVstdを用いないことにより、Vstd
を発生する回路等は不要になる。
【0035】図5はインピーダンスとしてレジスタンス
Res41、Res42を使用した第3実施例を示し、
図18はその増幅回路AMPを示す。
【0036】図18において、Res41は、3段のC
MOSインバータI811、I812、I813の入力
に接続され、Res42は、3段のCMOSインバータ
I831、I832、I833の入力に接続されてい
る。I813の出力は帰還レジスタンスRF81を介し
てI811の入力に接続され、I811〜I813の高
い開ループゲインによりRes41の出力の反転が良好
な線形特性をもってI813の出力に生じるようになっ
ている。I833の出力は帰還レジスタンスRF83を
介してI831の入力に接続され、I831〜I833
の高い開ループゲインによりRes42の出力の反転が
良好な線形特性をもってI833の出力に生じるように
なっている。
【0037】I813の出力には結合レジスタンスCR
81を介して3段のCMOSインバータI821、I8
22、I823が接続され、I823の出力は帰還キャ
パシタンスRF82を介してI821の入力に接続され
ている。これによってI813の出力がさらに反転さ
れ、Res41の出力は非反転の状態に戻される。I8
23、I833の出力はレジスタンスCR82、CR8
3にそれぞれ接続され、これらCR82、CR83はそ
の出力が統合されてレジスタンス結合RP8を構成して
いる。
【0038】RP8の出力には3段のCMOSインバー
タI841、I842、I843の入力に接続され、I
843の出力は帰還レジスタンスRF84を介してI8
41の入力に接続され、I841〜I843の高い開ル
ープゲインによりRP8の出力の反転が良好な線形特性
をもってI843の出力に生じるようになっている。
【0039】ここで、Res41、Res42の入力電
圧をそれぞれVin81、Vin82、CMOSインバ
ータの閾値電圧Vbすると、I843の出力Vout8
は、
【数10】 である。またレジスタンスの抵抗比および入力電圧に関
して、 CR81=RF82 (13) CR82=CR83=2RF84 (14) RF81=RF83 (15) Vin81=Vin82=V (16) と設定されており、RF81=RF83=R0とおく
と、式(12)は式(17)に書き直される。
【数11】
【0040】従って、Res41、Res42の変化は
式(18)に示すように、両者の逆数の差の形で検出さ
れ、両者に相反する変化が生じるとすると、変化量を2
倍に増幅した検出が可能である。さらにR0とVの値の
設定によって適宜ゲインを調整し得る。
【数12】
【0041】なお本実施例においても、各3段CMOS
インバータ最終段に接地キャパシタンスCG81、CG
82、CG83、CG84が接続され、第2段に平衡レ
ジスタンスRE811、RE812、RE821、RE
822、RE831、RE832、RE841、RE8
42が設けられており、発振防止対策が施されている。
また本実施例のようにレジスタンスを基本要素とする回
路では電荷残留の問題は生じないので、リフレッシュは
不要である。
【0042】図19は増幅回路AMPの第4実施例を示
すものであり、Res41は、3段のCMOSインバー
タI911、I912、I913の入力に接続され、R
es42は、I913の出力とI911の入力の間に帰
還レジスタンスとして接続されている。Res41には
入力電圧Vin9が入力され、I913の出力にはVi
n9の反転出力が良好な線形特性をもって生じる。I9
13の出力には結合レジスタンスCR91を介して3段
のCMOSインバータI921、I922、I923が
接続され、I923の出力は帰還レジスタンスRF91
を介してI921の入力に接続されている。これによっ
てI913の出力がさらに反転されて、非反転の状態に
戻される。
【0043】さらにVin9は結合レジスタンスCR9
2を介してI921に接続され、I913の反転出力と
加算されることになる。ここでCMOSインバータの閾
値電圧をVbとすると、I923の出力Vout9は、
【数13】 である。またレジスタンス抵抗比および入力電圧に関し
て、
【数14】 と設定されており、 式(19)は式(22)に書き直
される。
【数15】
【0044】従って、Res42、Res41の変化は
式(22)に示すように、両者の比の形で検出され、両
者に相反する変化が生じるとすると、変化量を2倍に増
幅した検出が可能である。さらにCR91≠CR92と
しあるいはVの値を変更すれば、両者の比の設定によっ
て適宜ゲインを調整し得る。
【0045】なお本実施例においても、発振防止のため
の接地キャパシタンスCG91、CG92、平衡レジス
タンスRE911、RE912およびRE921、RE
922が設けられている。
【0046】
【発明の効果】前述のとおり、本発明に係るセンサ回路
は、インピーダンス対の各々を、奇数段のCMOSイン
バータの入力、および入出力間に接続し、これによって
CMOSインバータの入出力関係にインピーダンス変化
に応じた閉ループゲインを与え、あるいは、インピーダ
ンス対の一方を帰還インピーダンスを含む奇数段のCM
OSインバータに接続し、このCMOSインバータの出
力と他方のインピーダンスとを容量結合によって加算す
るので、回路を小型化、省電力化し得るという優れた効
果を有する。
【図面の簡単な説明】
【図1】本発明に係るセンサ回路を示す概念図である。
【図2】1個のセンサの回路を示すブロック図である。
【図3】1個のセンサの他の回路を示すブロック図であ
る。
【図4】図3の回路の具体例を示す回路図である。
【図5】図3の回路の他の具体例を示す回路図である。
【図6】センサ回路の第1実施例を示す回路図である。
【図7】CMOSを示す回路図である。
【図8】センサ回路の第2実施例を示す回路図である。
【図9】センサ回路の第3実施例を示す回路図である。
【図10】センサ回路の第4実施例を示す回路図であ
る。
【図11】センサ回路の第5実施例を示す回路図であ
る。
【図12】センサ回路の第6実施例を示す回路図であ
る。
【図13】センサ回路の第7実施例を示す回路図であ
る。
【図14】センサ回路の第8実施例を示す回路図であ
る。
【図15】センサ回路の第9実施例を示す回路図であ
る。
【図16】センサ回路の第10実施例を示す回路図であ
る。
【図17】センサ回路の第11実施例を示す回路図であ
る。
【図18】センサ回路の第12実施例を示す回路図であ
る。
【図19】センサ回路の第13実施例を示す回路図であ
る。
【図20】センサの1例を示す縦断面図である。
【図21】図20のセンサの等価回路を示す回路図であ
る。
【図22】他のセンサの例を示す縦断面図である。
【図23】図22のセンサの等価回路を示す回路図であ
る。
【図24】従来のセンサ回路を示す回路図である。
【図25】他の従来例を示す回路図である。
【符号の説明】
AMP ...増幅回路 Cap31、Cap32 ...キャパシタンス CC51、CC52、CC53、CC61、CC62、
CC71、CC72 ...結合キャパシタンス CG51〜CG54、CG61、CG62、CG71、
CG72、CG81〜CG84、CG91、CG92
...接地キャパシタンス CF51、CF52、CF53、CF54、CF62、
CF72 ...帰還キャパシタンス I61〜I63、I81〜I83、I91〜I93、I
101〜I103、I111〜I116、I121〜I
126、I131〜I133、I141〜I43、I5
11〜I513、I521〜I523、I531〜I5
33、I541〜I543、I611〜I613、I6
21〜I623、I711〜I713、I811〜I8
13、I821〜I823、I831〜I833、I8
41〜I843、I911〜I913、I921〜I9
23 ...CMOSインバータ MUX6、MUX7 ...マルチプレクサ R41、R42 ...レジスタンス RE511、RE512、RE521、RE522、R
E531、RE532、RE541、RE542、RE
611、RE612RE621、RE622、RE71
1、RE711、RE712、RE721、RE722
...平衡レジスタンス RF81、RF82、RF83、RF84、RE91
...帰還レジスタンスS11、...、S1n
...センサ SW51、SW52、SW53、SW54、SW62、
SW63 ...スイッチ Vin51、Vin52、Vin6、Vin7、Vin
81、Vin82、Vin9 ...入力電圧 Vout、Vout5〜Vout9 ...出力電圧 Z21、...、Z2n ...インピーダンス。 16 整理番号=YZ1995026A
───────────────────────────────────────────────────── フロントページの続き (72)発明者 林 勝民 東京都世田谷区北沢3−5−18鷹山ビル 株式会社鷹山内 (72)発明者 山本 誠 東京都世田谷区北沢3−5−18鷹山ビル 株式会社鷹山内 (72)発明者 松本 俊行 大阪府大阪市中央区北浜4丁目5番33号 住友金属工業株式会社内 (72)発明者 原田 宗生 大阪府大阪市中央区北浜4丁目5番33号 住友金属工業株式会社内 (72)発明者 大麻 隆彦 大阪府大阪市中央区北浜4丁目5番33号 住友金属工業株式会社内 (72)発明者 廣田 良浩 大阪府大阪市中央区北浜4丁目5番33号 住友金属工業株式会社内

Claims (12)

    【特許請求の範囲】
  1. 【請求項1】 第1キャパシタンスおよび第2のキ
    ャパシタンスに対して相反する特性変化を与え、この特
    性変化を電気的に検出するセンサ回路において:第1キ
    ャパシタンスに接続された奇数段のCMOSインバータ
    よりなる第1反転増幅器と、この第1反転増幅器の出力
    を入力に接続する第1帰還キャパシタンスとを有する第
    1反転増幅部と;第2キャパシタンスに接続された奇数
    段のCMOSインバータよりなる第2反転増幅器と、こ
    の第2反転増幅器の出力を入力に接続する第2帰還キャ
    パシタンスとを有する第2反転増幅部と;この第1反転
    増幅部の出力に接続された第1中間キャパシタンスと;
    この中間キャパシタンスに接続された奇数段のCMOS
    インバータよりなる第3反転増幅器と、この第3反転増
    幅器の出力を入力に接続する第3帰還キャパシタンスと
    を有する第3反転増幅部と;第2反転増幅部の出力と第
    3反転増幅部の出力とを並列なキャパシタンスによって
    統合する容量結合と;この容量結合の出力が接続された
    奇数段のCMOSインバータよりなる第4反転増幅器
    と、この第4反転増幅器の出力を入力に接続する第4帰
    還キャパシタンスとを有する第4反転増幅部と;を備え
    たセンサ回路。
  2. 【請求項2】 特性変化を容量値として検出するセ
    ンサ回路であって:奇数段のCMOSインバータよりな
    る第1反転増幅器であって、入力に第1キャパシタンス
    が接続され、入出力間に第2キャパシタンスが接続され
    た第1反転増幅器と;この第1反転増幅器の出力と前記
    第1キャパシタンスの入力が接続された並列なキャパシ
    タンスの出力を統合してなる容量結合と;この容量結合
    の出力が接続された奇数段のCMOSインバータよりな
    る第2反転増幅器と、この第2反転増幅器の出力を入力
    に接続する帰還キャパシタンスとを有する第2反転増幅
    部と;を備えたセンサ回路。
  3. 【請求項3】 特性変化を抵抗値として検出するセ
    ンサ回路であって:第1レジスタンスに接続された奇数
    段のCMOSインバータよりなる第1反転増幅器と、こ
    の第1反転増幅器の出力を入力に接続する第1帰還レジ
    スタンスとを有する第1反転増幅部と;第2レジスタン
    スに接続された奇数段のCMOSインバータよりなる第
    2反転増幅器と、この第2反転増幅器の出力を入力に接
    続する第2帰還レジスタンスとを有する第2反転増幅部
    と;この第1反転増幅部の出力に接続された第1中間レ
    ジスタンスと;この中間レジスタンスに接続された奇数
    段のCMOSインバータよりなる第3反転増幅器と、こ
    の第3反転増幅器の出力を入力に接続する第3帰還レジ
    スタンスとを有する第3反転増幅部と;第2反転増幅部
    の出力と第3反転増幅部の出力とを並列なレジスタンス
    によって統合するレジスタンス結合と;この容量結合の
    出力が接続された奇数段のCMOSインバータよりなる
    第4反転増幅器と、この第4反転増幅器の出力を入力に
    接続する第4帰還レジスタンスとを有する第2反転増幅
    部と;を備えたセンサ回路。
  4. 【請求項4】 特性変化を抵抗値として検出するセ
    ンサ回路であって:奇数段のCMOSインバータよりな
    る第1反転増幅器であって、入力に第1レジスタンスが
    接続され、入出力間に第2レジスタンスが接続された第
    1反転増幅器と;この第1反転増幅器の出力と前記第1
    レジスタンスの入力が接続された並列なレジスタンスの
    出力を統合してなるレジスタンス結合と;このレジスタ
    ンス結合の出力が接続された入力レジスタンスと、この
    入力レジスタンスに接続された奇数段のCMOSインバ
    ータよりなる第2反転増幅器と、この第2反転増幅器の
    出力を入力に接続する帰還レジスタンスとを有する第2
    反転増幅部と;を備えたセンサ回路。
  5. 【請求項5】 奇数段のCMOSインバータよりな
    る反転増幅器と;この反転増幅器の出力を入力に接続す
    る帰還キャパシタンスと;前記反転増幅器の入力に接続
    された入力キャパシタンスと;を備え、前記帰還キャパ
    シタンスは容量型センサとされている、センサ回路。
  6. 【請求項6】 奇数段のCMOSインバータよりな
    る反転増幅器と;この反転増幅器の出力を入力に接続す
    る帰還キャパシタンスと;前記反転増幅器の入力に接続
    された入力キャパシタンスと;を備え、前記入力キャパ
    シタンスは容量型センサとされている、センサ回路。
  7. 【請求項7】 奇数段のCMOSインバータよりな
    る反転増幅器と;この反転増幅器の出力を入力に接続す
    る帰還キャパシタンスと;前記反転増幅器の入力に接続
    された入力キャパシタンスと;を備え、前記帰還キャパ
    シタンスと入力キャパシタンスは容量型センサとされて
    いる、センサ回路。
  8. 【請求項8】 帰還キャパシタンスと並列に反転増
    幅器に接続された基準キャパシタンスと;反転増幅器の
    入力に対して、基準キャパシタンスまたは帰還キャパシ
    タンスを択一的に接続するスイッチと;をさらに備えて
    いることを特徴とする請求項5記載のセンサ回路。
  9. 【請求項9】 帰還キャパシタンスと並列に反転増
    幅器に接続された基準キャパシタンスと;反転増幅器の
    出力に対して、基準キャパシタンスまたは帰還キャパシ
    タンスを択一的に接続するスイッチと;をさらに備えて
    いることを特徴とする請求項5記載のセンサ回路。
  10. 【請求項10】 入力キャパシタンスの入力に並列
    に接続された基準キャパシタンスと;反転増幅器の入力
    に対して基準キャパシタンスまたは入力キャパシタンス
    を択一的に接続するスイッチと;をさらに備えているこ
    とを特徴とする請求項6記載のセンサ回路。
  11. 【請求項11】 奇数段のCMOSインバータよりな
    る第1反転増幅器と;奇数段のCMOSインバータより
    なる第2反転増幅器と;第1反転増幅器の出力を入力に
    接続する第1帰還キャパシタンスと;第2反転増幅器の
    出力を入力に接続する第2帰還キャパシタンスと;第1
    反転増幅器の入力に接続された第1入力キャパシタンス
    と;第2反転増幅器の入力に接続された第2入力キャパ
    シタンスと;を備え、第1、第2入力キャパシタンスに
    は共通の入力電圧が接続され、第1帰還キャパシタンス
    は容量型センサとされ、第2帰還キャパシタンスは基準
    キャパシタンスとされている、センサ回路。
  12. 【請求項12】 奇数段のCMOSインバータよりな
    る第1反転増幅器と;奇数段のCMOSインバータより
    なる第2反転増幅器と;第1反転増幅器の出力を入力に
    接続する第1帰還キャパシタンスと;第2反転増幅器の
    出力を入力に接続する第2帰還キャパシタンスと;第1
    反転増幅器の入力に接続された第1入力キャパシタンス
    と;第2反転増幅器の入力に接続された第2入力キャパ
    シタンスと;を備え、第1、第2入力キャパシタンスに
    は共通の入力電圧が接続され、第1入力キャパシタンス
    は容量型センサとされ、第2入力キャパシタンスは基準
    キャパシタンスとされている、センサ回路。 【0001】
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