JPH09135025A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPH09135025A
JPH09135025A JP7292614A JP29261495A JPH09135025A JP H09135025 A JPH09135025 A JP H09135025A JP 7292614 A JP7292614 A JP 7292614A JP 29261495 A JP29261495 A JP 29261495A JP H09135025 A JPH09135025 A JP H09135025A
Authority
JP
Japan
Prior art keywords
diffusion layer
semiconductor device
manufacturing
gate electrode
shallow
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP7292614A
Other languages
English (en)
Other versions
JP2848439B2 (ja
Inventor
Teru Mineji
輝 峰地
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP7292614A priority Critical patent/JP2848439B2/ja
Priority to US08/746,486 priority patent/US5915196A/en
Publication of JPH09135025A publication Critical patent/JPH09135025A/ja
Application granted granted Critical
Publication of JP2848439B2 publication Critical patent/JP2848439B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H10P30/202—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the semiconductor materials
    • H10P30/204—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the semiconductor materials into Group IV semiconductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
    • H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/258—Source or drain electrodes for field-effect devices characterised by the relative positions of the source or drain electrodes with respect to the gate electrode
    • H10D64/259—Source or drain electrodes being self-aligned with the gate electrode and having bottom surfaces higher than the interface between the channel and the gate dielectric
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H10P30/208—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping of electrically inactive species
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H10P30/225—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping of a molecular ion, e.g. decaborane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P32/00—Diffusion of dopants within, into or out of wafers, substrates or parts of devices
    • H10P32/10—Diffusion of dopants within, into or out of semiconductor bodies or layers
    • H10P32/12—Diffusion of dopants within, into or out of semiconductor bodies or layers between a solid phase and a gaseous phase
    • H10P32/1204—Diffusion of dopants within, into or out of semiconductor bodies or layers between a solid phase and a gaseous phase from a plasma phase
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P32/00—Diffusion of dopants within, into or out of wafers, substrates or parts of devices
    • H10P32/10—Diffusion of dopants within, into or out of semiconductor bodies or layers
    • H10P32/14—Diffusion of dopants within, into or out of semiconductor bodies or layers within a single semiconductor body or layer in a solid phase; between different semiconductor bodies or layers, both in a solid phase
    • H10P32/1408—Diffusion of dopants within, into or out of semiconductor bodies or layers within a single semiconductor body or layer in a solid phase; between different semiconductor bodies or layers, both in a solid phase from or through or into an external applied layer, e.g. photoresist or nitride layers
    • H10P32/1414—Diffusion of dopants within, into or out of semiconductor bodies or layers within a single semiconductor body or layer in a solid phase; between different semiconductor bodies or layers, both in a solid phase from or through or into an external applied layer, e.g. photoresist or nitride layers the applied layer being silicon, silicide or SIPOS, e.g. polysilicon or porous silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P32/00—Diffusion of dopants within, into or out of wafers, substrates or parts of devices
    • H10P32/10—Diffusion of dopants within, into or out of semiconductor bodies or layers
    • H10P32/17—Diffusion of dopants within, into or out of semiconductor bodies or layers characterised by the semiconductor material
    • H10P32/171—Diffusion of dopants within, into or out of semiconductor bodies or layers characterised by the semiconductor material being group IV material

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 短チャンネル効果を抑制し、且つ拡散層の低
抵抗化およびコンタクトの形成を容易にすること。 【解決手段】 ゲート電極４をマスクとして、拡散層よ
り浅い基板表面に結晶欠陥導入領域５を導入し、この結
晶欠陥が回復する温度以下でゲート電極４に幅広なサイ
ドウォール６を形成し、これらをマスクとして不純物を
注入する。次に、不純物活性化熱処理を行うことにより
前記結晶欠陥導入領域５に横方向に拡散させることによ
り、ゲート近傍では浅い拡散層９、それ以外の領域では
深い拡散層８を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、主として浅いｐ+
拡散層を有す微細で高集積なＣＭＯＳＬＳＩ、特にロジ
ックやメモリデバイスにおいて、短チャンネル効果が抑
制され、高性能でかつ工程数の簡略化された半導体素子
の製造方法に属する。
【０００２】
【従来の技術】近年、ＭＯＳＦＥＴの微細化に伴い短チ
ャンネル効果が問題となってくる。短チャンネル効果を
抑制するためには、ソース・ドレイン部の拡散層を浅く
することにより、ゲート電極下部への空乏層の広がりを
抑える必要がある。
【０００３】従って、浅い拡散層を形成することでこの
問題を解決することができるが、特にｐ+ 拡散層のシャ
ロー化において、Ｂイオン注入時にチャネリングを起こ
しやすいために、Ｓｉ基板深くまで注入されてしまうと
ともに、活性化熱処理時に増速拡散を招きｐ+ 拡散層を
浅く形成することが困難である。
【０００４】従来技術では、この問題を解決するため
に、特開昭６３−１５５７２０号公報に開示されている
ように、Ｂの注入時のチャネリングを抑制するために、
予めＳｉ，Ｇｅ等のイオンを注入することにより基板表
面を非晶質化し、この非晶質層にＢあるいはＢＦ2 を注
入することによりＢのチャネリングを抑えてｐ+ 拡散層
を浅く形成する方法が提案されている。
【０００５】また、特開平４−１５８５２９号公報にお
いては、イオン注入時のチャネリング抑制に関して、深
さ方向に加えて横方向へのチャネリングに対しても考慮
し、ゲート電極の側壁の下部まで予め非晶質化し、ゲー
ト電極下部への不純物の侵入を防止する方法が提案され
ている。上述した従来例では、ソース・ドレイン拡散層
をただ単に浅く形成する方法についてのみ述べている
が、現在のトレンドから将来ゲート長が０．２μｍ、ま
たはそれ以下にさらに短くなるのに伴って、接合も０．
１μｍ以下にしなければならない。したがって、実際の
デバイスに適応する場合、極めて浅い接合に対するコン
タクトの形成が困難になる等、寄生抵抗の増大がデバイ
スの高性能化を妨げる可能性がある。そこで、構造的に
は特開昭６２−１７６１６６号公報で開示され、図７に
示すように、ｐ型Ｓｉ基板２１の表面部に選択的にフィ
ールド酸化膜２１が形成されており、ソース・ドレイン
拡散層のゲート電極２４のサイドウォール２６下部の領
域のみＮ- 層２９を浅く形成し、それ以外の領域はＮ+
層３０の拡散層を深く形成し、コンタクトを形成し易く
した構造が提案されている。
【０００６】
【発明が解決しようとする課題】従来技術である特開昭
６３−１５５７２０号公報や特開平４−１５８５２９号
公報に対しては、第１の問題点は、デバイスの縮小化に
伴い、ソース・ドレイン拡散層の深さを、例えば０．１
５μｍ以下と浅く形成した場合、拡散層の抵抗が上昇
し、それによりオン電流の低下が起こるということであ
る。また、配線工程においても拡散層が極めて浅いため
に、配線金属がコンタクト部において拡散層を突き抜け
る危険性が高く、コンタクト抵抗の上昇およびリーク電
流の増大につながる。
【０００７】第２の問題点は、浅いソース・ドレイン拡
散層部の低抵抗化のため、表面のシリサイド化を試みる
場合、十分に低抵抗化されたシリサイドを形成するため
には、ある程度の厚さの高融点金属を堆積し基板表面の
シリコンと反応させなければならない。このとき、拡散
層が浅いために拡散層の高濃度の不純物領域がシリサイ
ド化反応により消費されてしまい、シリサイドと拡散層
の接触抵抗が増大する。また、熱安定性や面内均一性に
優れた十分に低抵抗化された薄膜のシリサイドを形成す
ることは非常に困難である。
【０００８】第３の問題点は、上記２つの問題点を解決
するために特開昭６２−１７６１６６号公報で開示され
ているように、図７に示した半導体装置の構造にするこ
とが有利だと考えられる。
【０００９】しかし、実際にこのような構造の半導体素
子を製造する場合、浅い接合部分も結局イオン注入によ
り不純物を導入するため、プレアモルファス化イオン注
入時、及び不純物イオン注入時に基板中に導入される結
晶欠陥による影響で増速拡散が起こり、浅い拡散層の形
成にも限界がある。さらに、製造プロセスにも問題があ
り、例えば浅い接合を備えた微細なＣＭＯＳトランジス
タを製造する場合、ゲート電極近傍のソース・ドレイン
領域を浅く形成するために、プレアモルファス化法およ
び低エネルギーイオン注入、あるいは固相拡散法などの
手段で浅い接合を形成し、さらにその後、ソース・ドレ
イン部の低抵抗化のために、ゲート電極に側壁を形成し
て、新たに比較的深いイオン注入をする必要がある。具
体的には、プレアモルファス化法を使用した場合、イオ
ン注入工程がＰ，Ｎ各導電型２回づつを併せて５回必要
となり、それに伴ってマスク工程が単純に２回増加する
他、熱処理工程も複雑化することになる。
【００１０】ＬＳＩの高速化および低消費電力化を実現
するためには、半導体素子の高性能化が必要となり、Ｍ
ＯＳ型トランジスタの微細化に伴う短チャンネル効果の
抑制のために、ソース／ドレイン拡散層の浅接合化を図
らなければならない。
【００１１】それ故に、本発明の課題は、半導体素子の
高性能化を図るための、ＭＯＳ型トランジスタの浅い拡
散層の形成技術を確立することにある。
【００１２】
【課題を解決するための手段】本発明では、前記問題点
を解決するために、半導体装置の製造方法において、半
導体基板上に、ゲート酸化膜を介してゲート電極を形成
し、このゲート電極の上からソース・ドレイン部に結晶
欠陥形成のためのイオン注入を行う。次に、ゲート電極
の両側に絶縁物によるサイドウォールを、前記結晶欠陥
が回復するような温度以下で形成する。そして、このゲ
ート電極とサイドウォールとをマスクとして、ソース・
ドレイン部にｐ型或はｎ型の不純物イオンを注入し、そ
の後の熱処理により上記絶縁膜スペーサの下部に浅い不
純物拡散領域を形成する。
【００１３】
【作用】イオン注入による拡散層の形成において、基板
中に注入されたイオンの投影飛程付近、或はこれより深
い領域に結晶欠陥（注入欠陥および格子間Ｓｉ）が生じ
るため、この欠陥の影響で活性化熱処理時に不純物が増
速拡散を起こし、浅い不純物拡散層の形成が困難にな
る。この理由としては、Ｓｉ基板中の微小な欠陥や格子
間Ｓｉは、不純物活性化および注入ダメージの回復のた
めの熱処理時に、非常に活発に動き、その速度も速く、
且つこれらの欠陥はＢと結合しながら拡散していくた
め、Ｂの拡散速度が増長され拡散層が深く形成されてし
まうと考えられている。
【００１４】そこで本発明では、この現象を利用し、Ｂ
の横方向への拡散を促進することで、ゲート電極から離
れた領域に注入した不純物を横方向、且つ表面近傍のみ
に拡散させることにより、浅い拡散層を形成させるもの
である。Ｓｉを注入し結晶欠陥導入領域を形成する時に
は、シリコン基板表面が非晶質化しない程度のドーズ量
にしなければならない。この様な現象を用いる事で不純
物を横方向に拡散することが可能となる。
【００１５】
【発明の実施の形態】本発明の半導体装置の製造方法の
一実施の形態例を図１（ａ）乃至図１（ｄ）を用いて説
明する。半導体装置の製造方法は、図１（ａ）に示すよ
うに、シリコン基板１の表面に、選択的にフィールド酸
化膜２を形成した後、この基板の素子形成領域の表面に
ゲート酸化膜３および、ノンドープのポリシリコンから
なるゲート電極４を形成した一般的なＭＯＳ型構造を示
し、このゲート電極をマスクとして、Ｓｉを１０ｋｅＶ
以下の低エネルギーで、基板が非晶質化するドーズ量以
下（１Ｅ１３〜５Ｅ１４ｃｍ-2）でイオン注入を行い、
基板表面から２０〜５０ｎｍの深さまでの領域に結晶欠
陥導入領域（結晶欠陥導入層）５を形成する。
【００１６】次に、図１（ｂ）では、シリコン基板１上
に酸化膜を堆積し異方性エッングを行い、ゲート電極４
にサイドウォール６を形成したものを示す。ここで、こ
の酸化膜は、常圧ＣＶＤまたはプラズマＣＶＤなどの比
較的低温で形成できる酸化膜を用いる。これは、イオン
注入により形成した結晶欠陥が回復する温度以下（２０
０℃〜４５０℃）にしなければならない。また、このサ
イドウォールの幅は５０ｎｍ〜２００ｎｍとし、比較的
幅を広く形成する。
【００１７】次に、図１（ｃ）に示すように、ゲート電
極とサイドウォールをマスクとして、ＢＦ2 を１０〜２
０ｋｅＶで１Ｅ１５〜３Ｅ１５ｃｍ-2注入し、不純物イ
オン注入領域７を形成する。
【００１８】次に、注入ダメージの回復および不純物の
活性化のために、炉アニールで７００〜８００℃、３０
分程度行うと、図１（ｄ）に示すように、サイドウォー
ル下部の結晶欠陥導入領域５では、不純物の拡散が促進
されるため、高濃度イオン注入領域７から拡散してきた
不純物が、サイドウォール下部においては浅い拡散層９
が形成され、それ以外の領域には比較的深い拡散層８が
形成される。また、この時のアニールはＲＴＡによって
行っても構わない。
【００１９】第２の実施の形態例は、第１の実施の形態
例と同じ様にＭＯＳ型構造を形成した後、図２（ａ）に
示す比較的幅広のサイドウォール６を形成し、これをマ
スクとしてＢあるいはＢＦ2 の高濃度イオン注入を行
う。次に図２（ｂ）に示す様にサイドウォール６をエッ
チング除去し、ゲート電極４のみを残すようにする。次
に図２（ｃ）に示すように、このゲート電極をマスクと
してＳｉあるいはＧｅのイオン注入を行うかあるいは、
プラズマ中にこの試料を導入し、プラズマダメージを表
面部に導入することにより、拡散層表面に結晶欠陥導入
領域５を導入する。続いて、熱処理を行い注入ダメージ
の回復および不純物の活性化を行うと同時に、ゲート電
極近傍の結晶欠陥が導入された領域に、Ｂを横方向に増
速拡散させる。これにより図２（ｄ）に示すような、浅
い拡散層９が形成され、それ以外の領域には比較的深い
拡散層８が形成され、ダブルドレイン構造のｐＭＯＳト
ランジスタが形成される。
【００２０】本発明の第３の実施の形態例を図３を用い
て説明する。図３（ａ）は第２の実施例と同じくゲート
電極４に幅広のサイドウォール６を設けて、不純物イオ
ン注入を行い不純物イオン注入領域７を形成する。次
に、図２（ｂ）に示すように、ゲート電極４とサイドウ
ォール６をマスクとしてＳｉ基板１へのダメージの導入
方法として、例えばＳｉをイオン注入し、サイドウォー
ル下部の基板表面付近に結晶欠陥導入領域５を形成す
る。次に、結晶欠陥の回復および不純物の活性化のため
に、前述した条件で熱処理することにより、サイドウォ
ール６下部では結晶欠陥導入領域７によりＢの横方向へ
の拡散が増長されるため、浅い拡散層９が得られ、それ
以外の領域では深さ方向に拡散するため、図３（ｃ）に
示すような構造が得られる。
【００２１】第４の実施例を図４を用いて説明する。図
４（ａ）では、ゲート電極４およびサイドウォール６を
形成した後、イオン注入、プラズマドーピング、固相拡
散法或は気相拡散法により活性化されたｐ+ の不純物拡
散層１０を形成する。次に、図４（ｂ）に示すように、
サイドウォール６下部の浅い領域に結晶欠陥導入領域５
を導入するために、Ｓｉを直接注入するか、またはＧｅ
などのイオンで表面を非晶質化し、そこから掃き出され
る格子間Ｓｉ導入するか、或はプラズマ雰囲気中にさら
して、ダメージを導入する等、シリコン基板の浅い領域
に欠陥が発生するならどのような方法でも構わないが、
結晶欠陥導入領域（結晶欠陥導入層）５を形成する。次
に、結晶のダメージの回復および拡散層中の不純物を拡
散させるための熱処理を、炉アニールにより７００〜８
００℃で行うことにより、結晶欠陥によりＢの拡散が増
速されることによりサイドウォール６下部に浅い拡散層
９が形成され、図４（ｃ）に示すようなダブルドレイン
構造が形成される。本実施例の特徴は、前記３つの実施
例で示した場合の、イオン注入された不純物の活性化熱
処理と同時に、結晶欠陥による異方性の拡散を起こさせ
ていた方法と違い、既に活性化されて接合を有する拡散
層に対しても、結晶欠陥を導入することにより前記３つ
の実施例と同じ様にＢの横方向への拡散を増長できると
いうことである。
【００２２】第５の実施の形態例を図５を用いて説明す
る。図５（ａ）では、ゲート電極４、ゲート酸化膜３、
サイドウォール６を形成後、露出したシリコン基板１上
に選択的にｐ+ のエピＳｉ、多結晶Ｓｉ或はアモルファ
スＳｉを堆積した層（ｐ+ シリコン膜）１１を形成す
る。この層１１はドーピングされたＳｉ、或はノンドー
プのＳｉに不純物を導入したものでも、どちらでも構わ
ない。この構造では、サイドウォール６下部に不純物が
存在しないために、オフセットトランジスタとなり、オ
ン電流の減少が起こる。また、熱拡散により不純物を押
し込むと、横方向にも拡散するのは良いが、深さ方向へ
の拡散も起こって接合が深くなり、短チャンネル効果が
抑制できない。したがって、図５（ｂ）のようにサイド
ウォール６下部に不純物の増速拡散の源となる結晶欠陥
導入領域５を導入することにより、その後の熱処理で不
純物がこの結晶欠陥に抑制されて異方的に拡散を起こ
し、横方向へも広がるため、図５（ｃ）に示すようにサ
イドウォール６下部には浅い拡散層９が得られる。
【００２３】図６は、Ｓｉ+ のドーズ量とＢの拡散距離
との関係を示したものである。図６においては接合深さ
０．１５μｍのｐ+ ／ｎ拡散層に、Ｓｉ+ を１２０ｋｅ
Ｖでそれぞれドーズを変えて注入し、炉アニールを８０
０℃、１０分行ったときの、Ｂの拡散長のＳｉドーズ依
存性を示すものである。図６に示したように、注入する
Ｓｉ+ のドーズ量を増やすと拡散長は増大するが、シリ
コン基板表面を完全に非晶質化すると、かえってこの領
域に存在するＢの拡散は小さくなる。
【００２４】したがって、Ｓｉを注入しこれらの結晶欠
陥導入領域５を形成する時には、基板表面が非晶質化し
ない程度のドーズ量にしなければならない。この様な現
象を用いる事で、不純物を横方向に拡散することが可能
となる。また、Ｓｉの代りにＧｅ，Ｎ，Ｆ，Ｓｂ，Ｉｎ
などでも同様の効果が得られる。
【００２５】
【発明の効果】以上のような半導体装置の製造方法で作
製したトランジスタは、ゲート近傍の拡散層が浅いため
短チャンネル効果が抑制され、またコンタクト形成領域
には深い拡散層が形成されるため、配線金属の拡散層突
き抜け、および拡散層の層抵抗の上昇が防止でき、シリ
サイド形成も容易となる。
【００２６】さらに、ゲートポリシリ中への不純物導入
も深い拡散層の形成と同時に行えることにより、ゲート
電極の空乏化によるオン電流の低下が防止でき、高性能
の表面チャンネル型ＭＯＳトランジスタが作製される。
【００２７】また、前記浅い拡散層とコンタクト形成領
域の深い拡散層（ダブルドレイン構造）およびゲート電
極への不純物導入を、一度のイオン注入に同時に形成で
きることにより、製造工程の短縮化、および製造プロセ
スの単純化が図れる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法としてダブルド
レイン構造のＭＯＳトランジスタの製造方法の第１の実
施の形態例を示す工程断面図である。
【図２】本発明の半導体装置の製造方法として第２の実
施の形態例を示す工程断面図である。
【図３】本発明の半導体装置の製造方法として第３の実
施の形態例を示す工程断面図である。
【図４】本発明の半導体装置の製造方法として第４の実
施の形態例を示す工程断面図である。
【図５】本発明の半導体装置の製造方法として第５の実
施の形態例を示す工程断面図である。
【図６】Ｓｉのドーズ量とＢの拡散距離の関係を示した
ものである。
【図７】従来例の半導体装置の構造を示す断面図を示す
ものである。
【符号の説明】
１ シリコン基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５ 結晶欠陥導入領域 ６ サイドウォール ７ 不純物イオン注入領域 ８ 深い拡散層 ９ 浅い拡散層 １０ 不純物拡散層 １１ ｐ+ シリコン膜 ２１ ｐ型Ｓｉ基板 ２２ フィールド酸化膜 ２４ ゲート電極 ２６ サイドウォール ２９ Ｎ- 層 ３０ Ｎ+ 層

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上にゲート酸化膜を介してゲ
    ート電極を形成し、該ゲート電極をマスクとしてソース
    ・ドレイン部に拡散層深さより浅い領域に結晶欠陥の導
    入を行うことを特徴とする半導体装置の製造方法。
  2. 【請求項２】 請求項１記載の半導体装置の製造方法に
    おいて、前記ゲート電極の両側に、絶縁物からなる幅広
    なサイドウォールを、前記結晶欠陥が回復する温度以下
    で形成することを特徴とする半導体装置の製造方法。
  3. 【請求項３】 請求項１記載の半導体装置の製造方法に
    おいて、導入した結晶欠陥及び、拡散層を形成するｐ型
    或はｎ型の不純物が導入された半導体基板を熱処理する
    ことにより、不純物の活性化及び拡散させて、浅い接合
    を形成することを特徴とする半導体装置の製造方法。
  4. 【請求項４】 請求項１記載の半導体装置の製造方法に
    おいて、前記結晶欠陥の導入をイオン注入法、プラズマ
    雰囲気中に入れる等の方法によって行うことを特徴とす
    る半導体装置の製造方法。
  5. 【請求項５】 請求項３記載の半導体装置の製造方法に
    おいて、前記半導体基板の熱処理は７００〜８００℃の
    炉アニール、または、同条件でアニールした後ＲＴＡに
    より１０００℃で短時間アニールすることを特徴とする
    半導体装置の製造方法。
JP7292614A 1995-11-10 1995-11-10 半導体装置の製造方法 Expired - Fee Related JP2848439B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP7292614A JP2848439B2 (ja) 1995-11-10 1995-11-10 半導体装置の製造方法
US08/746,486 US5915196A (en) 1995-11-10 1996-11-12 Method of forming shallow diffusion layers in a semiconductor substrate in the vicinity of a gate electrode

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7292614A JP2848439B2 (ja) 1995-11-10 1995-11-10 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPH09135025A true JPH09135025A (ja) 1997-05-20
JP2848439B2 JP2848439B2 (ja) 1999-01-20

Family

ID=17784085

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7292614A Expired - Fee Related JP2848439B2 (ja) 1995-11-10 1995-11-10 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US5915196A (ja)
JP (1) JP2848439B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002510861A (ja) * 1998-03-30 2002-04-09 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 横方向の拡散を強化するためにサブアモルファスのティルト角の大きい注入を用いる、チャネル長が減じられたライトリー・ドープト・ドレイン・トランジスタ
CN1130757C (zh) * 1997-12-03 2003-12-10 恩益禧电子股份有限公司 使用离子注入制造半导体器件的方法
US8084338B2 (en) 2003-06-20 2011-12-27 Fujitsu Semiconductor Limited Semiconductor device and manufacturing method thereof

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6306763B1 (en) * 1997-07-18 2001-10-23 Advanced Micro Devices, Inc. Enhanced salicidation technique
US6037204A (en) * 1998-08-07 2000-03-14 Taiwan Semiconductor Manufacturing Company Silicon and arsenic double implanted pre-amorphization process for salicide technology
US6265291B1 (en) 1999-01-04 2001-07-24 Advanced Micro Devices, Inc. Circuit fabrication method which optimizes source/drain contact resistance
US6184097B1 (en) * 1999-02-22 2001-02-06 Advanced Micro Devices, Inc. Process for forming ultra-shallow source/drain extensions
US6265293B1 (en) * 1999-08-27 2001-07-24 Advanced Micro Devices, Inc. CMOS transistors fabricated in optimized RTA scheme
US6372589B1 (en) 2000-04-19 2002-04-16 Advanced Micro Devices, Inc. Method of forming ultra-shallow source/drain extension by impurity diffusion from doped dielectric spacer
US6399450B1 (en) 2000-07-05 2002-06-04 Advanced Micro Devices, Inc. Low thermal budget process for manufacturing MOS transistors having elevated source and drain regions
US6630386B1 (en) 2000-07-18 2003-10-07 Advanced Micro Devices, Inc CMOS manufacturing process with self-amorphized source/drain junctions and extensions
US6521502B1 (en) 2000-08-07 2003-02-18 Advanced Micro Devices, Inc. Solid phase epitaxy activation process for source/drain junction extensions and halo regions
US6472282B1 (en) 2000-08-15 2002-10-29 Advanced Micro Devices, Inc. Self-amorphized regions for transistors
US6403434B1 (en) 2001-02-09 2002-06-11 Advanced Micro Devices, Inc. Process for manufacturing MOS transistors having elevated source and drain regions and a high-k gate dielectric
US6756277B1 (en) 2001-02-09 2004-06-29 Advanced Micro Devices, Inc. Replacement gate process for transistors having elevated source and drain regions
US6787424B1 (en) 2001-02-09 2004-09-07 Advanced Micro Devices, Inc. Fully depleted SOI transistor with elevated source and drain
US6495437B1 (en) 2001-02-09 2002-12-17 Advanced Micro Devices, Inc. Low temperature process to locally form high-k gate dielectrics
US6551885B1 (en) 2001-02-09 2003-04-22 Advanced Micro Devices, Inc. Low temperature process for a thin film transistor
US7045073B2 (en) * 2002-12-18 2006-05-16 Intel Corporation Pre-etch implantation damage for the removal of thin film layers
EP1596427A4 (en) * 2003-02-19 2009-06-10 Panasonic Corp PROCESS FOR INTRODUCING CONTAMINATION
US6800887B1 (en) * 2003-03-31 2004-10-05 Intel Corporation Nitrogen controlled growth of dislocation loop in stress enhanced transistor
US6905923B1 (en) 2003-07-15 2005-06-14 Advanced Micro Devices, Inc. Offset spacer process for forming N-type transistors
CN100454491C (zh) * 2003-10-09 2009-01-21 松下电器产业株式会社 制作结的方法以及采用该方法形成的已加工材料
US7312125B1 (en) 2004-02-05 2007-12-25 Advanced Micro Devices, Inc. Fully depleted strained semiconductor on insulator transistor and method of making the same
CN1993806A (zh) * 2004-06-04 2007-07-04 松下电器产业株式会社 引入杂质的方法
US7595248B2 (en) * 2005-12-01 2009-09-29 Intel Corporation Angled implantation for removal of thin film layers
US20080075880A1 (en) * 2006-09-26 2008-03-27 Anthony Renau Non-doping implantation process utilizing a plasma ion implantation system
US7943527B2 (en) * 2008-05-30 2011-05-17 The Board Of Trustees Of The University Of Illinois Surface preparation for thin film growth by enhanced nucleation
US11362221B2 (en) * 2017-02-06 2022-06-14 Alliance For Sustainable Energy, Llc Doped passivated contacts

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0513430A (ja) * 1991-07-04 1993-01-22 Nippondenso Co Ltd 半導体素子およびその製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2627855A1 (de) * 1976-06-22 1977-12-29 Siemens Ag Halbleiterbauelement mit wenigstens zwei, einen pn-uebergang bildenden zonen unterschiedlichen leitungstyps sowie verfahren zu dessen herstellung
US4584026A (en) * 1984-07-25 1986-04-22 Rca Corporation Ion-implantation of phosphorus, arsenic or boron by pre-amorphizing with fluorine ions
JPH01196818A (ja) * 1988-02-02 1989-08-08 Fujitsu Ltd 半導体装置の製造方法
JP2773957B2 (ja) * 1989-09-08 1998-07-09 富士通株式会社 半導体装置の製造方法
JPH0689870A (ja) * 1991-01-10 1994-03-29 Oki Electric Ind Co Ltd 半導体素子の製造方法
JPH0689869A (ja) * 1991-01-10 1994-03-29 Oki Electric Ind Co Ltd 半導体素子の製造方法
JPH05190848A (ja) * 1992-01-14 1993-07-30 Oki Electric Ind Co Ltd Ｍｏｓｆｅｔの製造方法
JPH0629315A (ja) * 1992-07-10 1994-02-04 Seiko Epson Corp 半導体装置及び半導体装置の製造方法
JPH0677247A (ja) * 1992-08-25 1994-03-18 Kawasaki Steel Corp 半導体装置の形成方法
US5395773A (en) * 1994-03-31 1995-03-07 Vlsi Technology, Inc. MOSFET with gate-penetrating halo implant
KR0144493B1 (ko) * 1995-05-22 1998-08-17 김주용 불순물 접합 영역 형성방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0513430A (ja) * 1991-07-04 1993-01-22 Nippondenso Co Ltd 半導体素子およびその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1130757C (zh) * 1997-12-03 2003-12-10 恩益禧电子股份有限公司 使用离子注入制造半导体器件的方法
JP2002510861A (ja) * 1998-03-30 2002-04-09 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 横方向の拡散を強化するためにサブアモルファスのティルト角の大きい注入を用いる、チャネル長が減じられたライトリー・ドープト・ドレイン・トランジスタ
US8084338B2 (en) 2003-06-20 2011-12-27 Fujitsu Semiconductor Limited Semiconductor device and manufacturing method thereof

Also Published As

Publication number Publication date
US5915196A (en) 1999-06-22
JP2848439B2 (ja) 1999-01-20

Similar Documents

Publication Publication Date Title
JP2848439B2 (ja) 半導体装置の製造方法
JP3443355B2 (ja) 半導体装置の製造方法
KR100713680B1 (ko) 반도체 장치 및 그 제조 방법
JP5235486B2 (ja) 半導体装置
JPH06268165A (ja) 半導体トランジスタの製造方法およびその構造
KR20010025030A (ko) 반도체 디바이스 제조 방법
KR100574172B1 (ko) 반도체 소자의 제조방법
JPH0645343A (ja) ボロシリケイトガラススペーサを有する半導体装置及びその製造方法
US7429771B2 (en) Semiconductor device having halo implanting regions
JPH05267327A (ja) Ｍｉｓｆｅｔ及びその製造方法
JPH09199720A (ja) Ｍｏｓ型半導体装置とその製造方法
JPH07283400A (ja) 半導体装置及びその製造方法
JP4186247B2 (ja) 半導体装置の製造方法および導電性シリコン膜の形成方法
JP3574613B2 (ja) 半導体装置の製造方法
JPH0519979B2 (ja)
JPH09306862A (ja) 半導体装置の製造方法
JP3166911B2 (ja) 半導体装置の製造方法
JP3523627B2 (ja) 半導体装置及びその製造方法
JP3244066B2 (ja) 半導体装置の製造方法
JPH08274324A (ja) 半導体装置及び半導体装置の製造方法
CN101777496B (zh) nMOS晶体管的制造方法
JPH0964361A (ja) 半導体装置の製造方法
JP2000012836A (ja) 半導体装置および半導体装置の製造方法
JPH07249761A (ja) 半導体装置の製造方法及び半導体装置
JP3108927B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19981007

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071106

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081106

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081106

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091106

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091106

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101106

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101106

Year of fee payment: 12

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101106

Year of fee payment: 12

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111106

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111106

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121106

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121106

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131106

Year of fee payment: 15

LAPS Cancellation because of no payment of annual fees