JPH11111991A - 薄膜トランジスタ及び薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタ及び薄膜トランジスタの製造方法Info
- Publication number
- JPH11111991A JPH11111991A JP9266707A JP26670797A JPH11111991A JP H11111991 A JPH11111991 A JP H11111991A JP 9266707 A JP9266707 A JP 9266707A JP 26670797 A JP26670797 A JP 26670797A JP H11111991 A JPH11111991 A JP H11111991A
- Authority
- JP
- Japan
- Prior art keywords
- film
- gate electrode
- silicon
- silicon oxide
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0312—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes
- H10D30/0316—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes of lateral bottom-gate TFTs comprising only a single gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
- H10D30/6739—Conductor-insulator-semiconductor electrodes
Landscapes
- Thin Film Transistor (AREA)
- Liquid Crystal (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【課題】 薄膜トランジスタのゲート絶縁膜の耐圧を向
上する。 【解決手段】 透明基板２１上に断面が透明基板２１側
で広がる台形状を成すゲート電極２２が配置される。ゲ
ート電極２２を被って膜厚Ｔ1が４００Åの窒化シリコ
ン膜２３が積層され、この窒化シリコン膜２３上に、膜
厚Ｔ2が１２００Åの酸化シリコン膜２４が積層され
る。窒化シリコン膜２３及び酸化シリコン膜２４からな
るゲート絶縁膜上に活性領域となる多結晶シリコン膜２
５が積層される。
上する。 【解決手段】 透明基板２１上に断面が透明基板２１側
で広がる台形状を成すゲート電極２２が配置される。ゲ
ート電極２２を被って膜厚Ｔ1が４００Åの窒化シリコ
ン膜２３が積層され、この窒化シリコン膜２３上に、膜
厚Ｔ2が１２００Åの酸化シリコン膜２４が積層され
る。窒化シリコン膜２３及び酸化シリコン膜２４からな
るゲート絶縁膜上に活性領域となる多結晶シリコン膜２
５が積層される。
Description
【０００１】
【発明の属する技術分野】本発明は、アクティブマトリ
クス方式の表示パネルの画素表示用スイッチング素子に
適したボトムゲート型の薄膜トランジスタに関する。
クス方式の表示パネルの画素表示用スイッチング素子に
適したボトムゲート型の薄膜トランジスタに関する。
【０００２】
【従来の技術】図４は、ボトムゲート型の薄膜トランジ
スタの構造を示す断面図である。絶縁性の透明基板１の
表面に、タングステンやクロム等の高融点金属からなる
ゲート電極２が配置される。このゲート電極２は、両端
部が透明基板１側で広くなるテーパー形状を成す。ゲー
ト電極２が配置された透明基板１上には、窒化シリコン
膜３を介して酸化シリコン膜４が積層される。窒化シリ
コン膜３は、透明基板１に含まれる不純物が後述する活
性領域に浸入するのを阻止し、酸化シリコン膜４は、ゲ
ート絶縁膜として働く。酸化シリコン膜４上には、ゲー
ト電極２を横断して多結晶シリコン膜５が積層される。
この多結晶シリコン膜５が、薄膜トランジスタの活性領
域となる。
スタの構造を示す断面図である。絶縁性の透明基板１の
表面に、タングステンやクロム等の高融点金属からなる
ゲート電極２が配置される。このゲート電極２は、両端
部が透明基板１側で広くなるテーパー形状を成す。ゲー
ト電極２が配置された透明基板１上には、窒化シリコン
膜３を介して酸化シリコン膜４が積層される。窒化シリ
コン膜３は、透明基板１に含まれる不純物が後述する活
性領域に浸入するのを阻止し、酸化シリコン膜４は、ゲ
ート絶縁膜として働く。酸化シリコン膜４上には、ゲー
ト電極２を横断して多結晶シリコン膜５が積層される。
この多結晶シリコン膜５が、薄膜トランジスタの活性領
域となる。
【０００３】多結晶シリコン膜５上には、酸化シリコン
等の絶縁材料からなるストッパ６が配置される。このス
トッパ６に被われた多結晶シリコン膜５がチャネル領域
５ｃとなり、その他の多結晶シリコン膜５がソース領域
５ｓ及びドレイン領域５ｄとなる。ストッパ６が形成さ
れた多結晶シリコン膜５上には、酸化シリコン膜７及び
窒化シリコン膜８が積層される。この酸化シリコン膜７
及び窒化シリコン膜８は、ソース領域５ｓ及びドレイン
領域５ｄを含む多結晶シリコン膜５を保護する層間絶縁
膜となる。
等の絶縁材料からなるストッパ６が配置される。このス
トッパ６に被われた多結晶シリコン膜５がチャネル領域
５ｃとなり、その他の多結晶シリコン膜５がソース領域
５ｓ及びドレイン領域５ｄとなる。ストッパ６が形成さ
れた多結晶シリコン膜５上には、酸化シリコン膜７及び
窒化シリコン膜８が積層される。この酸化シリコン膜７
及び窒化シリコン膜８は、ソース領域５ｓ及びドレイン
領域５ｄを含む多結晶シリコン膜５を保護する層間絶縁
膜となる。
【０００４】ソース領域５ｓ及びドレイン領域５ｄ上の
酸化シリコン膜７及び窒化シリコン膜８の所定箇所に
は、コンタクトホール９が形成される。このコンタクト
ホール９部分に、ソース領域５ｓ及びドレイン領域５ｄ
に接続されるソース電極１０ｓ及びドレイン電極１０ｄ
が配置される。ソース電極１０ｓ及びドレイン電極１０
ｄが配置された窒化シリコン膜８上には、可視光に対し
て透明なアクリル樹脂層１１が積層される。このアクリ
ル樹脂層１１は、ゲート電極２やストッパ６により生じ
る凹凸を埋めて表面を平坦化する。
酸化シリコン膜７及び窒化シリコン膜８の所定箇所に
は、コンタクトホール９が形成される。このコンタクト
ホール９部分に、ソース領域５ｓ及びドレイン領域５ｄ
に接続されるソース電極１０ｓ及びドレイン電極１０ｄ
が配置される。ソース電極１０ｓ及びドレイン電極１０
ｄが配置された窒化シリコン膜８上には、可視光に対し
て透明なアクリル樹脂層１１が積層される。このアクリ
ル樹脂層１１は、ゲート電極２やストッパ６により生じ
る凹凸を埋めて表面を平坦化する。
【０００５】ソース電極１０ｓ上のアクリル樹脂層１１
には、コンタクトホール１２が形成される。そして、こ
のコンタクトホール１２を通してソース電極１０ｓに接
続されるＩＴＯ（酸化インジウムすず）等からなる透明
電極１３が、アクリル樹脂層１１上に広がるように配置
される。この透明電極１３が、液晶表示パネルの表示電
極を構成する。
には、コンタクトホール１２が形成される。そして、こ
のコンタクトホール１２を通してソース電極１０ｓに接
続されるＩＴＯ（酸化インジウムすず）等からなる透明
電極１３が、アクリル樹脂層１１上に広がるように配置
される。この透明電極１３が、液晶表示パネルの表示電
極を構成する。
【０００６】以上の薄膜トランジスタは、表示電極と共
に透明基板１上に複数個が行列配置され、ゲート電極２
に印加される走査制御信号に応答して、ドレイン電極１
０ｄに供給される映像情報を表示電極にそれぞれ印加す
る。ところで、多結晶シリコン膜５は、薄膜トランジス
タの活性領域として機能するように、結晶粒径が十分な
大きさに形成される。多結晶シリコン膜５の結晶粒径を
大きく形成する方法としては、エキシマレーザーを用い
たレーザーアニール法が知られている。このレーザーア
ニール法は、ゲート絶縁膜となる酸化シリコン膜４上に
非晶質状態のシリコンを積層し、そのシリコンにエキシ
マレーザーを照射してシリコンを一旦融解させることに
より、シリコンを結晶化させるものである。このような
レーザーアニール法を用いれば、透明基板１の温度を高
くする必要がないため、透明基板１として融点の低いガ
ラス基板を採用できるようになる。
に透明基板１上に複数個が行列配置され、ゲート電極２
に印加される走査制御信号に応答して、ドレイン電極１
０ｄに供給される映像情報を表示電極にそれぞれ印加す
る。ところで、多結晶シリコン膜５は、薄膜トランジス
タの活性領域として機能するように、結晶粒径が十分な
大きさに形成される。多結晶シリコン膜５の結晶粒径を
大きく形成する方法としては、エキシマレーザーを用い
たレーザーアニール法が知られている。このレーザーア
ニール法は、ゲート絶縁膜となる酸化シリコン膜４上に
非晶質状態のシリコンを積層し、そのシリコンにエキシ
マレーザーを照射してシリコンを一旦融解させることに
より、シリコンを結晶化させるものである。このような
レーザーアニール法を用いれば、透明基板１の温度を高
くする必要がないため、透明基板１として融点の低いガ
ラス基板を採用できるようになる。
【０００７】
【発明が解決しようとする課題】ゲート絶縁膜となる酸
化シリコン膜４は、ゲート電極２によって生じる段差を
跨るようにして積層される。このとき、ゲート電極２
は、側壁が透明基板１の表面と鋭角に交差するように断
面が台形状に形成されているものの、この段差部分にお
いてゲート絶縁膜の絶縁不良が生じ易くなっている。即
ち、プラズマＣＶＤ法により形成される酸化シリコン膜
４については、高温の熱酸化処理によって形成される酸
化シリコン膜に比べて膜質が粗なため、僅かな屈曲部で
も耐圧を保てなくなるおそれがある。このため、ゲート
電極２と活性領域である多結晶シリコン膜５との間で電
流リークが生じ、動作特性の劣化を招いたり、極端な場
合には動作不能になるという問題を有している。
化シリコン膜４は、ゲート電極２によって生じる段差を
跨るようにして積層される。このとき、ゲート電極２
は、側壁が透明基板１の表面と鋭角に交差するように断
面が台形状に形成されているものの、この段差部分にお
いてゲート絶縁膜の絶縁不良が生じ易くなっている。即
ち、プラズマＣＶＤ法により形成される酸化シリコン膜
４については、高温の熱酸化処理によって形成される酸
化シリコン膜に比べて膜質が粗なため、僅かな屈曲部で
も耐圧を保てなくなるおそれがある。このため、ゲート
電極２と活性領域である多結晶シリコン膜５との間で電
流リークが生じ、動作特性の劣化を招いたり、極端な場
合には動作不能になるという問題を有している。
【０００８】そこで本発明は、ゲート絶縁膜で絶縁不良
が生じないようにすることを目的とする。
が生じないようにすることを目的とする。
【０００９】
【課題を解決するための手段】本発明の薄膜トランジス
タは、基板と、前記基板の一主面上に配置されるゲート
電極と、前記基板上に前記ゲート電極を被って積層され
るゲート絶縁膜と、前記ゲート電極を跨って前記ゲート
絶縁膜上に積層される半導体膜と、前記半導体膜上に積
層される層間絶縁膜と、を備え、前記ゲート電極は、前
記基板に接する側で幅を広くすると共に、前記ゲート絶
縁膜は、少なくとも１２００Åの膜厚を有する酸化シリ
コン膜からなることを特徴としている。
タは、基板と、前記基板の一主面上に配置されるゲート
電極と、前記基板上に前記ゲート電極を被って積層され
るゲート絶縁膜と、前記ゲート電極を跨って前記ゲート
絶縁膜上に積層される半導体膜と、前記半導体膜上に積
層される層間絶縁膜と、を備え、前記ゲート電極は、前
記基板に接する側で幅を広くすると共に、前記ゲート絶
縁膜は、少なくとも１２００Åの膜厚を有する酸化シリ
コン膜からなることを特徴としている。
【００１０】そして、本発明の薄膜トランジスタの製造
方法は、基板の一主面上にゲート電極を形成する第１の
工程と、前記基板上に前記ゲート電極を被ってゲート絶
縁膜を積層する第２の工程と、前記ゲート絶縁膜上に前
記ゲート電極を跨って半導体膜を積層する第３の工程
と、前記半導体膜上に層間絶縁膜を積層する第４の工程
と、を含み、前記第１の工程は、前記ゲート電極を前記
基板側で幅を広く形成すると共に、前記第２の工程は、
酸化シリコン膜を少なくとも１２００Åの膜厚に積層す
ることを特徴としている。
方法は、基板の一主面上にゲート電極を形成する第１の
工程と、前記基板上に前記ゲート電極を被ってゲート絶
縁膜を積層する第２の工程と、前記ゲート絶縁膜上に前
記ゲート電極を跨って半導体膜を積層する第３の工程
と、前記半導体膜上に層間絶縁膜を積層する第４の工程
と、を含み、前記第１の工程は、前記ゲート電極を前記
基板側で幅を広く形成すると共に、前記第２の工程は、
酸化シリコン膜を少なくとも１２００Åの膜厚に積層す
ることを特徴としている。
【００１１】本発明によれば、ゲート絶縁膜を構成する
酸化シリコン膜を１２００Å以上の膜厚としたことによ
り、ゲート電極による段差が完全に被覆され、ゲート絶
縁膜の絶縁不良を低減することができる。
酸化シリコン膜を１２００Å以上の膜厚としたことによ
り、ゲート電極による段差が完全に被覆され、ゲート絶
縁膜の絶縁不良を低減することができる。
【００１２】
【発明の実施の形態】図１は、本発明の薄膜トランジス
タの構造を示す断面図である。透明基板２１の表面にゲ
ート電極２２が配置される。このゲート電極２２は、断
面が透明基板２１側で広くなる台形状を成し、トランジ
スタの形成領域を横切るように延在される。ここで、ゲ
ート電極２１の断面形状は、側壁と底面（透明基板２１
の表面）との交差角度が２０°以下であり、膜厚が１０
００Å程度が好ましい。ゲート電極２２が配置された透
明基板２１上には、ゲート電極２２を被うようにして窒
化シリコン膜２３が、所定の膜厚（Ｔ1≧４００Å）に
積層される。この窒化シリコン膜２３は、透明基板２１
からの不純物イオンの析出を阻止するものであり、実験
によれば、４００Åの膜厚で十分に機能することが確認
された。そして、窒化シリコン膜２３上には、酸化シリ
コン膜２４が、所定の膜厚（Ｔ2≧１２００Å）に積層
される。これらの窒化シリコン膜２３及び酸化シリコン
膜２４によりゲート絶縁膜が構成される。
タの構造を示す断面図である。透明基板２１の表面にゲ
ート電極２２が配置される。このゲート電極２２は、断
面が透明基板２１側で広くなる台形状を成し、トランジ
スタの形成領域を横切るように延在される。ここで、ゲ
ート電極２１の断面形状は、側壁と底面（透明基板２１
の表面）との交差角度が２０°以下であり、膜厚が１０
００Å程度が好ましい。ゲート電極２２が配置された透
明基板２１上には、ゲート電極２２を被うようにして窒
化シリコン膜２３が、所定の膜厚（Ｔ1≧４００Å）に
積層される。この窒化シリコン膜２３は、透明基板２１
からの不純物イオンの析出を阻止するものであり、実験
によれば、４００Åの膜厚で十分に機能することが確認
された。そして、窒化シリコン膜２３上には、酸化シリ
コン膜２４が、所定の膜厚（Ｔ2≧１２００Å）に積層
される。これらの窒化シリコン膜２３及び酸化シリコン
膜２４によりゲート絶縁膜が構成される。
【００１３】窒化シリコン膜２３及び酸化シリコン膜２
４からなるゲート絶縁膜上には、ゲート電極２１に重な
るようにして、活性領域となる半導体膜としての多結晶
シリコン膜２５が積層される。この多結晶シリコン膜２
５は、ゲート電極２２を跨ぐようにして、島状に形成さ
れる。そして、多結晶シリコン膜２５上には、酸化シリ
コンからなるストッパ２６が配置される。このストッパ
２６に被われた多結晶シリコン膜２５がチャネル領域２
５ｃとなり、その他の多結晶シリコン膜２５がソース領
域２５ｓ及びドレイン領域２５ｄとなる。ストッパ２６
が形成された多結晶シリコン膜２５上には、酸化シリコ
ン膜２７及び窒化シリコン膜２８の２層からなる層間絶
縁膜が積層される。酸化シリコン膜２７は、多結晶シリ
コン膜２５と窒化シリコン膜２８との接触を防止し、窒
化シリコン膜２８は、製造過程において、多結晶シリコ
ン膜２５に対して水素イオンを供給する。
４からなるゲート絶縁膜上には、ゲート電極２１に重な
るようにして、活性領域となる半導体膜としての多結晶
シリコン膜２５が積層される。この多結晶シリコン膜２
５は、ゲート電極２２を跨ぐようにして、島状に形成さ
れる。そして、多結晶シリコン膜２５上には、酸化シリ
コンからなるストッパ２６が配置される。このストッパ
２６に被われた多結晶シリコン膜２５がチャネル領域２
５ｃとなり、その他の多結晶シリコン膜２５がソース領
域２５ｓ及びドレイン領域２５ｄとなる。ストッパ２６
が形成された多結晶シリコン膜２５上には、酸化シリコ
ン膜２７及び窒化シリコン膜２８の２層からなる層間絶
縁膜が積層される。酸化シリコン膜２７は、多結晶シリ
コン膜２５と窒化シリコン膜２８との接触を防止し、窒
化シリコン膜２８は、製造過程において、多結晶シリコ
ン膜２５に対して水素イオンを供給する。
【００１４】層間絶縁膜には、多結晶シリコン膜２５に
達するコンタクトホール２９が設けられる。そして、こ
のコンタクトホール２９部分に、ソース領域２５ｓ及び
ドレイン領域２５ｄに接続されるソース電極３０ｓ及び
ドレイン電極３０ｄが配置される。また、窒化シリコン
膜２８上には、ソース電極３０ｓ及びドレイン電極３０
ｄを被って表面を平坦にするアクリル樹脂層３１が積層
される。さらに、アクリル樹脂層３１にソース電極３０
ｓに達するコンタクトホール３２が設けられ、ソース電
極３０ｓに接続される透明電極３３が、アクリル樹脂層
３１上に広がるように配置される。このソース電極３０
ｓ、ドレイン電極３０ｄ及び透明電極３３は、図４に示
す薄膜トランジスタのソース電極１０ｓ、ドレイン電極
１０ｄ及び透明電極１３と同一である。
達するコンタクトホール２９が設けられる。そして、こ
のコンタクトホール２９部分に、ソース領域２５ｓ及び
ドレイン領域２５ｄに接続されるソース電極３０ｓ及び
ドレイン電極３０ｄが配置される。また、窒化シリコン
膜２８上には、ソース電極３０ｓ及びドレイン電極３０
ｄを被って表面を平坦にするアクリル樹脂層３１が積層
される。さらに、アクリル樹脂層３１にソース電極３０
ｓに達するコンタクトホール３２が設けられ、ソース電
極３０ｓに接続される透明電極３３が、アクリル樹脂層
３１上に広がるように配置される。このソース電極３０
ｓ、ドレイン電極３０ｄ及び透明電極３３は、図４に示
す薄膜トランジスタのソース電極１０ｓ、ドレイン電極
１０ｄ及び透明電極１３と同一である。
【００１５】以上の薄膜トランジスタにおいては、４０
０Åの膜厚の窒化シリコン膜２３と１２００Åの膜厚の
酸化シリコン膜２４とを重ねてゲート絶縁膜を構成した
ことにより、ゲート絶縁膜の絶縁不良を大幅に低減する
ことができた。測定によれば、１０００Åの膜厚の酸化
シリコン膜をゲート絶縁膜とした場合と比較して、ゲー
ト絶縁膜の絶縁不良に起因する不良率が、約２５％から
約４％に低減された。
０Åの膜厚の窒化シリコン膜２３と１２００Åの膜厚の
酸化シリコン膜２４とを重ねてゲート絶縁膜を構成した
ことにより、ゲート絶縁膜の絶縁不良を大幅に低減する
ことができた。測定によれば、１０００Åの膜厚の酸化
シリコン膜をゲート絶縁膜とした場合と比較して、ゲー
ト絶縁膜の絶縁不良に起因する不良率が、約２５％から
約４％に低減された。
【００１６】図２（ａ）〜（ｃ）及び図３（ｄ）〜
（ｆ）は、本発明の薄膜トランジスタの製造方法を説明
する工程別の断面図である。これらの図においては、図
１と同一部分を示している。 （ａ）第１工程 絶縁性の透明基板２１上に、クロムやモリブデン等の高
融点金属をスパッタ法により１０００Åの膜厚に積層
し、高融点金属膜３４を形成する。この高融点金属膜３
４を所定の形状にパターニングし、ゲート電極２２を形
成する。このパターニング処理では、テーパーエッチン
グによって、ゲート電極２２の断面が透明基板２１側で
広がるテーパー形状に形成される。このとき、ゲート電
極２２の側壁と底面（透明基板２１の表面）との交差角
度は、２０°以下とする。テーパーエッチングの方法と
しては、エッチングマスクとなるレジストと高融点金属
膜３４との密着性を低下させる方法、高融点金属膜３４
の表面にエッチングレートの速い膜を形成しておく方法
などがあげられる。 （ｂ）第２工程 透明基板２１上に、プラズマＣＶＤ法により窒化シリコ
ンを４００Å以上の膜厚に積層する。これにより、透明
基板２１からの不純物イオンの析出を阻止する窒化シリ
コン膜２３が形成される。続いて、窒化シリコン膜２３
上に、プラズマＣＶＤ法により酸化シリコンを１２００
Å以上の膜厚に積層する。これにより、窒化シリコン膜
２３と共にゲート絶縁膜となる酸化シリコン膜２４が形
成される。そして、酸化シリコン膜２３上に、プラズマ
ＣＶＤ法によりシリコンを４００Åの膜厚に積層し、非
晶質のシリコン膜２５'を形成する。以上の窒化シリコ
ン膜２３、酸化シリコン膜２４及び非晶質シリコン膜２
５'は、同一装置により連続して形成することができ
る。さらに、４３０℃程度で１時間以上熱処理してシリ
コン膜２５'中の水素を膜外へ排出し、水素濃度を１％
以下にした後、エキシマレーザーをシリコン膜２５'に
照射し、非晶質状態のシリコンが融解するまで加熱す
る。これにより、シリコンが結晶化し、多結晶シリコン
膜２５となる。 （ｃ）第３工程 多結晶シリコン膜２５上に酸化シリコンを１０００Åの
膜厚に積層し、酸化シリコン膜３５を形成する。そし
て、この酸化シリコン膜３５をゲート電極２２の形状に
合わせてパターニングし、ゲート電極２２に重なるスト
ッパ２６を形成する。このストッパ２６の形成において
は、酸化シリコン膜３５を被ってレジスト層を形成し、
そのレジスト層を透明基板側からゲート電極２２をマス
クとして露光することにより、マスクずれをなくすこと
ができる。 （ｄ）第４工程 ストッパ２６が形成された多結晶シリコン膜２５に対
し、形成すべきトランジスタのタイプに対応するＰ型あ
るいはＮ型のイオンを注入する。即ち、Ｐチャネル型の
トランジスタを形成する場合には、ボロン等のＰ型イオ
ンを注入し、Ｎチャネル型のトランジスタを形成する場
合には、リン等のＮ型イオンを注入する。この注入によ
り、ストッパ２６で被われた領域を除いて多結晶シリコ
ン膜２５にＰ型あるいはＮ型の導電性を示す領域が形成
される。これらの領域が、ストッパ２６の両側でソース
領域２５ｓ及びドレイン領域２５ｄとなる。 （ｅ）第５工程 ソース領域２５ｓ及びドレイン領域２５ｄが形成された
多結晶シリコン膜２５にエキシマレーザーを照射し、シ
リコンが融解しない程度に加熱する。これにより、ソー
ス領域２５ｓ及びドレイン領域２５ｄ内の不純物イオン
が活性化される。そして、ストッパ２６（ゲート電極２
２）の両側に所定の幅を残して多結晶シリコン膜２５を
島状にパターニングし、トランジスタを分離独立させ
る。 （ｆ）第６工程 多結晶シリコン膜２５上にプラズマＣＶＤ法により酸化
シリコンを１０００Åの膜厚に積層し、連続して、窒化
シリコンを３０００Åの膜厚に積層する。これにより、
酸化シリコン膜２７及び窒化シリコン膜２８の２層から
なる層間絶縁膜が形成される。酸化シリコン膜２７及び
窒化シリコン膜２８を形成した後、窒素雰囲気中で加熱
し、窒化シリコン膜２８内に含まれる水素イオンを多結
晶シリコン膜２５へ導入する。この加熱処理の温度は、
水素イオンの移動が十分であり、透明基板２１が損傷を
受けない範囲とする必要があり、３５０〜４５０℃の範
囲が適当である。窒化シリコン膜２８内に含まれる水素
イオンは、窒化シリコン膜２８の膜厚に応じて薄く形成
された酸化シリコン膜２７を通して多結晶シリコン膜２
５へ導入されるため、多結晶シリコン膜２５で必要な量
が確実に供給される。これにより、多結晶シリコン膜２
５内の結晶欠陥が水素イオンで埋められる。
（ｆ）は、本発明の薄膜トランジスタの製造方法を説明
する工程別の断面図である。これらの図においては、図
１と同一部分を示している。 （ａ）第１工程 絶縁性の透明基板２１上に、クロムやモリブデン等の高
融点金属をスパッタ法により１０００Åの膜厚に積層
し、高融点金属膜３４を形成する。この高融点金属膜３
４を所定の形状にパターニングし、ゲート電極２２を形
成する。このパターニング処理では、テーパーエッチン
グによって、ゲート電極２２の断面が透明基板２１側で
広がるテーパー形状に形成される。このとき、ゲート電
極２２の側壁と底面（透明基板２１の表面）との交差角
度は、２０°以下とする。テーパーエッチングの方法と
しては、エッチングマスクとなるレジストと高融点金属
膜３４との密着性を低下させる方法、高融点金属膜３４
の表面にエッチングレートの速い膜を形成しておく方法
などがあげられる。 （ｂ）第２工程 透明基板２１上に、プラズマＣＶＤ法により窒化シリコ
ンを４００Å以上の膜厚に積層する。これにより、透明
基板２１からの不純物イオンの析出を阻止する窒化シリ
コン膜２３が形成される。続いて、窒化シリコン膜２３
上に、プラズマＣＶＤ法により酸化シリコンを１２００
Å以上の膜厚に積層する。これにより、窒化シリコン膜
２３と共にゲート絶縁膜となる酸化シリコン膜２４が形
成される。そして、酸化シリコン膜２３上に、プラズマ
ＣＶＤ法によりシリコンを４００Åの膜厚に積層し、非
晶質のシリコン膜２５'を形成する。以上の窒化シリコ
ン膜２３、酸化シリコン膜２４及び非晶質シリコン膜２
５'は、同一装置により連続して形成することができ
る。さらに、４３０℃程度で１時間以上熱処理してシリ
コン膜２５'中の水素を膜外へ排出し、水素濃度を１％
以下にした後、エキシマレーザーをシリコン膜２５'に
照射し、非晶質状態のシリコンが融解するまで加熱す
る。これにより、シリコンが結晶化し、多結晶シリコン
膜２５となる。 （ｃ）第３工程 多結晶シリコン膜２５上に酸化シリコンを１０００Åの
膜厚に積層し、酸化シリコン膜３５を形成する。そし
て、この酸化シリコン膜３５をゲート電極２２の形状に
合わせてパターニングし、ゲート電極２２に重なるスト
ッパ２６を形成する。このストッパ２６の形成において
は、酸化シリコン膜３５を被ってレジスト層を形成し、
そのレジスト層を透明基板側からゲート電極２２をマス
クとして露光することにより、マスクずれをなくすこと
ができる。 （ｄ）第４工程 ストッパ２６が形成された多結晶シリコン膜２５に対
し、形成すべきトランジスタのタイプに対応するＰ型あ
るいはＮ型のイオンを注入する。即ち、Ｐチャネル型の
トランジスタを形成する場合には、ボロン等のＰ型イオ
ンを注入し、Ｎチャネル型のトランジスタを形成する場
合には、リン等のＮ型イオンを注入する。この注入によ
り、ストッパ２６で被われた領域を除いて多結晶シリコ
ン膜２５にＰ型あるいはＮ型の導電性を示す領域が形成
される。これらの領域が、ストッパ２６の両側でソース
領域２５ｓ及びドレイン領域２５ｄとなる。 （ｅ）第５工程 ソース領域２５ｓ及びドレイン領域２５ｄが形成された
多結晶シリコン膜２５にエキシマレーザーを照射し、シ
リコンが融解しない程度に加熱する。これにより、ソー
ス領域２５ｓ及びドレイン領域２５ｄ内の不純物イオン
が活性化される。そして、ストッパ２６（ゲート電極２
２）の両側に所定の幅を残して多結晶シリコン膜２５を
島状にパターニングし、トランジスタを分離独立させ
る。 （ｆ）第６工程 多結晶シリコン膜２５上にプラズマＣＶＤ法により酸化
シリコンを１０００Åの膜厚に積層し、連続して、窒化
シリコンを３０００Åの膜厚に積層する。これにより、
酸化シリコン膜２７及び窒化シリコン膜２８の２層から
なる層間絶縁膜が形成される。酸化シリコン膜２７及び
窒化シリコン膜２８を形成した後、窒素雰囲気中で加熱
し、窒化シリコン膜２８内に含まれる水素イオンを多結
晶シリコン膜２５へ導入する。この加熱処理の温度は、
水素イオンの移動が十分であり、透明基板２１が損傷を
受けない範囲とする必要があり、３５０〜４５０℃の範
囲が適当である。窒化シリコン膜２８内に含まれる水素
イオンは、窒化シリコン膜２８の膜厚に応じて薄く形成
された酸化シリコン膜２７を通して多結晶シリコン膜２
５へ導入されるため、多結晶シリコン膜２５で必要な量
が確実に供給される。これにより、多結晶シリコン膜２
５内の結晶欠陥が水素イオンで埋められる。
【００１７】水素イオンによる多結晶シリコン膜２５内
の結晶欠陥の補充が完了した後には、ソース領域２５ｓ
及びドレイン領域２５ｄに対応して、酸化シリコン膜２
７及び窒化シリコン膜２８を貫通するコンタクトホール
２９を形成し、このコンタクトホール２９部分に、アル
ミニウム等の金属からなるソース電極３０ｓ及びドレイ
ン電極３０ｄを形成する。このソース電極３０ｓ及びド
レイン電極３０ｄの形成は、例えば、コンタクトホール
２９が形成された窒化シリコン膜２８上にスパッタリン
グしたアルミニウムをパターニングすることで形成され
る。
の結晶欠陥の補充が完了した後には、ソース領域２５ｓ
及びドレイン領域２５ｄに対応して、酸化シリコン膜２
７及び窒化シリコン膜２８を貫通するコンタクトホール
２９を形成し、このコンタクトホール２９部分に、アル
ミニウム等の金属からなるソース電極３０ｓ及びドレイ
ン電極３０ｄを形成する。このソース電極３０ｓ及びド
レイン電極３０ｄの形成は、例えば、コンタクトホール
２９が形成された窒化シリコン膜２８上にスパッタリン
グしたアルミニウムをパターニングすることで形成され
る。
【００１８】続いて、ソース電極３０ｓ及びドレイン電
極３０ｄが形成された窒化シリコン膜２８上にアクリル
樹脂溶液を塗布し、焼成してアクリル樹脂層３１を形成
する。このアクリル樹脂層３１は、ストッパ２６やソー
ス電極３０ｓ、ドレイン電極３０ｄによる凹凸を埋めて
表面を平坦化する。さらに、ソース電極３０ｓ上にアク
リル樹脂層３１を貫通するコンタクトホール３２を形成
し、このコンタクトホール３２部分に、ソース電極３０
ｓに接続されるＩＴＯ等からなる透明電極３３を形成す
る。この透明電極３３の形成は、例えば、コンタクトホ
ール３２が形成されたアクリル樹脂層３１上にスパッタ
リングしたＩＴＯをパターニングすることで形成され
る。
極３０ｄが形成された窒化シリコン膜２８上にアクリル
樹脂溶液を塗布し、焼成してアクリル樹脂層３１を形成
する。このアクリル樹脂層３１は、ストッパ２６やソー
ス電極３０ｓ、ドレイン電極３０ｄによる凹凸を埋めて
表面を平坦化する。さらに、ソース電極３０ｓ上にアク
リル樹脂層３１を貫通するコンタクトホール３２を形成
し、このコンタクトホール３２部分に、ソース電極３０
ｓに接続されるＩＴＯ等からなる透明電極３３を形成す
る。この透明電極３３の形成は、例えば、コンタクトホ
ール３２が形成されたアクリル樹脂層３１上にスパッタ
リングしたＩＴＯをパターニングすることで形成され
る。
【００１９】以上の第１乃至第６工程により、図１に示
す構造を有するボトムゲート型の薄膜トランジスタが形
成される。尚、上述の各実施形態において例示した各部
の膜厚については、特定の条件における最適値であり、
必ずしもこれらの値に限られるものではない。ゲート絶
縁膜となる窒化シリコン膜２３の膜厚Ｔ1及び酸化シリ
コン膜２４の膜厚Ｔ2が、上述の条件（Ｔ1≧４００Å、
Ｔ2≧１２００Å）を満たせば、その他の部分膜厚につ
いては、任意に設定可能である。
す構造を有するボトムゲート型の薄膜トランジスタが形
成される。尚、上述の各実施形態において例示した各部
の膜厚については、特定の条件における最適値であり、
必ずしもこれらの値に限られるものではない。ゲート絶
縁膜となる窒化シリコン膜２３の膜厚Ｔ1及び酸化シリ
コン膜２４の膜厚Ｔ2が、上述の条件（Ｔ1≧４００Å、
Ｔ2≧１２００Å）を満たせば、その他の部分膜厚につ
いては、任意に設定可能である。
【００２０】
【発明の効果】本発明によれば、ゲート絶縁膜の耐圧を
向上することができ、ゲート電極と活性領域との間の電
流リークを低減することができる。従って、製造歩留ま
りの向上と共に、信頼性の向上が望める。
向上することができ、ゲート電極と活性領域との間の電
流リークを低減することができる。従って、製造歩留ま
りの向上と共に、信頼性の向上が望める。
【図１】本発明の薄膜トランジスタの構造を示す断面図
である。
である。
【図２】本発明の薄膜トランジスタの製造方法の前半工
程を示す工程別の断面図である。
程を示す工程別の断面図である。
【図３】本発明の薄膜トランジスタの製造方法の後半工
程を示す工程別の断面図である。
程を示す工程別の断面図である。
【図４】従来の薄膜トランジスタの構造を示す断面図で
ある。
ある。
１、２１ 透明基板 ２、２２ ゲート電極 ３、８、２３、２８ 窒化シリコン膜 ４、７、２４、２７ 酸化シリコン膜 ５、２５ 多結晶シリコン膜 ５ｃ、２５ｃ チャネル領域 ５ｓ、２５ｓ ソース領域 ５ｄ、２５ｄ ドレイン領域 ６、２６ ストッパ ９、１２、２９、３２ コンタクトホール １０ｓ、３０ｓ ソース電極 １０ｄ、３０ｄ ドレイン電極 １１、３１ アクリル樹脂層 １２、３３ 透明電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ６１７Ｋ ６２７Ｅ
Claims (4)
- 【請求項１】 基板と、前記基板の一主面上に配置され
るゲート電極と、前記基板上に前記ゲート電極を被って
積層されるゲート絶縁膜と、前記ゲート電極を跨って前
記ゲート絶縁膜上に積層される半導体膜と、前記半導体
膜上に積層される層間絶縁膜と、を備え、前記ゲート電
極は、前記基板に接する側で幅を広くすると共に、前記
ゲート絶縁膜は、少なくとも１２００Åの膜厚を有する
酸化シリコン膜からなることを特徴とする薄膜トランジ
スタ。 - 【請求項２】 少なくとも４００Åの膜厚を有する窒化
シリコン膜が、前記基板と前記酸化シリコン基板との間
に積層されることを特徴とする請求項１に記載の薄膜ト
ランジスタ。 - 【請求項３】 基板の一主面上にゲート電極を形成する
第１の工程と、前記基板上に前記ゲート電極を被ってゲ
ート絶縁膜を積層する第２の工程と、前記ゲート絶縁膜
上に前記ゲート電極を跨って半導体膜を積層する第３の
工程と、前記半導体膜上に層間絶縁膜を積層する第４の
工程と、を含み、前記第１の工程は、前記ゲート電極を
前記基板側で幅を広く形成すると共に、前記第２の工程
は、酸化シリコン膜を少なくとも１２００Åの膜厚に積
層することを特徴とする薄膜トランジスタの製造方法。 - 【請求項４】 前記第２の工程は、前記基板上に窒化シ
リコン膜を少なくとも４００Åの膜厚に積層した後、こ
の窒化シリコン膜上に前記酸化シリコン膜を積層するこ
とを特徴とする請求項３に記載の薄膜トランジスタの製
造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9266707A JPH11111991A (ja) | 1997-09-30 | 1997-09-30 | 薄膜トランジスタ及び薄膜トランジスタの製造方法 |
| TW087115871A TW406434B (en) | 1997-09-30 | 1998-09-24 | Thin film transistor and manufacturing method thereof |
| US09/162,208 US6548828B2 (en) | 1997-09-30 | 1998-09-28 | Thin-film transistor and method of manufacturing thin-film transistor with tapered gate of 20 degrees or less |
| KR1019980040642A KR19990030270A (ko) | 1997-09-30 | 1998-09-29 | 박막 트랜지스터 및 박막 트랜지스터의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9266707A JPH11111991A (ja) | 1997-09-30 | 1997-09-30 | 薄膜トランジスタ及び薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11111991A true JPH11111991A (ja) | 1999-04-23 |
Family
ID=17434574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9266707A Pending JPH11111991A (ja) | 1997-09-30 | 1997-09-30 | 薄膜トランジスタ及び薄膜トランジスタの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6548828B2 (ja) |
| JP (1) | JPH11111991A (ja) |
| KR (1) | KR19990030270A (ja) |
| TW (1) | TW406434B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7859055B2 (en) | 2005-09-16 | 2010-12-28 | Sharp Kabushiki Kaisha | Thin film transistor |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000012864A (ja) * | 1998-06-22 | 2000-01-14 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP4476390B2 (ja) * | 1998-09-04 | 2010-06-09 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| CN1195243C (zh) * | 1999-09-30 | 2005-03-30 | 三星电子株式会社 | 用于液晶显示器的薄膜晶体管阵列屏板及其制造方法 |
| JP2005108930A (ja) * | 2003-09-29 | 2005-04-21 | Sony Corp | 薄膜トランジスタの製造方法および薄膜トランジスタ |
| US9018109B2 (en) | 2009-03-10 | 2015-04-28 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor including silicon nitride layer and manufacturing method thereof |
| CN102884614A (zh) * | 2011-05-10 | 2013-01-16 | 松下电器产业株式会社 | 薄膜晶体管器件的制造方法、薄膜晶体管器件以及显示装置 |
Family Cites Families (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5162892A (en) | 1983-12-24 | 1992-11-10 | Sony Corporation | Semiconductor device with polycrystalline silicon active region and hydrogenated passivation layer |
| JPS6432678A (en) | 1987-07-28 | 1989-02-02 | Ricoh Kk | Thin-film transistor |
| US5164805A (en) * | 1988-08-22 | 1992-11-17 | Massachusetts Institute Of Technology | Near-intrinsic thin-film SOI FETS |
| US5130772A (en) | 1989-12-15 | 1992-07-14 | Samsung Electron Devices Co., Ltd. | Thin film transistor with a thin layer of silicon nitride |
| JPH04162668A (ja) | 1990-10-26 | 1992-06-08 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPH04239731A (ja) | 1991-01-23 | 1992-08-27 | Casio Comput Co Ltd | 電界効果型トランジスタの製造方法 |
| EP0569470B1 (en) | 1991-01-30 | 1999-04-07 | Minnesota Mining And Manufacturing Company | Process for making a polysilicon thin film transistor |
| EP0499979A3 (en) * | 1991-02-16 | 1993-06-09 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device |
| JP2794499B2 (ja) * | 1991-03-26 | 1998-09-03 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| TW223178B (en) | 1992-03-27 | 1994-05-01 | Semiconductor Energy Res Co Ltd | Semiconductor device and its production method |
| US5707746A (en) | 1992-09-25 | 1998-01-13 | Sharp Kabushiki Kaisha | Thin film transistor device with advanced characteristics by improved matching between a glass substrate and a silicon nitride layer |
| US5440168A (en) | 1993-02-22 | 1995-08-08 | Ryoden Semiconductor System Engineering Corporation | Thin-film transistor with suppressed off-current and Vth |
| JPH06338601A (ja) | 1993-05-31 | 1994-12-06 | Toshiba Corp | 半導体装置及びその製造方法 |
| US6150692A (en) | 1993-07-13 | 2000-11-21 | Sony Corporation | Thin film semiconductor device for active matrix panel |
| US5492843A (en) | 1993-07-31 | 1996-02-20 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating semiconductor device and method of processing substrate |
| US5627089A (en) | 1993-08-02 | 1997-05-06 | Goldstar Co., Ltd. | Method for fabricating a thin film transistor using APCVD |
| JP3208976B2 (ja) | 1993-12-03 | 2001-09-17 | 富士ゼロックス株式会社 | ポリシリコン薄膜トランジスタ |
| US5545576A (en) | 1994-04-28 | 1996-08-13 | Casio Computer Co., Ltd. | Method for manufacturing a thin film transistor panel |
| JP3464285B2 (ja) | 1994-08-26 | 2003-11-05 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US6372534B1 (en) | 1995-06-06 | 2002-04-16 | Lg. Philips Lcd Co., Ltd | Method of making a TFT array with photo-imageable insulating layer over address lines |
| JPH0982982A (ja) | 1995-09-19 | 1997-03-28 | Sony Corp | 薄膜トランジスタ及びアクティブマトリクス表示装置 |
| JP3604106B2 (ja) | 1995-09-27 | 2004-12-22 | シャープ株式会社 | 液晶表示装置 |
| JP3646999B2 (ja) | 1995-09-28 | 2005-05-11 | シャープ株式会社 | 透過型液晶表示装置 |
| US5616933A (en) | 1995-10-16 | 1997-04-01 | Sony Corporation | Nitride encapsulated thin film transistor fabrication technique |
| KR0171984B1 (ko) | 1995-12-11 | 1999-03-30 | 김주용 | 박막 트랜지스터의 자기 정렬 노광 방법 |
| JP3317387B2 (ja) | 1996-06-03 | 2002-08-26 | シャープ株式会社 | アクティブマトリクス基板およびその製造方法 |
| US5880018A (en) | 1996-10-07 | 1999-03-09 | Motorola Inc. | Method for manufacturing a low dielectric constant inter-level integrated circuit structure |
| JP3323889B2 (ja) | 1996-10-28 | 2002-09-09 | 三菱電機株式会社 | 薄膜トランジスタの製造方法 |
| JP4086925B2 (ja) * | 1996-12-27 | 2008-05-14 | 株式会社半導体エネルギー研究所 | アクティブマトリクスディスプレイ |
| JP3269787B2 (ja) | 1997-05-27 | 2002-04-02 | シャープ株式会社 | 液晶表示装置 |
| US6140668A (en) | 1998-04-28 | 2000-10-31 | Xerox Corporation | Silicon structures having an absorption layer |
-
1997
- 1997-09-30 JP JP9266707A patent/JPH11111991A/ja active Pending
-
1998
- 1998-09-24 TW TW087115871A patent/TW406434B/zh not_active IP Right Cessation
- 1998-09-28 US US09/162,208 patent/US6548828B2/en not_active Expired - Lifetime
- 1998-09-29 KR KR1019980040642A patent/KR19990030270A/ko not_active Ceased
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7859055B2 (en) | 2005-09-16 | 2010-12-28 | Sharp Kabushiki Kaisha | Thin film transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990030270A (ko) | 1999-04-26 |
| US20020063255A1 (en) | 2002-05-30 |
| US6548828B2 (en) | 2003-04-15 |
| TW406434B (en) | 2000-09-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3679567B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP3599972B2 (ja) | 薄膜トランジスタの製造方法 | |
| US6501097B1 (en) | Electro-optical device | |
| CN101540332B (zh) | 显示装置及其制造方法 | |
| JPH11111994A (ja) | 薄膜トランジスタ及び薄膜トランジスタの製造方法 | |
| CN100361271C (zh) | 用于多晶化的掩模和用其制造薄膜晶体管的方法 | |
| JPH11111998A (ja) | 薄膜トランジスタの製造方法 | |
| JPH11111991A (ja) | 薄膜トランジスタ及び薄膜トランジスタの製造方法 | |
| JPH11121751A (ja) | 薄膜半導体装置の製造方法 | |
| JP2003031817A (ja) | コンタクト構造の形成方法 | |
| JPH11111999A (ja) | 薄膜トランジスタの製造方法 | |
| JPH11111997A (ja) | 薄膜トランジスタ | |
| KR100599909B1 (ko) | 박막 트랜지스터 및 박막 트랜지스터의 제조 방법 | |
| JP2004363626A (ja) | 薄膜トランジスタの製造方法 | |
| JP2006209130A (ja) | 薄膜トランジスタ表示板、該表示板を有する液晶表示装置及びその製造方法 | |
| JP3245613B2 (ja) | 薄膜素子の製造方法 | |
| JP2905641B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP2004363627A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP3245614B2 (ja) | 薄膜素子の製造方法 | |
| JPH11109414A (ja) | 液晶表示装置の製造方法 | |
| JPH11111988A (ja) | 薄膜半導体装置の製造方法 | |
| JP2709214B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH06342172A (ja) | 透明電極を備えた光学装置及びその製造方法 | |
| KR20040056171A (ko) | 다결정 박막트랜지스터를 포함하는 액정표시장치용어레이기판 제조방법 | |
| JP2007150146A (ja) | 電気光学装置の製造方法 |