JPH09153624A - 半導体装置 - Google Patents
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- JPH09153624A JPH09153624A JP33577295A JP33577295A JPH09153624A JP H09153624 A JPH09153624 A JP H09153624A JP 33577295 A JP33577295 A JP 33577295A JP 33577295 A JP33577295 A JP 33577295A JP H09153624 A JPH09153624 A JP H09153624A
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Abstract
(57)【要約】
【課題】 表示用半導体装置に内蔵される駆動回路を構
成する薄膜トランジスタの特性劣化を防止する。 【解決手段】 半導体装置は画素電極の集合と、画素電
極を個々に駆動するスイッチング素子の集合と、このス
イッチング素子を動作させる駆動回路とが絶縁基板１上
に集積形成されたものである。スイッチング素子及び駆
動回路は薄膜トランジスタ０で構成されている。薄膜ト
ランジスタ０はボトムゲート構造を有し、絶縁基板１に
パタニング形成されたゲート電極２と、これを被覆する
ゲート絶縁膜３と、その上に形成された半導体薄膜４と
を備えている。半導体薄膜４にはチャネル領域５及びド
レインＤ／ソースＳとなる高濃度不純物領域６が形成さ
れている。駆動回路に属する薄膜トランジスタ０はドレ
インＤ側の高濃度不純物領域６とチャネル領域５との間
に低濃度不純物領域７が設けられている。この低濃度不
純物領域７はドレイン端の電界集中を緩和して半導体薄
膜４の上下に接する層間絶縁膜８，９及びゲート絶縁膜
６に発生する有害な電荷を抑制する。
成する薄膜トランジスタの特性劣化を防止する。 【解決手段】 半導体装置は画素電極の集合と、画素電
極を個々に駆動するスイッチング素子の集合と、このス
イッチング素子を動作させる駆動回路とが絶縁基板１上
に集積形成されたものである。スイッチング素子及び駆
動回路は薄膜トランジスタ０で構成されている。薄膜ト
ランジスタ０はボトムゲート構造を有し、絶縁基板１に
パタニング形成されたゲート電極２と、これを被覆する
ゲート絶縁膜３と、その上に形成された半導体薄膜４と
を備えている。半導体薄膜４にはチャネル領域５及びド
レインＤ／ソースＳとなる高濃度不純物領域６が形成さ
れている。駆動回路に属する薄膜トランジスタ０はドレ
インＤ側の高濃度不純物領域６とチャネル領域５との間
に低濃度不純物領域７が設けられている。この低濃度不
純物領域７はドレイン端の電界集中を緩和して半導体薄
膜４の上下に接する層間絶縁膜８，９及びゲート絶縁膜
６に発生する有害な電荷を抑制する。
Description
【０００１】
【発明の属する技術分野】本発明は画素電極の集合と、
画素電極を個々に駆動するスイッチング素子の集合と、
該スイッチング素子を動作させる駆動回路とが絶縁基板
上に集積形成された半導体装置に関する。より詳しく
は、スイッチング素子及び駆動回路を構成するボトムゲ
ート型の薄膜トランジスタの構造に関する。
画素電極を個々に駆動するスイッチング素子の集合と、
該スイッチング素子を動作させる駆動回路とが絶縁基板
上に集積形成された半導体装置に関する。より詳しく
は、スイッチング素子及び駆動回路を構成するボトムゲ
ート型の薄膜トランジスタの構造に関する。
【０００２】
【従来の技術】薄膜トランジスタ等が集積形成された半
導体装置は例えばアクティブマトリクス型電気光学装置
の駆動基板等に好適であり、現在盛んに開発が進められ
ている。薄膜トランジスタは半導体薄膜を活性層として
おり、これには非晶質シリコンと多結晶シリコンがあ
る。多結晶シリコントランジスタは非晶質シリコントラ
ンジスタに比べキャリア移動度等の電気特性が優れてお
り、スイッチング素子に加え周辺の駆動回路を構成でき
るので精力的な研究開発が進められている。又、アクテ
ィブマトリクス型電気光学装置の一例であるディスプレ
イに応用する場合、絶縁基板の低コスト化及び大型化が
必須であり、この観点から６００℃以下好ましくは４０
０℃以下で薄膜トランジスタの作成が可能な低温プロセ
スの開発が急務となっている。低温プロセスを行なう上
でレーザアニールやイオンドーピングが重要なテーマと
なっている。さらに、薄膜トランジスタを構造的に見る
とボトムゲート型（逆スタガード型）とトップゲート型
に大別される。ボトムゲート型の方が低温プロセスとの
整合性が良く、注目を集めており例えば特開平４−１８
６７３５号公報や特開平６−３５００８９号公報に開示
されている。
導体装置は例えばアクティブマトリクス型電気光学装置
の駆動基板等に好適であり、現在盛んに開発が進められ
ている。薄膜トランジスタは半導体薄膜を活性層として
おり、これには非晶質シリコンと多結晶シリコンがあ
る。多結晶シリコントランジスタは非晶質シリコントラ
ンジスタに比べキャリア移動度等の電気特性が優れてお
り、スイッチング素子に加え周辺の駆動回路を構成でき
るので精力的な研究開発が進められている。又、アクテ
ィブマトリクス型電気光学装置の一例であるディスプレ
イに応用する場合、絶縁基板の低コスト化及び大型化が
必須であり、この観点から６００℃以下好ましくは４０
０℃以下で薄膜トランジスタの作成が可能な低温プロセ
スの開発が急務となっている。低温プロセスを行なう上
でレーザアニールやイオンドーピングが重要なテーマと
なっている。さらに、薄膜トランジスタを構造的に見る
とボトムゲート型（逆スタガード型）とトップゲート型
に大別される。ボトムゲート型の方が低温プロセスとの
整合性が良く、注目を集めており例えば特開平４−１８
６７３５号公報や特開平６−３５００８９号公報に開示
されている。
【０００３】以上の様に、低温プロセスで作成でき且つ
周辺駆動回路も内蔵可能なボトムゲート型の多結晶シリ
コン薄膜トランジスタが有望視されており、その一例を
図１１に示す。図示する様にボトムゲート型の薄膜トラ
ンジスタ１００はガラス等の絶縁基板１０１にパタニン
グ形成されたメタル等のゲート電極１０２と、これを被
覆するゲート絶縁膜１０３と、その上に成膜された半導
体薄膜１０４とを備えている。この半導体薄膜１０４は
例えば多結晶シリコンからなり、チャネル領域１０５及
びドレインＤ／ソースＳとなる高濃度不純物領域１０６
が形成されている。チャネル領域１０５の上にはストッ
パを兼ねた第１層間絶縁膜１０７が形成されている。さ
らにその上には第２層間絶縁膜１０８が形成されてい
る。場合によっては第１層間絶縁膜１０７及び第２層間
絶縁膜１０８は単層構造でも良い。何れにしても、ゲー
ト絶縁膜１０３と反対側にありバックゲート絶縁膜と呼
ばれる。第２層間絶縁膜１０８にはコンタクトホールが
開口しており、これを介して配線電極１０９が薄膜トラ
ンジスタ１００のソースＳ及びドレインＤに接続してい
る。
周辺駆動回路も内蔵可能なボトムゲート型の多結晶シリ
コン薄膜トランジスタが有望視されており、その一例を
図１１に示す。図示する様にボトムゲート型の薄膜トラ
ンジスタ１００はガラス等の絶縁基板１０１にパタニン
グ形成されたメタル等のゲート電極１０２と、これを被
覆するゲート絶縁膜１０３と、その上に成膜された半導
体薄膜１０４とを備えている。この半導体薄膜１０４は
例えば多結晶シリコンからなり、チャネル領域１０５及
びドレインＤ／ソースＳとなる高濃度不純物領域１０６
が形成されている。チャネル領域１０５の上にはストッ
パを兼ねた第１層間絶縁膜１０７が形成されている。さ
らにその上には第２層間絶縁膜１０８が形成されてい
る。場合によっては第１層間絶縁膜１０７及び第２層間
絶縁膜１０８は単層構造でも良い。何れにしても、ゲー
ト絶縁膜１０３と反対側にありバックゲート絶縁膜と呼
ばれる。第２層間絶縁膜１０８にはコンタクトホールが
開口しており、これを介して配線電極１０９が薄膜トラ
ンジスタ１００のソースＳ及びドレインＤに接続してい
る。
【０００４】
【発明が解決しようとする課題】図１１に示したボトム
ゲート型薄膜トランジスタ１００の構造では、ゲート電
極１０２を絶縁基板１０１側に設け、その上部にゲート
絶縁膜１０３と半導体薄膜１０４を形成している。この
半導体薄膜１０４と接続する様に配線電極１０９を設け
ている。かかる薄膜トランジスタ１００を集積形成した
半導体装置を大画面のアクティブマトリクス型ディスプ
レイに応用する場合、絶縁基板として安価なガラスを使
用する事が重要であり、４００℃以下の低温プロセスの
採用が絶対条件となっている。しかしながら、層間絶縁
膜１０７，１０８及びゲート絶縁膜１０３や半導体薄膜
１０４は低温で形成される為、膜の密度は粗の状態とな
る。その為、膜の局在準位密度が大きくなり、駆動状態
で薄膜トランジスタ１００のチャネル領域１０５を流れ
る電荷が半導体薄膜１０４と絶縁膜の界面もしくは絶縁
膜中に注入される。即ち、高電界状態でドレイン端で発
生するインパクトアイオナイゼーション（ＩＭＰＡＣＴ
ＩＯＮＩＺＡＴＩＯＮ）によりホットキャリアが層間
絶縁膜からなるバックゲート絶縁膜やゲート絶縁膜に注
入される。注入された固定電荷は薄膜トランジスタ１０
０の閾値電圧をシフトさせ、通常トランジスタとしてオ
ン状態でない時でも動作する可能性があり、周辺駆動回
路の誤動作の原因となる。
ゲート型薄膜トランジスタ１００の構造では、ゲート電
極１０２を絶縁基板１０１側に設け、その上部にゲート
絶縁膜１０３と半導体薄膜１０４を形成している。この
半導体薄膜１０４と接続する様に配線電極１０９を設け
ている。かかる薄膜トランジスタ１００を集積形成した
半導体装置を大画面のアクティブマトリクス型ディスプ
レイに応用する場合、絶縁基板として安価なガラスを使
用する事が重要であり、４００℃以下の低温プロセスの
採用が絶対条件となっている。しかしながら、層間絶縁
膜１０７，１０８及びゲート絶縁膜１０３や半導体薄膜
１０４は低温で形成される為、膜の密度は粗の状態とな
る。その為、膜の局在準位密度が大きくなり、駆動状態
で薄膜トランジスタ１００のチャネル領域１０５を流れ
る電荷が半導体薄膜１０４と絶縁膜の界面もしくは絶縁
膜中に注入される。即ち、高電界状態でドレイン端で発
生するインパクトアイオナイゼーション（ＩＭＰＡＣＴ
ＩＯＮＩＺＡＴＩＯＮ）によりホットキャリアが層間
絶縁膜からなるバックゲート絶縁膜やゲート絶縁膜に注
入される。注入された固定電荷は薄膜トランジスタ１０
０の閾値電圧をシフトさせ、通常トランジスタとしてオ
ン状態でない時でも動作する可能性があり、周辺駆動回
路の誤動作の原因となる。
【０００５】図１２を参照してさらに解決すべき課題を
簡潔に説明する。ゲート絶縁膜１０３やバックゲートの
近傍に存在する層間絶縁膜１０７，１０８に不純物や可
動イオンが存在している。これは、低温プロセスを達成
する為にイオンドーピングでソースＳ及びドレインＤを
形成する事に原因がある。即ち、イオンドーピングでは
原料ガスをイオン化した後質量分離にかける事なくその
まま電界加速して半導体薄膜１０４に不純物を注入す
る。この為、イオンシャワーには目的種以外の不純物が
混入されており、これにより層間絶縁膜１０７，１０８
に可動イオン等が含有される事になる。この状態でソー
スＳ／ドレインＤ間に高電界を印加した場合ドレイン端
からソース端に向って可動イオンが移動する。例えば、
Ｎチャネル型の薄膜トランジスタの場合、ドレイン端近
傍は本来Ｎ＋であるべきにも関わらず、可動イオンの移
動によりＰ＋に極性が変化し電流制限がかかる。これに
より、十分な駆動電流が得られず、特に周辺駆動回路に
用いた場合高速動作が損なわれ解決すべき課題となって
いる。以上説明した様に、ボトムゲート型の薄膜トラン
ジスタを低温プロセスで作成した場合、多結晶シリコン
等からなる半導体薄膜の上下に存在するゲート絶縁膜や
層間絶縁膜は例えばＣＶＤ等による堆積膜を使用しなく
てはならず、この為界面準位密度や不純物濃度が多くな
り、ドレイン／ソース間の高電界によるインパクトアイ
オナイゼーションで容易に電荷が絶縁膜中に注入され、
さらに絶縁膜中の不純物と思われる可動イオンによりト
ランジスタ特性が劣化する。
簡潔に説明する。ゲート絶縁膜１０３やバックゲートの
近傍に存在する層間絶縁膜１０７，１０８に不純物や可
動イオンが存在している。これは、低温プロセスを達成
する為にイオンドーピングでソースＳ及びドレインＤを
形成する事に原因がある。即ち、イオンドーピングでは
原料ガスをイオン化した後質量分離にかける事なくその
まま電界加速して半導体薄膜１０４に不純物を注入す
る。この為、イオンシャワーには目的種以外の不純物が
混入されており、これにより層間絶縁膜１０７，１０８
に可動イオン等が含有される事になる。この状態でソー
スＳ／ドレインＤ間に高電界を印加した場合ドレイン端
からソース端に向って可動イオンが移動する。例えば、
Ｎチャネル型の薄膜トランジスタの場合、ドレイン端近
傍は本来Ｎ＋であるべきにも関わらず、可動イオンの移
動によりＰ＋に極性が変化し電流制限がかかる。これに
より、十分な駆動電流が得られず、特に周辺駆動回路に
用いた場合高速動作が損なわれ解決すべき課題となって
いる。以上説明した様に、ボトムゲート型の薄膜トラン
ジスタを低温プロセスで作成した場合、多結晶シリコン
等からなる半導体薄膜の上下に存在するゲート絶縁膜や
層間絶縁膜は例えばＣＶＤ等による堆積膜を使用しなく
てはならず、この為界面準位密度や不純物濃度が多くな
り、ドレイン／ソース間の高電界によるインパクトアイ
オナイゼーションで容易に電荷が絶縁膜中に注入され、
さらに絶縁膜中の不純物と思われる可動イオンによりト
ランジスタ特性が劣化する。
【０００６】
【課題を解決するための手段】上述した従来の技術の課
題を解決する為以下の手段を講じた。即ち、本発明にか
かる半導体装置は基本的な構成として、画素電極の集合
と、画素電極を個々に駆動するスイッチング素子の集合
と、該スイッチング素子を動作させる駆動回路とが絶縁
基板上に集積形成されている。該スイッチング素子及び
駆動回路は薄膜トランジスタで構成されている。該薄膜
トランジスタはボトムゲート構造を有し、絶縁基板にパ
タニング形成されたゲート電極と、これを被覆するゲー
ト絶縁膜と、その上に成膜された半導体薄膜とを備えて
いる。この半導体薄膜にはチャネル領域及びドレイン／
ソースとなる高濃度不純物領域が形成されている。特徴
事項として、少なくとも該駆動回路に属する薄膜トラン
ジスタは、少なくともドレイン側の高濃度不純物領域と
チャネル領域との間に低濃度不純物領域が設けられてい
る。好ましくは、前記半導体薄膜はレーザ光の照射によ
り再結晶化した多結晶シリコンからなる。前記低濃度不
純物領域はドレイン端の電界集中を緩和して該半導体薄
膜の上下に接する層間絶縁膜及びゲート絶縁膜に発生す
る電荷を抑制する。
題を解決する為以下の手段を講じた。即ち、本発明にか
かる半導体装置は基本的な構成として、画素電極の集合
と、画素電極を個々に駆動するスイッチング素子の集合
と、該スイッチング素子を動作させる駆動回路とが絶縁
基板上に集積形成されている。該スイッチング素子及び
駆動回路は薄膜トランジスタで構成されている。該薄膜
トランジスタはボトムゲート構造を有し、絶縁基板にパ
タニング形成されたゲート電極と、これを被覆するゲー
ト絶縁膜と、その上に成膜された半導体薄膜とを備えて
いる。この半導体薄膜にはチャネル領域及びドレイン／
ソースとなる高濃度不純物領域が形成されている。特徴
事項として、少なくとも該駆動回路に属する薄膜トラン
ジスタは、少なくともドレイン側の高濃度不純物領域と
チャネル領域との間に低濃度不純物領域が設けられてい
る。好ましくは、前記半導体薄膜はレーザ光の照射によ
り再結晶化した多結晶シリコンからなる。前記低濃度不
純物領域はドレイン端の電界集中を緩和して該半導体薄
膜の上下に接する層間絶縁膜及びゲート絶縁膜に発生す
る電荷を抑制する。
【０００７】本発明はアクティブマトリクス型の電気光
学装置を包含している。即ち、本電気光学装置は所定の
間隙を介して互いに接合した一対の絶縁基板と、該間隙
に保持された電気光学物質とを備えたパネル構造を有す
る。一方の絶縁基板には対向電極が形成され、他方の絶
縁基板には画素電極の集合と、画素電極を個々に駆動す
るスイッチング素子の集合と、該スイッチング素子を動
作させる駆動回路とが集積形成されている。該スイッチ
ング素子及び駆動回路は薄膜トランジスタで構成されて
いる。該薄膜トランジスタはボトムゲート型であり、絶
縁基板にパタニング形成されたゲート電極と、これを被
覆するゲート絶縁膜と、その上に成膜された半導体薄膜
とを備えている。この半導体薄膜にはチャネル領域及び
ドレイン／ソースとなる高濃度不純物領域が形成されて
いる。特徴事項として、少なくとも該駆動回路に属する
薄膜トランジスタは、少なくともドレイン側の高濃度不
純物領域とチャネル領域との間に低濃度不純物領域が介
在している。
学装置を包含している。即ち、本電気光学装置は所定の
間隙を介して互いに接合した一対の絶縁基板と、該間隙
に保持された電気光学物質とを備えたパネル構造を有す
る。一方の絶縁基板には対向電極が形成され、他方の絶
縁基板には画素電極の集合と、画素電極を個々に駆動す
るスイッチング素子の集合と、該スイッチング素子を動
作させる駆動回路とが集積形成されている。該スイッチ
ング素子及び駆動回路は薄膜トランジスタで構成されて
いる。該薄膜トランジスタはボトムゲート型であり、絶
縁基板にパタニング形成されたゲート電極と、これを被
覆するゲート絶縁膜と、その上に成膜された半導体薄膜
とを備えている。この半導体薄膜にはチャネル領域及び
ドレイン／ソースとなる高濃度不純物領域が形成されて
いる。特徴事項として、少なくとも該駆動回路に属する
薄膜トランジスタは、少なくともドレイン側の高濃度不
純物領域とチャネル領域との間に低濃度不純物領域が介
在している。
【０００８】本発明によれば、ドレイン端等に高電界が
印加される事を防ぐ為に、レーザアニールで再結晶化し
た多結晶シリコン等を用いたボトムゲート型の薄膜トラ
ンジスタにおいて、ドレイン等を構成する高濃度不純物
領域とチャネル領域との間に濃度の薄い拡散層（低濃度
不純物領域）を形成している。この薄膜トランジスタは
アクティブマトリクス型ディスプレイ用半導体装置の周
辺駆動回路に組み込まれる。低濃度不純物領域を設ける
事でドレイン端等での電界集中が緩和される。この為イ
ンパクトアイオナイゼーションの発生確率が減少すると
共に、ドレイン近傍における可動イオン等に起因するゲ
ート絶縁膜やバックゲート絶縁膜中での固定電荷の移動
を抑制する事が可能である。結果的に薄膜トランジスタ
の閾値電圧のシフトがなくなると共にドレイン端での電
流制限が抑制され、安定したトランジスタ特性を得る事
ができる。特に電流制限がなくなる為駆動能力が増し高
速動作が要求される周辺駆動回路のデバイスとして好適
である。
印加される事を防ぐ為に、レーザアニールで再結晶化し
た多結晶シリコン等を用いたボトムゲート型の薄膜トラ
ンジスタにおいて、ドレイン等を構成する高濃度不純物
領域とチャネル領域との間に濃度の薄い拡散層（低濃度
不純物領域）を形成している。この薄膜トランジスタは
アクティブマトリクス型ディスプレイ用半導体装置の周
辺駆動回路に組み込まれる。低濃度不純物領域を設ける
事でドレイン端等での電界集中が緩和される。この為イ
ンパクトアイオナイゼーションの発生確率が減少すると
共に、ドレイン近傍における可動イオン等に起因するゲ
ート絶縁膜やバックゲート絶縁膜中での固定電荷の移動
を抑制する事が可能である。結果的に薄膜トランジスタ
の閾値電圧のシフトがなくなると共にドレイン端での電
流制限が抑制され、安定したトランジスタ特性を得る事
ができる。特に電流制限がなくなる為駆動能力が増し高
速動作が要求される周辺駆動回路のデバイスとして好適
である。
【０００９】
【発明の実施の形態】以下図面を参照して本発明の最良
な実施形態を詳細に説明する。図１は本発明にかかる半
導体装置の基本的な構成を示す模式的な断面図である。
アクティブマトリクスディスプレイ用の半導体装置は基
本的に、画素電極の集合と、画素電極を個々に駆動する
スイッチング素子の集合と、該スイッチング素子を動作
させる駆動回路とが絶縁基板上に集積形成されたもので
ある。このスイッチング素子及び駆動回路は薄膜トラン
ジスタで構成されている。図１では、特に理解を容易に
する為駆動回路を構成する薄膜トランジスタを１個のみ
示している。この薄膜トランジスタ０は絶縁基板１にパ
タニング形成されたゲート電極２と、これを被覆するゲ
ート絶縁膜３と、その上に成膜された半導体薄膜４とを
備えている。この半導体薄膜４は例えばレーザ光の照射
により再結晶化した多結晶シリコンからなる。この半導
体薄膜４にはチャネル領域５及びドレインＤ／ソースＳ
となる高濃度不純物領域６が形成されている。本例では
この薄膜トランジスタ０はｎチャネル型であり、高濃度
不純物領域６はＮ＋となっている。チャネル領域５はイ
オンドーピングの際のマスクを兼ねた第１層間絶縁膜８
により被覆されている。さらに、薄膜トランジスタ０の
全体が第２層間絶縁膜９により被覆されている。この第
２層間絶縁膜９の上には配線電極１０がパタニング形成
されており、コンタクトホールを介してドレインＤ及び
ソースＳに電気接続している。なお、ゲート電極２の表
面は陽極酸化膜１１により被覆されており、平坦化が図
られている。
な実施形態を詳細に説明する。図１は本発明にかかる半
導体装置の基本的な構成を示す模式的な断面図である。
アクティブマトリクスディスプレイ用の半導体装置は基
本的に、画素電極の集合と、画素電極を個々に駆動する
スイッチング素子の集合と、該スイッチング素子を動作
させる駆動回路とが絶縁基板上に集積形成されたもので
ある。このスイッチング素子及び駆動回路は薄膜トラン
ジスタで構成されている。図１では、特に理解を容易に
する為駆動回路を構成する薄膜トランジスタを１個のみ
示している。この薄膜トランジスタ０は絶縁基板１にパ
タニング形成されたゲート電極２と、これを被覆するゲ
ート絶縁膜３と、その上に成膜された半導体薄膜４とを
備えている。この半導体薄膜４は例えばレーザ光の照射
により再結晶化した多結晶シリコンからなる。この半導
体薄膜４にはチャネル領域５及びドレインＤ／ソースＳ
となる高濃度不純物領域６が形成されている。本例では
この薄膜トランジスタ０はｎチャネル型であり、高濃度
不純物領域６はＮ＋となっている。チャネル領域５はイ
オンドーピングの際のマスクを兼ねた第１層間絶縁膜８
により被覆されている。さらに、薄膜トランジスタ０の
全体が第２層間絶縁膜９により被覆されている。この第
２層間絶縁膜９の上には配線電極１０がパタニング形成
されており、コンタクトホールを介してドレインＤ及び
ソースＳに電気接続している。なお、ゲート電極２の表
面は陽極酸化膜１１により被覆されており、平坦化が図
られている。
【００１０】特徴事項として、少なくとも駆動回路に属
する薄膜トランジスタ０は、少なくともドレインＤ側の
高濃度不純物領域６とチャネル領域５との間に低濃度不
純物領域７が設けられている。本例では、ドレインＤ側
に加えソースＳ側にも低濃度不純物領域７が設けられて
いる。この低濃度不純物領域７はドレイン端の電界集中
を緩和して半導体薄膜４の上下に接する層間絶縁膜８，
９及びゲード絶縁膜３に発生する電荷を抑制する。具体
的には、ドレイン端での電界集中を緩和する事で、イン
パクトアイオナイゼーションの発生確率を減少させる事
ができる。又、ドレイン近傍の可動イオンに起因するゲ
ート絶縁膜やバックゲート絶縁膜での固定電荷の移動を
起させない様にする事が可能である。結果的に、薄膜ト
ランジスタ０の閾値電圧のシフトがなくなると共にドレ
イン端におけるトランジスタの電流制限が生じなくな
り、安定したトランジスタ特性を得る事ができる。
する薄膜トランジスタ０は、少なくともドレインＤ側の
高濃度不純物領域６とチャネル領域５との間に低濃度不
純物領域７が設けられている。本例では、ドレインＤ側
に加えソースＳ側にも低濃度不純物領域７が設けられて
いる。この低濃度不純物領域７はドレイン端の電界集中
を緩和して半導体薄膜４の上下に接する層間絶縁膜８，
９及びゲード絶縁膜３に発生する電荷を抑制する。具体
的には、ドレイン端での電界集中を緩和する事で、イン
パクトアイオナイゼーションの発生確率を減少させる事
ができる。又、ドレイン近傍の可動イオンに起因するゲ
ート絶縁膜やバックゲート絶縁膜での固定電荷の移動を
起させない様にする事が可能である。結果的に、薄膜ト
ランジスタ０の閾値電圧のシフトがなくなると共にドレ
イン端におけるトランジスタの電流制限が生じなくな
り、安定したトランジスタ特性を得る事ができる。
【００１１】図２は本発明にかかる半導体装置の他の部
分を示す模式的な部分断面図である。図２ではスイッチ
ング素子を構成する薄膜トランジスタ０が１個のみ示さ
れている。この薄膜トランジスタも図１に示した駆動回
路用の薄膜トランジスタと同様に電界集中を緩和する低
濃度不純物領域７が設けられている。このボトムゲート
型の薄膜トランジスタ０は第３層間絶縁膜２１により被
覆されている。この第３層間絶縁膜２１の上には遮光膜
２２がパタニング形成されている。この遮光膜２２の上
には平坦化膜２３が形成されている。最後に、この平坦
化膜２３の上には画素電極２４がパタニング形成されて
おり、導電性を有する遮光膜２２及び配線電極１０を介
して薄膜トランジスタ０のドレインＤに電気接続してい
る。
分を示す模式的な部分断面図である。図２ではスイッチ
ング素子を構成する薄膜トランジスタ０が１個のみ示さ
れている。この薄膜トランジスタも図１に示した駆動回
路用の薄膜トランジスタと同様に電界集中を緩和する低
濃度不純物領域７が設けられている。このボトムゲート
型の薄膜トランジスタ０は第３層間絶縁膜２１により被
覆されている。この第３層間絶縁膜２１の上には遮光膜
２２がパタニング形成されている。この遮光膜２２の上
には平坦化膜２３が形成されている。最後に、この平坦
化膜２３の上には画素電極２４がパタニング形成されて
おり、導電性を有する遮光膜２２及び配線電極１０を介
して薄膜トランジスタ０のドレインＤに電気接続してい
る。
【００１２】図３の（Ａ）は電界集中の緩和を目的とし
た低濃度不純物領域を設けていない従来のボトムゲート
型薄膜トランジスタの信頼性試験結果を示すグラフであ
る。この信頼性試験では所定期間高温状態に保持しバイ
アスを印加している。試験前と試験後で薄膜トランジス
タのゲート電圧ＶＧＳ／ドレイン電流ＩＤＳ特性を測定
した。カーブＳは試験前の特性を示し、カーブＴは試験
後の特性を示す。グラフから明らかな様に高温バイアス
で加速試験を行なうと閾値電圧がシフトすると共にオン
電流が減少する一方オフ電流が増加する。この様に、従
来の薄膜トランジスタでは特性劣化が著しく十分な信頼
性を備えていない。これに対し、（Ｂ）は本発明に従っ
て電界集中の緩和用に低濃度不純物領域を介在させた薄
膜トランジスタの信頼性試験結果を示している。グラフ
から明らかな様に試験前の特性を示すカーブＳと試験後
の特性を示すカーブＴとの間で優位な差は現われておら
ず、閾値電圧及び駆動電流等に変化は見られない。
た低濃度不純物領域を設けていない従来のボトムゲート
型薄膜トランジスタの信頼性試験結果を示すグラフであ
る。この信頼性試験では所定期間高温状態に保持しバイ
アスを印加している。試験前と試験後で薄膜トランジス
タのゲート電圧ＶＧＳ／ドレイン電流ＩＤＳ特性を測定
した。カーブＳは試験前の特性を示し、カーブＴは試験
後の特性を示す。グラフから明らかな様に高温バイアス
で加速試験を行なうと閾値電圧がシフトすると共にオン
電流が減少する一方オフ電流が増加する。この様に、従
来の薄膜トランジスタでは特性劣化が著しく十分な信頼
性を備えていない。これに対し、（Ｂ）は本発明に従っ
て電界集中の緩和用に低濃度不純物領域を介在させた薄
膜トランジスタの信頼性試験結果を示している。グラフ
から明らかな様に試験前の特性を示すカーブＳと試験後
の特性を示すカーブＴとの間で優位な差は現われておら
ず、閾値電圧及び駆動電流等に変化は見られない。
【００１３】本発明の薄膜トランジスタは特にアクティ
ブマトリクスディスプレイ用半導体装置の周辺駆動回路
に好適である。この周辺駆動回路は基本的にＣＭＯＳ回
路からなり、その一例となるインバータを図４に示す。
（Ａ）はインバータの基本的な構成を示しており、ｐチ
ャネル型の薄膜トランジスタ（ｐｃｈ）とｎチャネル型
の薄膜トランジスタ（ｎｃｈ）を直列接続した構造とな
っている。ｐｃｈのソースＳは電源電圧側に接続され、
ｎｃｈのソースＳは接地（ＧＮＤ）側に接続されてい
る。又、ｐｃｈ及びｎｃｈのドレインＤは共通接続され
出力信号用の端子となる。一方、ｐｃｈ及びｎｃｈのゲ
ート電極Ｇは同じく共通接続され入力信号用の端子とな
る。（Ａ）のインバータは標準的なもので何等電界集中
緩和用の低濃度不純物領域は設けられていない。これに
対し、（Ｂ）は本発明の一実施例を表わしており、ｐｃ
ｈのソース側及びドレイン側に低濃度不純物領域（Ｐ
−）が設けられている。又ｎｃｈ側のソース及びドレイ
ンにも低濃度不純物領域（Ｎ−）が設けられている。
（Ｃ）の例では、ｐｃｈのドレイン側及びｎｃｈのドレ
イン側のみに低濃度不純物領域が設けられている。基本
的に、高電界が集中するのはドレイン側であり、少なく
とも（Ｃ）の構成とすれば有効である。又（Ｄ）の実施
例では、ｎｃｈのソース側及びドレイン側のみに低濃度
不純物領域が設けられている。一般に、インパクトアイ
オナイゼーション等の影響を受け特性の劣化が生じるの
はｎｃｈ側に顕著である。この為、（Ｄ）の実施例で
は、ｎｃｈ側のみに電界集中緩和用の低濃度不純物領域
を設けている。
ブマトリクスディスプレイ用半導体装置の周辺駆動回路
に好適である。この周辺駆動回路は基本的にＣＭＯＳ回
路からなり、その一例となるインバータを図４に示す。
（Ａ）はインバータの基本的な構成を示しており、ｐチ
ャネル型の薄膜トランジスタ（ｐｃｈ）とｎチャネル型
の薄膜トランジスタ（ｎｃｈ）を直列接続した構造とな
っている。ｐｃｈのソースＳは電源電圧側に接続され、
ｎｃｈのソースＳは接地（ＧＮＤ）側に接続されてい
る。又、ｐｃｈ及びｎｃｈのドレインＤは共通接続され
出力信号用の端子となる。一方、ｐｃｈ及びｎｃｈのゲ
ート電極Ｇは同じく共通接続され入力信号用の端子とな
る。（Ａ）のインバータは標準的なもので何等電界集中
緩和用の低濃度不純物領域は設けられていない。これに
対し、（Ｂ）は本発明の一実施例を表わしており、ｐｃ
ｈのソース側及びドレイン側に低濃度不純物領域（Ｐ
−）が設けられている。又ｎｃｈ側のソース及びドレイ
ンにも低濃度不純物領域（Ｎ−）が設けられている。
（Ｃ）の例では、ｐｃｈのドレイン側及びｎｃｈのドレ
イン側のみに低濃度不純物領域が設けられている。基本
的に、高電界が集中するのはドレイン側であり、少なく
とも（Ｃ）の構成とすれば有効である。又（Ｄ）の実施
例では、ｎｃｈのソース側及びドレイン側のみに低濃度
不純物領域が設けられている。一般に、インパクトアイ
オナイゼーション等の影響を受け特性の劣化が生じるの
はｎｃｈ側に顕著である。この為、（Ｄ）の実施例で
は、ｎｃｈ側のみに電界集中緩和用の低濃度不純物領域
を設けている。
【００１４】図５は本発明にかかる半導体装置を用いて
組み立てられたアクティブマトリクス型電気光学装置の
一例である液晶ディスプレイを示す模式的なブロック図
である。図示する様に、この電気光学装置は画面部３１
と周辺部とに分かれている。画面部３１には行列状にゲ
ート配線Ｘと信号配線Ｙが形成されている。両配線Ｘ，
Ｙの各交点には薄膜トランジスタ３２、液晶容量３３、
付加容量３４等が集積形成されている。液晶容量３３は
画素電極と対向電極３５との間に保持された液晶からな
る。なお、対向電極３５は対向基板側に形成されてい
る。画素電極を駆動するスイッチング素子となる薄膜ト
ランジスタ３２はそのゲート電極が対応するゲート配線
Ｘに接続され、ソースが対応する信号配線Ｙに接続さ
れ、ドレインが対応する画素電極に接続されている。一
方周辺回路部は垂直駆動回路３６と水平駆動回路３７に
分かれている。垂直駆動回路３６は垂直方向シフトレジ
スタ３８とバッファ回路３９からなる。バッファ回路３
９は各ゲート配線Ｘに接続されている。垂直方向シフト
レジスタ３８は外部から入力されるスタート信号に応答
してバッファ回路３９を介し線順次でゲートパルスを各
ゲート配線Ｘに出力する。この結果、スイッチング素子
用の薄膜トランジスタ３２は行単位で線順次選択され
る。一方、水平駆動回路３７は水平方向シフトレジスタ
４０とサンプルホールド回路４１とからなる。サンプル
ホールド回路４１は水平スイッチ４２を介して各信号配
線Ｙに接続している。各水平スイッチ４２の入力端子に
は三原色に分かれた画像信号ＲＥＤ，ＧＲＥＥＮ，ＢＬ
ＵＥが供給されている。水平方向シフトレジスタ４０は
スタート信号に応じて順次サンプルホールド回路４１を
駆動し、点順次で水平スイッチ４２を開閉制御する。こ
の結果、画像信号が点順次で各液晶容量３３に書き込ま
れる。かかる構造において、水平方向シフトレジスタ４
０、サンプルホールド回路４１、垂直方向シフトレジス
タ３８、バッファ回路３９等は何れも本発明にかかるボ
トムゲート型の多結晶シリコン薄膜トランジスタで構成
されている。例えば、これらの回路に含まれるインバー
タは図４の（Ｂ），（Ｃ），（Ｄ）に示した構造のもの
が採用される。一般に、図５に示したアクティブマトリ
クス液晶ディスプレイでは周辺駆動回路は１５Ｖの電源
電圧で動作する。薄膜トランジスタに加わる電界はドレ
イン端で高いものとなる。駆動回路は電圧１５Ｖで駆動
するが、薄膜トランジスタに何等電界集中緩和の対策を
とらないと経時的にトランジスタの電流駆動能力が低下
する。この為、高い周波数での追従性が悪くなり、最終
的には画面に画像を表示する事が不可能になる。
組み立てられたアクティブマトリクス型電気光学装置の
一例である液晶ディスプレイを示す模式的なブロック図
である。図示する様に、この電気光学装置は画面部３１
と周辺部とに分かれている。画面部３１には行列状にゲ
ート配線Ｘと信号配線Ｙが形成されている。両配線Ｘ，
Ｙの各交点には薄膜トランジスタ３２、液晶容量３３、
付加容量３４等が集積形成されている。液晶容量３３は
画素電極と対向電極３５との間に保持された液晶からな
る。なお、対向電極３５は対向基板側に形成されてい
る。画素電極を駆動するスイッチング素子となる薄膜ト
ランジスタ３２はそのゲート電極が対応するゲート配線
Ｘに接続され、ソースが対応する信号配線Ｙに接続さ
れ、ドレインが対応する画素電極に接続されている。一
方周辺回路部は垂直駆動回路３６と水平駆動回路３７に
分かれている。垂直駆動回路３６は垂直方向シフトレジ
スタ３８とバッファ回路３９からなる。バッファ回路３
９は各ゲート配線Ｘに接続されている。垂直方向シフト
レジスタ３８は外部から入力されるスタート信号に応答
してバッファ回路３９を介し線順次でゲートパルスを各
ゲート配線Ｘに出力する。この結果、スイッチング素子
用の薄膜トランジスタ３２は行単位で線順次選択され
る。一方、水平駆動回路３７は水平方向シフトレジスタ
４０とサンプルホールド回路４１とからなる。サンプル
ホールド回路４１は水平スイッチ４２を介して各信号配
線Ｙに接続している。各水平スイッチ４２の入力端子に
は三原色に分かれた画像信号ＲＥＤ，ＧＲＥＥＮ，ＢＬ
ＵＥが供給されている。水平方向シフトレジスタ４０は
スタート信号に応じて順次サンプルホールド回路４１を
駆動し、点順次で水平スイッチ４２を開閉制御する。こ
の結果、画像信号が点順次で各液晶容量３３に書き込ま
れる。かかる構造において、水平方向シフトレジスタ４
０、サンプルホールド回路４１、垂直方向シフトレジス
タ３８、バッファ回路３９等は何れも本発明にかかるボ
トムゲート型の多結晶シリコン薄膜トランジスタで構成
されている。例えば、これらの回路に含まれるインバー
タは図４の（Ｂ），（Ｃ），（Ｄ）に示した構造のもの
が採用される。一般に、図５に示したアクティブマトリ
クス液晶ディスプレイでは周辺駆動回路は１５Ｖの電源
電圧で動作する。薄膜トランジスタに加わる電界はドレ
イン端で高いものとなる。駆動回路は電圧１５Ｖで駆動
するが、薄膜トランジスタに何等電界集中緩和の対策を
とらないと経時的にトランジスタの電流駆動能力が低下
する。この為、高い周波数での追従性が悪くなり、最終
的には画面に画像を表示する事が不可能になる。
【００１５】図６は本発明にかかる電気光学装置の他の
例を示す模式的なブロック図である。基本的には図５に
示した電気光学装置と同様であり、対応する部分には対
応する参照番号を付して理解を容易にしている。異なる
点は、図５に示した電気光学装置が点順次表示方式を採
用しているのに対し、図６に示した電気光学装置は線順
次表示方式を採用している。これに応じて、図５のサン
プルホールド回路４１が図６ではラインメモリ回路４１
ａに代わっている。この場合、水平スイッチ４２には外
部から線順次信号が入力され、ラインメモリ回路４１ａ
に１ライン毎書き込まれた画像信号が一斉に信号配線Ｙ
側に出力される。この様な線順次表示方式でも水平方向
シフトレジスタ４０や垂直方向シフトレジスタ３８は高
速動作を行なうので、前述した様に薄膜トランジスタの
ドレイン端における電界集中を緩和する対策が必要にな
る。
例を示す模式的なブロック図である。基本的には図５に
示した電気光学装置と同様であり、対応する部分には対
応する参照番号を付して理解を容易にしている。異なる
点は、図５に示した電気光学装置が点順次表示方式を採
用しているのに対し、図６に示した電気光学装置は線順
次表示方式を採用している。これに応じて、図５のサン
プルホールド回路４１が図６ではラインメモリ回路４１
ａに代わっている。この場合、水平スイッチ４２には外
部から線順次信号が入力され、ラインメモリ回路４１ａ
に１ライン毎書き込まれた画像信号が一斉に信号配線Ｙ
側に出力される。この様な線順次表示方式でも水平方向
シフトレジスタ４０や垂直方向シフトレジスタ３８は高
速動作を行なうので、前述した様に薄膜トランジスタの
ドレイン端における電界集中を緩和する対策が必要にな
る。
【００１６】最後に図７ないし図１０の工程図を参照し
て、本発明にかかる半導体装置の製造方法を詳細に説明
する。先ず図７の工程（Ａ）で低融点ガラス等からなる
絶縁基板５１を用意する。工程（Ｂ）に進みスパッタリ
ングでＭｏ／Ｔａ等の金属膜５２を成膜する。工程
（Ｃ）に進みドライエッチングで金属膜５２をパタニン
グしゲート電極５３に加工する。工程（Ｄ）に進み陽極
酸化処理を施しゲート電極５３を陽極酸化膜５４で被覆
する。この後陽極酸化処理に用いた電極の部分をエッチ
ングで除去する。工程（Ｅ）に進み必要に応じゲート電
極５３の表面から陽極酸化膜５４を部分的にエッチング
で除去しコンタクト部分を設ける。
て、本発明にかかる半導体装置の製造方法を詳細に説明
する。先ず図７の工程（Ａ）で低融点ガラス等からなる
絶縁基板５１を用意する。工程（Ｂ）に進みスパッタリ
ングでＭｏ／Ｔａ等の金属膜５２を成膜する。工程
（Ｃ）に進みドライエッチングで金属膜５２をパタニン
グしゲート電極５３に加工する。工程（Ｄ）に進み陽極
酸化処理を施しゲート電極５３を陽極酸化膜５４で被覆
する。この後陽極酸化処理に用いた電極の部分をエッチ
ングで除去する。工程（Ｅ）に進み必要に応じゲート電
極５３の表面から陽極酸化膜５４を部分的にエッチング
で除去しコンタクト部分を設ける。
【００１７】図８の工程（Ｆ）に進み、Ｐ−ＣＶＤ法で
ゲート絶縁膜５５及び半導体薄膜５６を連続的に成膜す
る。本例ではゲート絶縁膜５５はＳｉＮ／ＳｉＯ2 の二
層構造となっている。又、半導体薄膜５６は非晶質シリ
コンである。続いてイオンドーピング装置を用いＳｉ，
ＳｉＦ，Ｆイオン等を電界加速で半導体薄膜５６中に導
入する。この後レーザ光を照射して半導体薄膜５６を非
晶質から多結晶に転換する。工程（Ｇ）に進み半導体薄
膜５６の上にＣＶＤ法でＳｉＯ2 膜５７を成膜する。さ
らにこの上にフォトレジスト５８を塗布する。ゲート電
極５３をマスクとして裏面からの露光処理を行ない、フ
ォトレジスト５８をパタニングする。図示する様に、フ
ォトレジスト５８のパタンはゲート電極５３のパタンと
整合している。工程（Ｈ）に進みパタニングされたフォ
トレジスト５８をマスクとしてＳｉＯ2 膜５７をエッチ
ングする。この様にしてパタニングされたフォトレジス
ト５８及びＳｉＯ2 膜５７をマスクとしてイオンドーピ
ングにより不純物を多結晶化された半導体薄膜５６中に
比較的低ドーズ量で注入し、低濃度不純物領域５９を形
成する。本例ではイオンドーピングの原料ガスとしてＰ
Ｈ3 を用い、Ｎ−の低濃度不純物領域５９を形成してい
る。その不純物濃度は５×１０19／cm3 以下に制御され
ている。なお、ＳｉＯ2 膜５７の直下には不純物が注入
されないチャネル領域６０が残される。さらに工程
（Ｉ）に進み、使用済みとなった先のフォトレジスト５
８に代え、一回り大きなパタンのフォトレジスト６１を
形成する。このフォトレジスト６１をマスクとしてイオ
ンドーピングにより不純物を高濃度で半導体薄膜５６中
に注入し、高濃度不純物領域６２を設ける。ここでもイ
オンドーピングの原料ガスとしてＰＨ3 を用いＮ＋の高
濃度不純物領域６２を設けている。その不純物濃度は５
×１０19／cm3 以上である。この様にして形成された高
濃度不純物領域６２はｎチャネル型薄膜トランジスタ６
３のソース及びドレインとなる。又、チャネル領域６０
とその両側の高濃度不純物領域６２との間には、フォト
レジスト６１により覆われた低濃度不純物領域５９が残
される事になる。
ゲート絶縁膜５５及び半導体薄膜５６を連続的に成膜す
る。本例ではゲート絶縁膜５５はＳｉＮ／ＳｉＯ2 の二
層構造となっている。又、半導体薄膜５６は非晶質シリ
コンである。続いてイオンドーピング装置を用いＳｉ，
ＳｉＦ，Ｆイオン等を電界加速で半導体薄膜５６中に導
入する。この後レーザ光を照射して半導体薄膜５６を非
晶質から多結晶に転換する。工程（Ｇ）に進み半導体薄
膜５６の上にＣＶＤ法でＳｉＯ2 膜５７を成膜する。さ
らにこの上にフォトレジスト５８を塗布する。ゲート電
極５３をマスクとして裏面からの露光処理を行ない、フ
ォトレジスト５８をパタニングする。図示する様に、フ
ォトレジスト５８のパタンはゲート電極５３のパタンと
整合している。工程（Ｈ）に進みパタニングされたフォ
トレジスト５８をマスクとしてＳｉＯ2 膜５７をエッチ
ングする。この様にしてパタニングされたフォトレジス
ト５８及びＳｉＯ2 膜５７をマスクとしてイオンドーピ
ングにより不純物を多結晶化された半導体薄膜５６中に
比較的低ドーズ量で注入し、低濃度不純物領域５９を形
成する。本例ではイオンドーピングの原料ガスとしてＰ
Ｈ3 を用い、Ｎ−の低濃度不純物領域５９を形成してい
る。その不純物濃度は５×１０19／cm3 以下に制御され
ている。なお、ＳｉＯ2 膜５７の直下には不純物が注入
されないチャネル領域６０が残される。さらに工程
（Ｉ）に進み、使用済みとなった先のフォトレジスト５
８に代え、一回り大きなパタンのフォトレジスト６１を
形成する。このフォトレジスト６１をマスクとしてイオ
ンドーピングにより不純物を高濃度で半導体薄膜５６中
に注入し、高濃度不純物領域６２を設ける。ここでもイ
オンドーピングの原料ガスとしてＰＨ3 を用いＮ＋の高
濃度不純物領域６２を設けている。その不純物濃度は５
×１０19／cm3 以上である。この様にして形成された高
濃度不純物領域６２はｎチャネル型薄膜トランジスタ６
３のソース及びドレインとなる。又、チャネル領域６０
とその両側の高濃度不純物領域６２との間には、フォト
レジスト６１により覆われた低濃度不純物領域５９が残
される事になる。
【００１８】図９の工程（Ｊ）に進み、ｎチャネル型の
薄膜トランジスタ６３を第３のフォトレジスト６４で被
覆する。このフォトレジスト６４で覆われていない部分
には他のゲート電極５３や半導体薄膜５６、ＳｉＯ2 膜
５７等が露出している。ＳｉＯ2 膜５７の直下には不純
物が注入されていないチャネル領域６０が残されてい
る。この状態でイオンドーピングによりＰ型の不純物Ｂ
を高濃度で注入する。この結果半導体薄膜５６にはＰ＋
の高濃度不純物領域６５が形成される。この高濃度不純
物領域６５はｐチャネル型薄膜トランジスタ６６のソー
ス及びドレインとなる。なお、このイオンドーピングに
おける原料ガスとしては例えばＢＦ3 を用いている。こ
の様にして、絶縁基板５１の上に一対のｎチャネル型薄
膜トランジスタ６３及びｐチャネル型薄膜トランジスタ
６６が形成される。その後工程（Ｋ）に進み、使用済み
となった第３のフォトレジスト６４を剥離する。さらに
工程（Ｌ）に進み、再びレーザ光を照射して、半導体薄
膜５６に注入された不純物の活性化を図っている。この
際レーザ光のエネルギー密度は２００mJ／cm2 〜５００
mJ／cm2 程度に設定されている。工程（Ｍ）に進み、半
導体薄膜５６をＨＦによるウェットエッチングでアイラ
ンド状にパタニングする。これにより、個々の薄膜トラ
ンジスタ６３，６６が互いに分離される。
薄膜トランジスタ６３を第３のフォトレジスト６４で被
覆する。このフォトレジスト６４で覆われていない部分
には他のゲート電極５３や半導体薄膜５６、ＳｉＯ2 膜
５７等が露出している。ＳｉＯ2 膜５７の直下には不純
物が注入されていないチャネル領域６０が残されてい
る。この状態でイオンドーピングによりＰ型の不純物Ｂ
を高濃度で注入する。この結果半導体薄膜５６にはＰ＋
の高濃度不純物領域６５が形成される。この高濃度不純
物領域６５はｐチャネル型薄膜トランジスタ６６のソー
ス及びドレインとなる。なお、このイオンドーピングに
おける原料ガスとしては例えばＢＦ3 を用いている。こ
の様にして、絶縁基板５１の上に一対のｎチャネル型薄
膜トランジスタ６３及びｐチャネル型薄膜トランジスタ
６６が形成される。その後工程（Ｋ）に進み、使用済み
となった第３のフォトレジスト６４を剥離する。さらに
工程（Ｌ）に進み、再びレーザ光を照射して、半導体薄
膜５６に注入された不純物の活性化を図っている。この
際レーザ光のエネルギー密度は２００mJ／cm2 〜５００
mJ／cm2 程度に設定されている。工程（Ｍ）に進み、半
導体薄膜５６をＨＦによるウェットエッチングでアイラ
ンド状にパタニングする。これにより、個々の薄膜トラ
ンジスタ６３，６６が互いに分離される。
【００１９】図１０の工程（Ｎ）に進み、ＣＶＤ法によ
りＰＳＧを堆積し、層間絶縁膜６７を設ける。工程
（Ｏ）に進み、ＨＦを用いたウェットエッチングで層間
絶縁膜６７にコンタクトホール６８を開口する。工程
（Ｐ）に進みスパッタリングでアルミニウム膜６９を堆
積する。最後に工程（Ｑ）でアルミニウム膜６９をパタ
ニングして配線電極７０に加工する。図から明らかな様
に、パタニングされた配線電極７０は薄膜トランジスタ
６３，６６のソースＳやドレインＤと電気接続してい
る。最後に、これらの配線電極７０は保護膜７１により
被覆される。
りＰＳＧを堆積し、層間絶縁膜６７を設ける。工程
（Ｏ）に進み、ＨＦを用いたウェットエッチングで層間
絶縁膜６７にコンタクトホール６８を開口する。工程
（Ｐ）に進みスパッタリングでアルミニウム膜６９を堆
積する。最後に工程（Ｑ）でアルミニウム膜６９をパタ
ニングして配線電極７０に加工する。図から明らかな様
に、パタニングされた配線電極７０は薄膜トランジスタ
６３，６６のソースＳやドレインＤと電気接続してい
る。最後に、これらの配線電極７０は保護膜７１により
被覆される。
【００２０】
【発明の効果】以上説明した様に、本発明によれば、表
示用半導体装置の駆動回路部に形成された薄膜トランジ
スタはボトムゲート構造を有し且つ多結晶シリコン等を
活性層としている。この半導体薄膜にはチャネル領域及
びドレイン／ソースとなる高濃度不純物領域が形成され
ている。さらに、少なくともドレイン側の高濃度不純物
領域とチャネル領域との間に低濃度不純物領域が設けら
れており、ドレイン端の電界集中を緩和して半導体薄膜
の上下に接する層間絶縁膜及びゲート絶縁膜に発生する
電荷を抑制する。これにより薄膜トランジスタの特性劣
化が生じなくなり、低温プロセスで安価な透明絶縁基板
に表示ディスプレイ用の駆動回路を形成する事ができ
る。電界集中緩和用の低濃度不純物領域が設けられてい
る為駆動電圧を１５Ｖ以上に設定しても薄膜トランジス
タの特性劣化が生ぜず、ディスプレイ表示が可能にな
る。結果としてアクティブマトリクス型ディスプレイを
長期間安定して表示する事が可能になる。
示用半導体装置の駆動回路部に形成された薄膜トランジ
スタはボトムゲート構造を有し且つ多結晶シリコン等を
活性層としている。この半導体薄膜にはチャネル領域及
びドレイン／ソースとなる高濃度不純物領域が形成され
ている。さらに、少なくともドレイン側の高濃度不純物
領域とチャネル領域との間に低濃度不純物領域が設けら
れており、ドレイン端の電界集中を緩和して半導体薄膜
の上下に接する層間絶縁膜及びゲート絶縁膜に発生する
電荷を抑制する。これにより薄膜トランジスタの特性劣
化が生じなくなり、低温プロセスで安価な透明絶縁基板
に表示ディスプレイ用の駆動回路を形成する事ができ
る。電界集中緩和用の低濃度不純物領域が設けられてい
る為駆動電圧を１５Ｖ以上に設定しても薄膜トランジス
タの特性劣化が生ぜず、ディスプレイ表示が可能にな
る。結果としてアクティブマトリクス型ディスプレイを
長期間安定して表示する事が可能になる。
【図１】本発明にかかる半導体装置を示す模式的な断面
図である。
図である。
【図２】本発明にかかる半導体装置の他の部分を示す模
式的な断面図である。
式的な断面図である。
【図３】半導体装置に形成される薄膜トランジスタの信
頼性試験結果を示すグラフである。
頼性試験結果を示すグラフである。
【図４】本発明にかかる半導体装置に形成されるＣＭＯ
Ｓ回路の一例を示すブロック図である。
Ｓ回路の一例を示すブロック図である。
【図５】本発明にかかるアクティブマトリクス型電気光
学装置の一例を示すブロック図である。
学装置の一例を示すブロック図である。
【図６】本発明にかかるアクティブマトリクス型電気光
学装置の他の例を示すブロック図である。
学装置の他の例を示すブロック図である。
【図７】本発明にかかる半導体装置の製造方法を示す工
程図である。
程図である。
【図８】同じく製造方法を示す工程図である。
【図９】同じく製造方法を示す工程図である。
【図１０】同じく製造方法を示す工程図である。
【図１１】従来の半導体装置の一例を示す断面図であ
る。
る。
【図１２】従来の半導体装置の他の例を示す断面図であ
る。
る。
０ 薄膜トランジスタ １ 絶縁基板 ２ ゲート電極 ３ ゲート絶縁膜 ４ 半導体薄膜 ５ チャネル領域 ６ 高濃度不純物領域 ７ 低濃度不純物領域 ８ 第１層間絶縁膜 ９ 第２層間絶縁膜 １０ 配線電極 ２４ 画素電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 下垣内 康 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 森田 真太郎 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内
Claims (4)
- 【請求項１】 画素電極の集合と、画素電極を個々に駆
動するスイッチング素子の集合と、該スイッチング素子
を動作させる駆動回路とが絶縁基板上に集積形成された
半導体装置であって、 該スイッチング素子及び駆動回路は薄膜トランジスタで
構成されており、 該薄膜トランジスタは絶縁基板にパタニング形成された
ゲート電極と、これを被覆するゲート絶縁膜と、その上
に成膜されチャネル領域及びドレイン／ソースとなる高
濃度不純物領域が形成される半導体薄膜とを備えたボト
ムゲート構造を有し、 少なくとも該駆動回路に属する薄膜トランジスタは、少
なくともドレイン側の高濃度不純物領域とチャネル領域
との間に低濃度不純物領域が設けられている事を特徴と
する半導体装置。 - 【請求項２】 前記半導体薄膜はレーザ光の照射により
再結晶化した多結晶シリコンからなる事を特徴とする請
求項１記載の半導体装置。 - 【請求項３】 前記低濃度不純物領域はドレイン端の電
界集中を緩和して該半導体薄膜の上下に接する層間絶縁
膜及びゲート絶縁膜に発生する電荷を抑制する事を特徴
とする請求項１記載の半導体装置。 - 【請求項４】 所定の間隙を介して互いに接合した一対
の絶縁基板と、該間隙に保持された電気光学物質とを備
えたパネル構造を有し、 一方の絶縁基板には対向電極が形成され、他方の絶縁基
板には画素電極の集合と、画素電極を個々に駆動するス
イッチング素子の集合と、該スイッチング素子を動作さ
せる駆動回路とが集積形成された電気光学装置であっ
て、 該スイッチング素子及び駆動回路は薄膜トランジスタで
構成されており、 該薄膜トランジスタは絶縁基板にパタニング形成された
ゲート電極と、これを被覆するゲート絶縁膜と、その上
に成膜されチャネル領域及びドレイン／ソースとなる高
濃度不純物領域が形成される半導体薄膜とを備えたボト
ムゲート構造を有し、 少なくとも該駆動回路に属する薄膜トランジスタは、少
なくともドレイン側の高濃度不純物領域とチャネル領域
との間に低濃度不純物領域が設けられている事を特徴と
する電気光学装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33577295A JPH09153624A (ja) | 1995-11-30 | 1995-11-30 | 半導体装置 |
| US08/757,279 US5903014A (en) | 1995-11-30 | 1996-11-27 | Semiconductor device for driving a substrate of an electro-optical device |
| KR1019960059386A KR970030914A (ko) | 1995-11-30 | 1996-11-29 | 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33577295A JPH09153624A (ja) | 1995-11-30 | 1995-11-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09153624A true JPH09153624A (ja) | 1997-06-10 |
Family
ID=18292285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33577295A Pending JPH09153624A (ja) | 1995-11-30 | 1995-11-30 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5903014A (ja) |
| JP (1) | JPH09153624A (ja) |
| KR (1) | KR970030914A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| EP0913860A3 (en) * | 1997-10-29 | 2001-05-09 | Xerox Corporation | Method of manufacturing a thin film transistor |
| JP2001203360A (ja) * | 1999-11-18 | 2001-07-27 | Xerox Corp | トップゲートセルフアラインポリシリコン薄膜トランジスタ、その製造方法、及びアレイ |
| US6518941B1 (en) | 1997-08-28 | 2003-02-11 | Seiko Epson Corporation | Display device |
| EP0989614A3 (en) * | 1998-09-04 | 2009-06-10 | Sel Semiconductor Energy Laboratory Co., Ltd. | TFT with an LDD structure and its manufacturing method |
| US7935581B2 (en) | 2006-08-11 | 2011-05-03 | Samsung Mobile Display Co., Ltd. | Method of fabricating thin film transistor array substrate |
| JP2014116618A (ja) * | 1999-04-06 | 2014-06-26 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
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| TW408246B (en) * | 1997-09-12 | 2000-10-11 | Sanyo Electric Co | Semiconductor device and display device having laser-annealed semiconductor element |
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1995
- 1995-11-30 JP JP33577295A patent/JPH09153624A/ja active Pending
-
1996
- 1996-11-27 US US08/757,279 patent/US5903014A/en not_active Expired - Fee Related
- 1996-11-29 KR KR1019960059386A patent/KR970030914A/ko not_active Ceased
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| KR970030914A (ko) | 1997-06-26 |
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