JPH11112327A - Ｃｍｏｓ論理回路を含む論理回路 - Google Patents
Ｃｍｏｓ論理回路を含む論理回路Info
- Publication number
- JPH11112327A JPH11112327A JP9271223A JP27122397A JPH11112327A JP H11112327 A JPH11112327 A JP H11112327A JP 9271223 A JP9271223 A JP 9271223A JP 27122397 A JP27122397 A JP 27122397A JP H11112327 A JPH11112327 A JP H11112327A
- Authority
- JP
- Japan
- Prior art keywords
- level
- voltage level
- input line
- mos transistor
- logic circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【課題】ＣＭＯＳ論理回路を含む多入力選択回路等の高
速化と、ＣＭＯＳ論理回路の貫通電流の抑制を図る。 【解決手段】Ｈレベルの外部入力線１０８が選択された
時に、ＣＭＯＳインバータ１０１の入力線１０４ａの電
位の立ち上がりを電圧レベル検出手段１０２で検出して
ｐチャネルＭＯＳトランジスタ１０３をオンさせ、入力
線１０４ａをＨレベルに引き上げる。ＣＭＯＳインバー
タ１０１の出力線１０６ａに接続される負荷の影響を受
けることなく、回路動作を高速化するとともに、ＣＭＯ
Ｓインバータ１０１に貫通電流が流れる時間を短縮す
る。
速化と、ＣＭＯＳ論理回路の貫通電流の抑制を図る。 【解決手段】Ｈレベルの外部入力線１０８が選択された
時に、ＣＭＯＳインバータ１０１の入力線１０４ａの電
位の立ち上がりを電圧レベル検出手段１０２で検出して
ｐチャネルＭＯＳトランジスタ１０３をオンさせ、入力
線１０４ａをＨレベルに引き上げる。ＣＭＯＳインバー
タ１０１の出力線１０６ａに接続される負荷の影響を受
けることなく、回路動作を高速化するとともに、ＣＭＯ
Ｓインバータ１０１に貫通電流が流れる時間を短縮す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳ論理回路
を含む論理回路に係り、特に、そのような論理回路の高
速化及びＣＭＯＳ論理回路の貫通電流の抑制に関する。
を含む論理回路に係り、特に、そのような論理回路の高
速化及びＣＭＯＳ論理回路の貫通電流の抑制に関する。
【０００２】
【従来の技術】ＣＭＯＳ論理回路を含む論理回路の従来
例として、図９に示すような多入力選択回路が知られて
いる。この多入力選択回路は、多数の外部入力線８０６
のそれぞれに挿入されたスイッチ素子としてのＭＯＳト
ランジスタ８００を制御信号８０５により選択的にオン
させることによって、一つの外部入力線８０６の信号
を、ＣＭＯＳ論理回路であるＣＭＯＳインバータ８０１
の入力線８０３に入力し、その信号をＣＭＯＳインバー
タ８０１により波形整形して出力する。ＣＭＯＳインバ
ータ８０１の入力線８０３には、電圧レベル補正のため
のｐチャネルＭＯＳトランジスタ８０２が接続され、そ
のゲートはＣＭＯＳインバータ８０１の出力線８０４に
接続される。
例として、図９に示すような多入力選択回路が知られて
いる。この多入力選択回路は、多数の外部入力線８０６
のそれぞれに挿入されたスイッチ素子としてのＭＯＳト
ランジスタ８００を制御信号８０５により選択的にオン
させることによって、一つの外部入力線８０６の信号
を、ＣＭＯＳ論理回路であるＣＭＯＳインバータ８０１
の入力線８０３に入力し、その信号をＣＭＯＳインバー
タ８０１により波形整形して出力する。ＣＭＯＳインバ
ータ８０１の入力線８０３には、電圧レベル補正のため
のｐチャネルＭＯＳトランジスタ８０２が接続され、そ
のゲートはＣＭＯＳインバータ８０１の出力線８０４に
接続される。
【０００３】選択されたある外部入力線８０６がＨレベ
ルであったとすると、ＣＭＯＳインバータ８０１の入力
線８０３の電位が上がる結果、ＣＭＯＳインバータ８０
１の出力線８０４の電位は下がる。しかし、当該外部入
力線８０６に挿入されたＭＯＳトランジスタ８００の電
圧降下によって、入力線８０３の電位はＨレベルより低
い中間レベルとなるため、ＣＭＯＳインバータ８０１の
内部にいわゆる貫通電流が流れる。
ルであったとすると、ＣＭＯＳインバータ８０１の入力
線８０３の電位が上がる結果、ＣＭＯＳインバータ８０
１の出力線８０４の電位は下がる。しかし、当該外部入
力線８０６に挿入されたＭＯＳトランジスタ８００の電
圧降下によって、入力線８０３の電位はＨレベルより低
い中間レベルとなるため、ＣＭＯＳインバータ８０１の
内部にいわゆる貫通電流が流れる。
【０００４】ＣＭＯＳインバータ８０１を含め、一般に
ＣＭＯＳ論理回路においては、電源と接地との間にｐチ
ャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジ
スタが直列に接続されている。入力電位がＨレベル又は
Ｌレベルの時には、直列接続されたＭＯＳトランジスタ
の一方がオンし他方はオフするため、その直列接続を通
じて電源から接地へ貫通電流は流れない。しかし、入力
電位がＨレベルとＬレベルの中間的なレベルの時には、
両方のＭＯＳトランジスタが同時にオン状態となり貫通
電流が流れる。ある程度の重い負荷の接続が予想され
る、あるいは接続される負荷の種類を予め特定できない
目的に用いられるファンアウトの大きなＣＭＯＳ論理回
路の場合、貫通電流はかなり大きな値となるため、それ
を抑制しないと過熱や故障の原因となる。
ＣＭＯＳ論理回路においては、電源と接地との間にｐチ
ャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジ
スタが直列に接続されている。入力電位がＨレベル又は
Ｌレベルの時には、直列接続されたＭＯＳトランジスタ
の一方がオンし他方はオフするため、その直列接続を通
じて電源から接地へ貫通電流は流れない。しかし、入力
電位がＨレベルとＬレベルの中間的なレベルの時には、
両方のＭＯＳトランジスタが同時にオン状態となり貫通
電流が流れる。ある程度の重い負荷の接続が予想され
る、あるいは接続される負荷の種類を予め特定できない
目的に用いられるファンアウトの大きなＣＭＯＳ論理回
路の場合、貫通電流はかなり大きな値となるため、それ
を抑制しないと過熱や故障の原因となる。
【０００５】さて、ＣＭＯＳインバータ８０１が動作
し、その出力線８０４がある電圧レベルまで下がると、
入力線８０３と電源との間に接続されたｐチャネルＭＯ
Ｓトランジスタ８０２がオンし、入力線８０３は中間レ
ベルからＨレベルへ引き上げられる。かくして、ＣＭＯ
Ｓインバータ８０１の貫通電流が抑止される。
し、その出力線８０４がある電圧レベルまで下がると、
入力線８０３と電源との間に接続されたｐチャネルＭＯ
Ｓトランジスタ８０２がオンし、入力線８０３は中間レ
ベルからＨレベルへ引き上げられる。かくして、ＣＭＯ
Ｓインバータ８０１の貫通電流が抑止される。
【０００６】
【発明が解決しようとする課題】ＣＭＯＳインバータ８
０１の入力線８０３の対地容量Ｃの影響により、信号波
形が鈍る。外部入力線８０６の本数が多いほど同対地容
量Ｃは増大し、それだけ信号波形の鈍りが強くなり、選
択された外部入力線８０６の信号変化もしくは外部入力
線８０６の選択時点から、ＣＭＯＳインバータ８０１の
出力線８０４の信号変化までのディレイ時間が増加す
る。出力線８０４に接続される負荷の影響によっても、
その信号波形が鈍る。その鈍りの程度は負荷によって変
動し、一意に定まらない。その結果、出力線８０４で制
御されるｐチャネルＭＯＳトランジスタ８０２がオンす
る時刻が遅れ、貫通電流が流れる時間は増加し、しかも
一意に定まらないという問題がある。
０１の入力線８０３の対地容量Ｃの影響により、信号波
形が鈍る。外部入力線８０６の本数が多いほど同対地容
量Ｃは増大し、それだけ信号波形の鈍りが強くなり、選
択された外部入力線８０６の信号変化もしくは外部入力
線８０６の選択時点から、ＣＭＯＳインバータ８０１の
出力線８０４の信号変化までのディレイ時間が増加す
る。出力線８０４に接続される負荷の影響によっても、
その信号波形が鈍る。その鈍りの程度は負荷によって変
動し、一意に定まらない。その結果、出力線８０４で制
御されるｐチャネルＭＯＳトランジスタ８０２がオンす
る時刻が遅れ、貫通電流が流れる時間は増加し、しかも
一意に定まらないという問題がある。
【０００７】また、見方を変えると、ｐチャネルＭＯＳ
トランジスタ８０２は、ＣＭＯＳインバータ８０１の入
力波形の立ち上がりを加速してディレイ時間を減らす働
きもする。したがって、外部入力線８０６の選択時点も
しくは選択された外部入力線８０６の信号変化から、ｐ
チャネルＭＯＳトランジスタ８０２がオンされるまでの
時間を短縮すれば、それだけディレイ時間が短縮されて
回路が高速化する。
トランジスタ８０２は、ＣＭＯＳインバータ８０１の入
力波形の立ち上がりを加速してディレイ時間を減らす働
きもする。したがって、外部入力線８０６の選択時点も
しくは選択された外部入力線８０６の信号変化から、ｐ
チャネルＭＯＳトランジスタ８０２がオンされるまでの
時間を短縮すれば、それだけディレイ時間が短縮されて
回路が高速化する。
【０００８】その目的のためにＣＭＯＳインバータ８０
１の論理閾値を下げることが考えられる。こうすると、
負荷が軽い場合にはＣＭＯＳインバータ８０１の出力の
立ち下がりは早まるため、ｐチャネルＭＯＳトランジス
タ８０２のオン時刻も早まる。しかし、負荷が重い場合
にはＣＭＯＳインバータ８０１の出力の立ち下がりは遅
くなるため、結果として意図した高速化を達成できな
い。
１の論理閾値を下げることが考えられる。こうすると、
負荷が軽い場合にはＣＭＯＳインバータ８０１の出力の
立ち下がりは早まるため、ｐチャネルＭＯＳトランジス
タ８０２のオン時刻も早まる。しかし、負荷が重い場合
にはＣＭＯＳインバータ８０１の出力の立ち下がりは遅
くなるため、結果として意図した高速化を達成できな
い。
【０００９】本発明の目的は、ＣＭＯＳ論理回路を含む
論理回路において、より確実な貫通電流の抑制及び回路
動作の高速化を実現することである。
論理回路において、より確実な貫通電流の抑制及び回路
動作の高速化を実現することである。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、入出力に関し第１の論理レベルと第２の
論理レベルを有するＣＭＯＳ論理回路を含む論理回路に
おいて、該ＣＭＯＳ論理回路の入力線に接続され、該入
力線の電圧レベルを検出する電圧レベル検出手段と、該
電圧レベル検出手段及び該入力線に接続され、該電圧レ
ベル検出手段による電圧レベル検出結果に応じて、該入
力線の電位を該第１の論理レベルと該第２の論理レベル
の中間レベルから該第２の論理レベルへ補正する電圧レ
ベル補正手段とを具備せしめる。さらには、該電圧レベ
ル補正手段及び該ＣＭＯＳ論理回路の該入力線又は出力
線に接続され、該入力線の電位が該第２の論理レベルか
ら該第１の論理レベルへ変化する期間に該電圧レベル補
正手段による電圧レベル補正を抑止する電圧レベル補正
抑止手段とを具備せしめる。
め、本発明は、入出力に関し第１の論理レベルと第２の
論理レベルを有するＣＭＯＳ論理回路を含む論理回路に
おいて、該ＣＭＯＳ論理回路の入力線に接続され、該入
力線の電圧レベルを検出する電圧レベル検出手段と、該
電圧レベル検出手段及び該入力線に接続され、該電圧レ
ベル検出手段による電圧レベル検出結果に応じて、該入
力線の電位を該第１の論理レベルと該第２の論理レベル
の中間レベルから該第２の論理レベルへ補正する電圧レ
ベル補正手段とを具備せしめる。さらには、該電圧レベ
ル補正手段及び該ＣＭＯＳ論理回路の該入力線又は出力
線に接続され、該入力線の電位が該第２の論理レベルか
ら該第１の論理レベルへ変化する期間に該電圧レベル補
正手段による電圧レベル補正を抑止する電圧レベル補正
抑止手段とを具備せしめる。
【００１１】
【発明の実施の形態】以下、本発明の実施例を図面によ
り詳細に説明する。
り詳細に説明する。
【００１２】図１に本発明の第１の実施例である多入力
選択回路を、図２にその動作波形を示す。
選択回路を、図２にその動作波形を示す。
【００１３】図１において、１０１はＣＭＯＳ論理回路
の一種であるＣＭＯＳインバータである。このＣＭＯＳ
インバータ１０１は入出力の論理レベルとして第１と第
２の論理レベルを持つが、ここではＬ(low）レベルが第
１の論理レベル、Ｈ(high）レベルが第２の論理レベル
である。ＣＭＯＳインバータ１０１の入力線１０４ａに
は、多数の外部入力線１０８が、スイッチ素子としての
ＭＯＳトランジスタ１００を介して接続される。各外部
入力線１０８に挿入されたＭＯＳトランジスタ１００
は、それぞれの制御信号１０７によってオン、オフされ
る。
の一種であるＣＭＯＳインバータである。このＣＭＯＳ
インバータ１０１は入出力の論理レベルとして第１と第
２の論理レベルを持つが、ここではＬ(low）レベルが第
１の論理レベル、Ｈ(high）レベルが第２の論理レベル
である。ＣＭＯＳインバータ１０１の入力線１０４ａに
は、多数の外部入力線１０８が、スイッチ素子としての
ＭＯＳトランジスタ１００を介して接続される。各外部
入力線１０８に挿入されたＭＯＳトランジスタ１００
は、それぞれの制御信号１０７によってオン、オフされ
る。
【００１４】ＣＭＯＳインバータ１０１の貫通電流の抑
制及び回路動作の高速化のために、電圧レベル検出手段
１０２と、電圧レベル補正手段としてのｐチャネルＭＯ
Ｓトランジスタ１０３が設けられる。電圧レベル検出手
段１０２は、入力線１０４ａの電位がある電圧レベルを
超えるまでは出力線１０５ａをＨレベルにするが、その
電圧レベルを超えると出力線１０５ａをＬレベルにする
ものである。この電圧レベル検出手段１０２の具体例
は、後に図３又は図４により説明する。電圧レベル補正
手段としてのｐチャネルＭＯＳトランジスタ１０３は、
ＣＭＯＳインバータ１０１の入力線１０４ａと電源との
間に接続され、そのゲートは電圧レベル検出手段１０２
の出力線１０５ａと接続される。
制及び回路動作の高速化のために、電圧レベル検出手段
１０２と、電圧レベル補正手段としてのｐチャネルＭＯ
Ｓトランジスタ１０３が設けられる。電圧レベル検出手
段１０２は、入力線１０４ａの電位がある電圧レベルを
超えるまでは出力線１０５ａをＨレベルにするが、その
電圧レベルを超えると出力線１０５ａをＬレベルにする
ものである。この電圧レベル検出手段１０２の具体例
は、後に図３又は図４により説明する。電圧レベル補正
手段としてのｐチャネルＭＯＳトランジスタ１０３は、
ＣＭＯＳインバータ１０１の入力線１０４ａと電源との
間に接続され、そのゲートは電圧レベル検出手段１０２
の出力線１０５ａと接続される。
【００１５】ある外部入力線１０８のＭＯＳトランジス
タ１００が選択されてオンし、その外部入力先１０８が
Ｈレベルである場合の回路動作を図２を参照しながら説
明する。この選択時点ｔ0から、ＣＭＯＳインバータ１
０１の入力線１０４ａの電位はＬレベルから上昇を始め
るが、比較的大きな対地容量Ｃが存在することと選択さ
れたＭＯＳトランジスタ１００の電圧降下があることか
ら、波形１０４ｂのような緩慢な立ち上がりとなる。入
力線１０４ａの電位が電圧レベル検出手段１０２の検出
電圧レベルに達した時点ｔ1から、その出力線１０５ａ
の電位は波形１０５ｂのように下がり始める。時点ｔ2
で電圧レベル補正手段としてのｐチャネルＭＯＳトラン
ジスタ１０３がオンし、このｐチャネルＭＯＳトランジ
スタ１０３を通じて対地容量Ｃへ充電電流が流れ入力線
１０４ａはＨレベル側へ引き上げられるため、入力線１
０４ａは波形１０４ｂのように早い時点でＨレベルまで
上昇する。そして時点ｔ3でＣＭＯＳインバータ１０１
が動作し、その出力線１０６ａの電位は波形１０６ｂの
ようにＬレベルへ向かって下降する。
タ１００が選択されてオンし、その外部入力先１０８が
Ｈレベルである場合の回路動作を図２を参照しながら説
明する。この選択時点ｔ0から、ＣＭＯＳインバータ１
０１の入力線１０４ａの電位はＬレベルから上昇を始め
るが、比較的大きな対地容量Ｃが存在することと選択さ
れたＭＯＳトランジスタ１００の電圧降下があることか
ら、波形１０４ｂのような緩慢な立ち上がりとなる。入
力線１０４ａの電位が電圧レベル検出手段１０２の検出
電圧レベルに達した時点ｔ1から、その出力線１０５ａ
の電位は波形１０５ｂのように下がり始める。時点ｔ2
で電圧レベル補正手段としてのｐチャネルＭＯＳトラン
ジスタ１０３がオンし、このｐチャネルＭＯＳトランジ
スタ１０３を通じて対地容量Ｃへ充電電流が流れ入力線
１０４ａはＨレベル側へ引き上げられるため、入力線１
０４ａは波形１０４ｂのように早い時点でＨレベルまで
上昇する。そして時点ｔ3でＣＭＯＳインバータ１０１
が動作し、その出力線１０６ａの電位は波形１０６ｂの
ようにＬレベルへ向かって下降する。
【００１６】このようにＣＭＯＳインバータ１０１の入
力線１０４ａの立ち上がりを検出することによって、Ｃ
ＭＯＳインバータ１０１の動作開始より早い時点ｔ2で
ｐチャネルＭＯＳトランジスタ１０３をオンさせて電圧
レベル補正を行う。したがって、ＣＭＯＳインバータ１
０１の出力信号の立ち下がりを検出して電圧レベル補正
を開始する従来例に比べ、外部入力線１０８の選択（又
は、その信号の立ち上がり開始）からＣＭＯＳインバー
タ１０１の出力信号の立ち下がり開始までのディレイ時
間が大幅に短縮される。また、ＣＭＯＳインバータ１０
１の入力電位が中間レベルになる時間が短くなるため、
ＣＭＯＳインバータ１０１に貫通電流が流れる時間も大
幅に短縮される。電圧レベル補正手段としてのｐチャネ
ルＭＯＳトランジスタ１０３の動作には、ＣＭＯＳイン
バータ１０１の出力線１０６ａに接続される負荷は全く
影響しないため、ディレイ時間及び貫通電流が流れる時
間も一意に定まる。また、ＣＭＯＳインバータ１０１は
専らその負荷を駆動するのに最適となるように論理閾値
等を決定できるため、ＣＭＯＳインバータ１０１それ自
体の高速化も容易である。かくして、本実施例によれ
ば、従来よりも高速の多入力選択回路を実現できる。
力線１０４ａの立ち上がりを検出することによって、Ｃ
ＭＯＳインバータ１０１の動作開始より早い時点ｔ2で
ｐチャネルＭＯＳトランジスタ１０３をオンさせて電圧
レベル補正を行う。したがって、ＣＭＯＳインバータ１
０１の出力信号の立ち下がりを検出して電圧レベル補正
を開始する従来例に比べ、外部入力線１０８の選択（又
は、その信号の立ち上がり開始）からＣＭＯＳインバー
タ１０１の出力信号の立ち下がり開始までのディレイ時
間が大幅に短縮される。また、ＣＭＯＳインバータ１０
１の入力電位が中間レベルになる時間が短くなるため、
ＣＭＯＳインバータ１０１に貫通電流が流れる時間も大
幅に短縮される。電圧レベル補正手段としてのｐチャネ
ルＭＯＳトランジスタ１０３の動作には、ＣＭＯＳイン
バータ１０１の出力線１０６ａに接続される負荷は全く
影響しないため、ディレイ時間及び貫通電流が流れる時
間も一意に定まる。また、ＣＭＯＳインバータ１０１は
専らその負荷を駆動するのに最適となるように論理閾値
等を決定できるため、ＣＭＯＳインバータ１０１それ自
体の高速化も容易である。かくして、本実施例によれ
ば、従来よりも高速の多入力選択回路を実現できる。
【００１７】電圧レベル検出手段１０２の一例を図３示
す。ここに示す例は、ｐチャネルＭＯＳトランジスタ２
００とｎチャネルＭＯＳトランジスタ２０１とからなる
ＣＭＯＳインバータである。図２の時点ｔ1を早くする
ために、このＣＭＯＳインバータの論理閾値を低く設定
するのが好ましいが、これは各ＭＯＳトランジスタ２０
０，２０１のチャネルのサイズを適切に調整することに
より可能である。
す。ここに示す例は、ｐチャネルＭＯＳトランジスタ２
００とｎチャネルＭＯＳトランジスタ２０１とからなる
ＣＭＯＳインバータである。図２の時点ｔ1を早くする
ために、このＣＭＯＳインバータの論理閾値を低く設定
するのが好ましいが、これは各ＭＯＳトランジスタ２０
０，２０１のチャネルのサイズを適切に調整することに
より可能である。
【００１８】なお、このＣＭＯＳインバータも過渡的に
貫通電流が流れるが、その負荷はｐチャネルＭＯＳトラ
ンジスタ１０３のみであることが分かっているから、貫
通電流を十分小さな値に抑えるように各ＭＯＳトランジ
スタ２００，２０１を設計することは容易である。
貫通電流が流れるが、その負荷はｐチャネルＭＯＳトラ
ンジスタ１０３のみであることが分かっているから、貫
通電流を十分小さな値に抑えるように各ＭＯＳトランジ
スタ２００，２０１を設計することは容易である。
【００１９】電圧レベル検出手段１０２の別の例を図４
に示す。ここに示す例は、電圧レベル補正用ｐチャネル
ＭＯＳトランジスタ１０３とともに、ｐチャネルＭＯＳ
トランジスタ３００及びｎチャネルＭＯＳトランジスタ
３０１とから構成されたカレントミラー回路である。Ｃ
ＭＯＳインバータ１０１の入力線１０４ａの電位がｎチ
ャネルＭＯＳトランジスタ３０１の閾値を超えると、Ｍ
ＯＳトランジスタ３００，３０１を通じて電源から接地
へ電流が流れ、同時にｐチャネルＭＯＳトランジスタ３
００とｐチャネルＭＯＳトランジスタ１０３のチャネル
サイズ比で決まる値の電流が、ｐチャネルＭＯＳトラン
ジスタ１０３を通じて電源から入力線１０４ａへ流れ
る。この電流によって入力線１０４ａの対地容量Ｃを充
電し、その電位をＨレベルへ引き上げる。ＭＯＳトラン
ジスタ１０３，３００は、例えば、両方のＭＯＳトラン
ジスタのドレインを共通にし、そのドレイン境にして、
その一方の側にｐチャネルＭＯＳトランジスタ１０３の
ゲートとソースを配置し、他方の側にｐチャネルＭＯＳ
トランジスタ３００のゲートとソースを配置した構造と
することができる。なお、入力線１０４ａの電圧レベル
補正期間に、ＭＯＳトランジスタ３００，３０１を通じ
電源から接地へ流れる貫通電流を必要最小限の値に抑え
ることは容易である。
に示す。ここに示す例は、電圧レベル補正用ｐチャネル
ＭＯＳトランジスタ１０３とともに、ｐチャネルＭＯＳ
トランジスタ３００及びｎチャネルＭＯＳトランジスタ
３０１とから構成されたカレントミラー回路である。Ｃ
ＭＯＳインバータ１０１の入力線１０４ａの電位がｎチ
ャネルＭＯＳトランジスタ３０１の閾値を超えると、Ｍ
ＯＳトランジスタ３００，３０１を通じて電源から接地
へ電流が流れ、同時にｐチャネルＭＯＳトランジスタ３
００とｐチャネルＭＯＳトランジスタ１０３のチャネル
サイズ比で決まる値の電流が、ｐチャネルＭＯＳトラン
ジスタ１０３を通じて電源から入力線１０４ａへ流れ
る。この電流によって入力線１０４ａの対地容量Ｃを充
電し、その電位をＨレベルへ引き上げる。ＭＯＳトラン
ジスタ１０３，３００は、例えば、両方のＭＯＳトラン
ジスタのドレインを共通にし、そのドレイン境にして、
その一方の側にｐチャネルＭＯＳトランジスタ１０３の
ゲートとソースを配置し、他方の側にｐチャネルＭＯＳ
トランジスタ３００のゲートとソースを配置した構造と
することができる。なお、入力線１０４ａの電圧レベル
補正期間に、ＭＯＳトランジスタ３００，３０１を通じ
電源から接地へ流れる貫通電流を必要最小限の値に抑え
ることは容易である。
【００２０】ところで、図１により説明した第１の実施
例において、ＣＭＯＳインバータ１０１の入力線１０４
ａがＨレベルまで立ち上がった後に、選択されている外
部入力線がＬレベルに変化したとする。この過渡期間に
おいて、電圧レベル検出手段１０２の出力線１０５ａが
Ｈレベルに反転するまでは、電圧レベル補正用ｐチャネ
ルＭＯＳトランジスタ１０３はオン状態であるため、入
力線１０４ａの電位下降を妨げるように、つまり回路速
度を低下させる方向に作用する。この作用は弱い方が望
ましい。しかし、この作用を弱めようとすると、第１の
実施例の構成においては、入力線１０４ａの立ち上がり
時にｐチャネルＭＯＳトランジスタ１０３を通じて流れ
る電流の値を抑えなければならず、電圧レベル補正作用
が弱くなる。したがって、第１の実施例においては、立
ち下がり時の悪影響との兼ね合いを考慮して、立ち上が
り時の電圧レベル補正作用の強さを制限せざるを得な
い。
例において、ＣＭＯＳインバータ１０１の入力線１０４
ａがＨレベルまで立ち上がった後に、選択されている外
部入力線がＬレベルに変化したとする。この過渡期間に
おいて、電圧レベル検出手段１０２の出力線１０５ａが
Ｈレベルに反転するまでは、電圧レベル補正用ｐチャネ
ルＭＯＳトランジスタ１０３はオン状態であるため、入
力線１０４ａの電位下降を妨げるように、つまり回路速
度を低下させる方向に作用する。この作用は弱い方が望
ましい。しかし、この作用を弱めようとすると、第１の
実施例の構成においては、入力線１０４ａの立ち上がり
時にｐチャネルＭＯＳトランジスタ１０３を通じて流れ
る電流の値を抑えなければならず、電圧レベル補正作用
が弱くなる。したがって、第１の実施例においては、立
ち下がり時の悪影響との兼ね合いを考慮して、立ち上が
り時の電圧レベル補正作用の強さを制限せざるを得な
い。
【００２１】そのような制約を排除し、より確実な貫通
電流抑止と回路動作の一層の高速化を達成するため、次
に述べる第２の実施例及び第３の実施例は、ＣＭＯＳイ
ンバータ１０１の入力線１０４ａがＨレベルからＬレベ
ルへ変化する期間に、ｐチャネルＭＯＳトランジスタ１
０３による電圧レベル補正作用を抑止するように構成さ
れる。
電流抑止と回路動作の一層の高速化を達成するため、次
に述べる第２の実施例及び第３の実施例は、ＣＭＯＳイ
ンバータ１０１の入力線１０４ａがＨレベルからＬレベ
ルへ変化する期間に、ｐチャネルＭＯＳトランジスタ１
０３による電圧レベル補正作用を抑止するように構成さ
れる。
【００２２】図５は本発明の第２の実施例である多入力
選択回路を、図６はその動作波形を示す。図５に示す多
入力選択回路は、図１に示した多入力選択回路に、ｐチ
ャネルＭＯＳトランジスタ１０３による電圧レベル補正
を抑止するための電圧レベル補正抑止手段５０１を追加
した構成である。本実施例では、この電圧レベル補正抑
止手段５０１は、電圧レベル補正手段としてのｐチャネ
ルＭＯＳトランジスタ１０３に直列に挿入したｐチャネ
ルＭＯＳトランジスタ５０５と、そのゲートとＣＭＯＳ
インバータ１０１の出力線１０６ａとの間に接続された
遅延素子５０４からなる。この遅延素子５０４は、その
出力線５０９ａに、ＣＭＯＳインバータ出力線１０６ａ
の信号の反転信号を一定時間遅延した信号を出力するも
のである。これ以外の回路構成は、図１に示した多入力
選択回路と同じである。
選択回路を、図６はその動作波形を示す。図５に示す多
入力選択回路は、図１に示した多入力選択回路に、ｐチ
ャネルＭＯＳトランジスタ１０３による電圧レベル補正
を抑止するための電圧レベル補正抑止手段５０１を追加
した構成である。本実施例では、この電圧レベル補正抑
止手段５０１は、電圧レベル補正手段としてのｐチャネ
ルＭＯＳトランジスタ１０３に直列に挿入したｐチャネ
ルＭＯＳトランジスタ５０５と、そのゲートとＣＭＯＳ
インバータ１０１の出力線１０６ａとの間に接続された
遅延素子５０４からなる。この遅延素子５０４は、その
出力線５０９ａに、ＣＭＯＳインバータ出力線１０６ａ
の信号の反転信号を一定時間遅延した信号を出力するも
のである。これ以外の回路構成は、図１に示した多入力
選択回路と同じである。
【００２３】次に、ＣＭＯＳインバータ１０１の入力線
１０４ａがＬレベルの状態で、あるＨレベルの外部入力
線１０８が選択され、ＣＭＯＳインバータ１０１の出力
線１０６ａがＬレベルに変化した後に、同じ外部入力線
１０８がＬレベルに変化するか、あるいはＬレベルの別
の外部入力線１０８が選択された場合の動作を、図６の
動作波形を参照しながら説明する。
１０４ａがＬレベルの状態で、あるＨレベルの外部入力
線１０８が選択され、ＣＭＯＳインバータ１０１の出力
線１０６ａがＬレベルに変化した後に、同じ外部入力線
１０８がＬレベルに変化するか、あるいはＬレベルの別
の外部入力線１０８が選択された場合の動作を、図６の
動作波形を参照しながら説明する。
【００２４】Ｈレベルの外部入力線１０８が選択された
時点ｔ0から、入力線１０４ａの電位は波形１０４ｂの
ように立ち上がり始め、時点ｔ1から電圧レベル検出手
段１０２の出力線１０５ａの電位は波形１０５ｂのよう
に下がり始める。この段階では、遅延素子５０４の出力
線５０９ａの電位つまりｐチャネルＭＯＳトランジスタ
５０５のゲート電位は波形５０９ｂのようにＬレベルで
あるため、ｐチャネルＭＯＳトランジスタ５０５はオン
状態である。したがって、時点ｔ2でｐチャネルＭＯＳ
トランジスタ１０３がオンすると入力線１０４ａの電位
は波形１０４ｂに示すようにＨレベルへ引き上げられ、
時点ｔ3でＣＭＯＳインバータ１０１が動作し、その出
力線１０６ａの電位は波形１０６ｂのように下がり始め
る。このような入力線１０４ａの立ち上がり段階の動作
は実質的に図１の多入力選択回路と同様である。しか
し、ＣＭＯＳインバータ出力線１０６ａの立ち下がりか
ら一定時間を経過した時点ｔ4に、遅延素子５０４の出
力線５０９ａの電位が波形５０９ｂのように上昇するた
め、ｐチャネルＭＯＳトランジスタ５０５がオフし（こ
の時点では入力線１０４ａはＨレベルである）、ｐチャ
ネルＭＯＳトランジスタ１０３による電圧レベル補正は
抑止される。
時点ｔ0から、入力線１０４ａの電位は波形１０４ｂの
ように立ち上がり始め、時点ｔ1から電圧レベル検出手
段１０２の出力線１０５ａの電位は波形１０５ｂのよう
に下がり始める。この段階では、遅延素子５０４の出力
線５０９ａの電位つまりｐチャネルＭＯＳトランジスタ
５０５のゲート電位は波形５０９ｂのようにＬレベルで
あるため、ｐチャネルＭＯＳトランジスタ５０５はオン
状態である。したがって、時点ｔ2でｐチャネルＭＯＳ
トランジスタ１０３がオンすると入力線１０４ａの電位
は波形１０４ｂに示すようにＨレベルへ引き上げられ、
時点ｔ3でＣＭＯＳインバータ１０１が動作し、その出
力線１０６ａの電位は波形１０６ｂのように下がり始め
る。このような入力線１０４ａの立ち上がり段階の動作
は実質的に図１の多入力選択回路と同様である。しか
し、ＣＭＯＳインバータ出力線１０６ａの立ち下がりか
ら一定時間を経過した時点ｔ4に、遅延素子５０４の出
力線５０９ａの電位が波形５０９ｂのように上昇するた
め、ｐチャネルＭＯＳトランジスタ５０５がオフし（こ
の時点では入力線１０４ａはＨレベルである）、ｐチャ
ネルＭＯＳトランジスタ１０３による電圧レベル補正は
抑止される。
【００２５】その後、時点ｔ5で、選択されている外部
入力線１０８がＬレベルに変化するかＬレベルの他の外
部入力線１０８が選択されると、ＣＭＯＳインバータ入
力線１０４ａの電位は波形１０４ｂのように立ち下が
る。電圧レベル検出手段１０２の出力線１０５ａは波形
１０５ｂのようにＬレベルであるが、ｐチャネルＭＯＳ
トランジスタ５０５はオフしているため、ｐチャネルＭ
ＯＳトランジスタ１０３による電圧レベル補正作用は抑
止されるため、それが抑止されない場合より迅速に入力
線１０４ａは立ち下がり、時点ｔ6でＣＭＯＳインバー
タ１０１が動作し、その出力線１０６ａが波形１０６ｂ
のように立ち上がる。そして、時点ｔ7で電圧レベル検
出手段１０２の出力線１０５ａが波形１０５ｂのように
立ち上がりｐチャネルＭＯＳトランジスタ１０３がオフ
し、それに遅れて時点ｔ8で遅延素子５０４の出力線５
０９ａが波形５０９ｂのように立ち下がり、ｐチャネル
ＭＯＳトランジスタ５０５はオンし（この時点では入力
線１０４ａはＬレベルである）、ｐチャネルＭＯＳトラ
ンジスタ１０３による電圧レベル補正の抑止が解除され
る。
入力線１０８がＬレベルに変化するかＬレベルの他の外
部入力線１０８が選択されると、ＣＭＯＳインバータ入
力線１０４ａの電位は波形１０４ｂのように立ち下が
る。電圧レベル検出手段１０２の出力線１０５ａは波形
１０５ｂのようにＬレベルであるが、ｐチャネルＭＯＳ
トランジスタ５０５はオフしているため、ｐチャネルＭ
ＯＳトランジスタ１０３による電圧レベル補正作用は抑
止されるため、それが抑止されない場合より迅速に入力
線１０４ａは立ち下がり、時点ｔ6でＣＭＯＳインバー
タ１０１が動作し、その出力線１０６ａが波形１０６ｂ
のように立ち上がる。そして、時点ｔ7で電圧レベル検
出手段１０２の出力線１０５ａが波形１０５ｂのように
立ち上がりｐチャネルＭＯＳトランジスタ１０３がオフ
し、それに遅れて時点ｔ8で遅延素子５０４の出力線５
０９ａが波形５０９ｂのように立ち下がり、ｐチャネル
ＭＯＳトランジスタ５０５はオンし（この時点では入力
線１０４ａはＬレベルである）、ｐチャネルＭＯＳトラ
ンジスタ１０３による電圧レベル補正の抑止が解除され
る。
【００２６】図７は本発明の第３の実施例である多入力
選択回路を示す。この多入力選択回路は、図１に示した
多入力回路に電圧レベル補正抑止手段６００を追加した
構成である。この電圧レベル補正抑止手段６００は、電
圧レベル補正手段としてのｐチャネルＭＯＳトランジス
タ１０３と直列にｐチャネルＭＯＳトランジスタ６０１
を接続し、ＣＭＯＳインバータ１０１の入力線１０４ａ
の信号を反転せずに一定時間遅延した信号を遅延素子６
０２を通じてｐチャネルＭＯＳトランジスタ６０１のゲ
ートに与える構成である。入力線１０４ａがＬレベルか
らＨレベルへ立ち上がる時には、ｐチャネルＭＯＳトラ
ンジスタ６０１はゲート電位がＬレベルとなりオンする
ため、ｐチャネルＭＯＳトランジスタ１０３による電圧
レベル補正が働く。しかし、入力線１０４ａがＨレベル
になった後は、遅延素子６０２によりＨレベルがｐチャ
ネルＭＯＳトランジスタ６０１のゲートに与えられるた
め、ｐチャネルＭＯＳトランジスタ６０１はオフしｐチ
ャネルＭＯＳトランジスタ１０３による電圧レベル補正
を抑止する。入力線１０４ａがＨレベルからＬレベルに
立ち下がる時には、その過渡期を経過するまではｐチャ
ネルＭＯＳトランジスタ６０１はオフしたままであるた
め、ｐチャネルＭＯＳトランジスタ１０３による電圧レ
ベル補正は抑止される。入力線１０４ａがＬレベルにな
った後にｐチャネルＭＯＳトランジスタ６０１はオン
し、ｐチャネルＭＯＳトランジスタ１０３による電圧レ
ベル補正が働くようになる。
選択回路を示す。この多入力選択回路は、図１に示した
多入力回路に電圧レベル補正抑止手段６００を追加した
構成である。この電圧レベル補正抑止手段６００は、電
圧レベル補正手段としてのｐチャネルＭＯＳトランジス
タ１０３と直列にｐチャネルＭＯＳトランジスタ６０１
を接続し、ＣＭＯＳインバータ１０１の入力線１０４ａ
の信号を反転せずに一定時間遅延した信号を遅延素子６
０２を通じてｐチャネルＭＯＳトランジスタ６０１のゲ
ートに与える構成である。入力線１０４ａがＬレベルか
らＨレベルへ立ち上がる時には、ｐチャネルＭＯＳトラ
ンジスタ６０１はゲート電位がＬレベルとなりオンする
ため、ｐチャネルＭＯＳトランジスタ１０３による電圧
レベル補正が働く。しかし、入力線１０４ａがＨレベル
になった後は、遅延素子６０２によりＨレベルがｐチャ
ネルＭＯＳトランジスタ６０１のゲートに与えられるた
め、ｐチャネルＭＯＳトランジスタ６０１はオフしｐチ
ャネルＭＯＳトランジスタ１０３による電圧レベル補正
を抑止する。入力線１０４ａがＨレベルからＬレベルに
立ち下がる時には、その過渡期を経過するまではｐチャ
ネルＭＯＳトランジスタ６０１はオフしたままであるた
め、ｐチャネルＭＯＳトランジスタ１０３による電圧レ
ベル補正は抑止される。入力線１０４ａがＬレベルにな
った後にｐチャネルＭＯＳトランジスタ６０１はオン
し、ｐチャネルＭＯＳトランジスタ１０３による電圧レ
ベル補正が働くようになる。
【００２７】なお、この実施例は、ｐチャネルＭＯＳト
ランジスタ６０１のゲートを、入力線１０４ａの信号を
遅延した信号により制御するため、前記第２実施例と違
い、ｐチャネルＭＯＳトランジスタ６０１をオン又はオ
フするタイミングは、ＣＭＯＳインバータ１０１の負荷
による出力波形の鈍りに影響されず、一意に定まる。
ランジスタ６０１のゲートを、入力線１０４ａの信号を
遅延した信号により制御するため、前記第２実施例と違
い、ｐチャネルＭＯＳトランジスタ６０１をオン又はオ
フするタイミングは、ＣＭＯＳインバータ１０１の負荷
による出力波形の鈍りに影響されず、一意に定まる。
【００２８】前記第２及び第３の実施例によれば、入力
線１０４ａの立ち下がりがｐチャネルＭＯＳトランジス
タ１０３により妨げられないため、その際の回路動作速
度を図１の回路より高速化でき、その過渡時に貫通電流
が流れる時間も短縮できる。一方、入力線１０４ａの立
ち上がりについては、立ち下がりを考慮することなく、
十分な電圧レベル補正作用を得られるようにｐチャネル
ＭＯＳトランジスタ１０３を設計できるため、その際の
回路動作を図１の回路より高速化することができ、ま
た、その過渡期に貫通電流が流れる時間もさらに短縮す
ることができる。
線１０４ａの立ち下がりがｐチャネルＭＯＳトランジス
タ１０３により妨げられないため、その際の回路動作速
度を図１の回路より高速化でき、その過渡時に貫通電流
が流れる時間も短縮できる。一方、入力線１０４ａの立
ち上がりについては、立ち下がりを考慮することなく、
十分な電圧レベル補正作用を得られるようにｐチャネル
ＭＯＳトランジスタ１０３を設計できるため、その際の
回路動作を図１の回路より高速化することができ、ま
た、その過渡期に貫通電流が流れる時間もさらに短縮す
ることができる。
【００２９】以上、３つの実施例を説明したが、本発明
はそれに限定されるものではなく、ＣＭＯＳ論理回路を
用いた各種の論理回路に同様に適用できるものである。
例えば、図８に示すように、図１に示した多入力選択回
路のＣＭＯＳインバータ１０１をＣＭＯＳ・ＮＡＮＤゲ
ート７００に置き換え、一部の（又は全ての）外部入力
線１０８に挿入されるスイッチ素子１００を２つの（又
は３つ以上の）制御信号７０１で制御されるスイッチ素
子７０２に変更したような、より複雑な論理機能を持つ
論理回路も本発明に包含される。図５又は図７に示した
多入力選択回路を同様に変形した論理回路も本発明に包
含される。また、電圧レベル検出手段、電圧レベル補正
手段及び電圧レベル補正抑止手段も、前述のものに限定
されるものではない。
はそれに限定されるものではなく、ＣＭＯＳ論理回路を
用いた各種の論理回路に同様に適用できるものである。
例えば、図８に示すように、図１に示した多入力選択回
路のＣＭＯＳインバータ１０１をＣＭＯＳ・ＮＡＮＤゲ
ート７００に置き換え、一部の（又は全ての）外部入力
線１０８に挿入されるスイッチ素子１００を２つの（又
は３つ以上の）制御信号７０１で制御されるスイッチ素
子７０２に変更したような、より複雑な論理機能を持つ
論理回路も本発明に包含される。図５又は図７に示した
多入力選択回路を同様に変形した論理回路も本発明に包
含される。また、電圧レベル検出手段、電圧レベル補正
手段及び電圧レベル補正抑止手段も、前述のものに限定
されるものではない。
【００３０】
【発明の効果】以上の説明から明らかなように、本発明
によれば、ＣＭＯＳ論理回路を含む論回路において、Ｃ
ＭＯＳ論理回路の入力線の電圧レベルを直接的に検出
し、その検出結果に応じて、ＣＭＯＳ論理回路の入力線
の第１論理レベルから第２論理レベルへの変化時に入力
線電位を中間レベルから第２論理レベルに補正すること
により、ＣＭＯＳ論理回路の出力線に接続される負荷の
影響を受けることなく、ＣＭＯＳ論理回路の貫通電流を
効果的に抑制し、かつ論理回路の動作を高速化すること
ができる。ＣＭＯＳ論理回路の入力線の対地容量が増加
する多入力選択回路のような論理回路では、特にその効
果は大きい。また、ＣＭＯＳ論理回路の入力線が第２論
理レベルから第１論理レベルへ変化する期間に電圧レベ
ル補正作用を抑止することにより、回路動作のより一層
の高速化及びより効果的な貫通電流抑制を実現できる。
によれば、ＣＭＯＳ論理回路を含む論回路において、Ｃ
ＭＯＳ論理回路の入力線の電圧レベルを直接的に検出
し、その検出結果に応じて、ＣＭＯＳ論理回路の入力線
の第１論理レベルから第２論理レベルへの変化時に入力
線電位を中間レベルから第２論理レベルに補正すること
により、ＣＭＯＳ論理回路の出力線に接続される負荷の
影響を受けることなく、ＣＭＯＳ論理回路の貫通電流を
効果的に抑制し、かつ論理回路の動作を高速化すること
ができる。ＣＭＯＳ論理回路の入力線の対地容量が増加
する多入力選択回路のような論理回路では、特にその効
果は大きい。また、ＣＭＯＳ論理回路の入力線が第２論
理レベルから第１論理レベルへ変化する期間に電圧レベ
ル補正作用を抑止することにより、回路動作のより一層
の高速化及びより効果的な貫通電流抑制を実現できる。
【図１】本発明の第１の実施例を示す概略回路図であ
る。
る。
【図２】第１の実施例の動作波形図である。
【図３】電圧レベル検出手段の一例を示す回路図であ
る。
る。
【図４】電圧レベル検出手段の別の一例を示す回路図で
ある。
ある。
【図５】本発明の第２の実施例を示す概略回路図であ
る。
る。
【図６】第２の実施例の動作波形図である。
【図７】本発明の第３の実施例を示す概略回路図であ
る。
る。
【図８】本発明の変形例を示す概略回路図である。
【図９】従来例を示す概略回路図である。
１００ ＭＯＳトランジスタ（スイッチ素子） １０１ ＣＭＯＳインバータ １０２ 電圧レベル検出手段 １０３ ｐチャネルＭＯＳトランジスタ（電圧レベル
補正手段） １０４ａ ＣＭＯＳインバータの入力線 １０６ａ ＣＭＯＳインバータの出力線 １０８ 外部入力線 ２００ ｐチャネルＭＯＳトランジスタ ２０１ ｎチャネルＭＯＳトランジスタ ３００ ｐチャネルＭＯＳトランジスタ ３０１ ｎチャネルＭＯＳトランジスタ ５０４ 遅延素子 ５０５ ｐチャネルＭＯＳトランジスタ ６００ 電圧レベル補正抑止手段 ６０１ ｐチャネルＭＯＳトランジスタ ６０２ 遅延素子 ７００ ＣＭＯＳ・ＮＡＮＤゲート ７０２ スイッチ素子
補正手段） １０４ａ ＣＭＯＳインバータの入力線 １０６ａ ＣＭＯＳインバータの出力線 １０８ 外部入力線 ２００ ｐチャネルＭＯＳトランジスタ ２０１ ｎチャネルＭＯＳトランジスタ ３００ ｐチャネルＭＯＳトランジスタ ３０１ ｎチャネルＭＯＳトランジスタ ５０４ 遅延素子 ５０５ ｐチャネルＭＯＳトランジスタ ６００ 電圧レベル補正抑止手段 ６０１ ｐチャネルＭＯＳトランジスタ ６０２ 遅延素子 ７００ ＣＭＯＳ・ＮＡＮＤゲート ７０２ スイッチ素子
Claims (2)
- 【請求項１】 入出力に関し第１の論理レベルと第２の
論理レベルを有するＣＭＯＳ論理回路と、該ＣＭＯＳ論
理回路の入力線に接続され、該入力線の電圧レベルを検
出する電圧レベル検出手段と、該電圧レベル検出手段及
び該入力線に接続され、該電圧レベル検出手段による電
圧レベル検出結果に応じて、該入力線の電位を該第１の
論理レベルと該第２の論理レベルの中間レベルから該第
２の論理レベルへ補正する電圧レベル補正手段とを具備
するＣＭＯＳ論理回路を含む論理回路。 - 【請求項２】 入出力に関し第１の論理レベルと第２の
論理レベルを有するＣＭＯＳ論理回路と、該ＣＭＯＳ論
理回路の入力線に接続され、該入力線の電圧レベルを検
出する電圧レベル検出手段と、該電圧レベル検出手段及
び該入力線に接続され、該電圧レベル検出手段による電
圧レベル検出結果に応じて、該入力線の電位を該第１の
論理レベルと該第２の論理レベルの中間レベルから該第
２の論理レベルへ補正する電圧レベル補正手段と、該電
圧レベル補正手段及び該ＣＭＯＳ論理回路の該入力線又
は出力線に接続され、該入力線の電位が該第２の論理レ
ベルから該第１の論理レベルへ変化する期間に該電圧レ
ベル補正手段による電圧レベル補正を抑止する電圧レベ
ル補正抑止手段とを具備するＣＭＯＳ論理回路を含む論
理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9271223A JPH11112327A (ja) | 1997-10-03 | 1997-10-03 | Ｃｍｏｓ論理回路を含む論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9271223A JPH11112327A (ja) | 1997-10-03 | 1997-10-03 | Ｃｍｏｓ論理回路を含む論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11112327A true JPH11112327A (ja) | 1999-04-23 |
Family
ID=17497075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9271223A Pending JPH11112327A (ja) | 1997-10-03 | 1997-10-03 | Ｃｍｏｓ論理回路を含む論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11112327A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009060345A (ja) * | 2007-08-31 | 2009-03-19 | Seiko Instruments Inc | 電圧検出回路及びそれを用いた発振器 |
| CN112309331A (zh) * | 2019-07-31 | 2021-02-02 | 京东方科技集团股份有限公司 | 一种显示面板及其控制方法、显示装置 |
-
1997
- 1997-10-03 JP JP9271223A patent/JPH11112327A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009060345A (ja) * | 2007-08-31 | 2009-03-19 | Seiko Instruments Inc | 電圧検出回路及びそれを用いた発振器 |
| CN112309331A (zh) * | 2019-07-31 | 2021-02-02 | 京东方科技集团股份有限公司 | 一种显示面板及其控制方法、显示装置 |
| US11205385B2 (en) | 2019-07-31 | 2021-12-21 | Hefei Boe Joint Technology Co., Ltd. | Display panel and method of controlling the same, and display apparatus |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0675602B1 (en) | Voltage-level shifter | |
| US5414312A (en) | Advanced signal driving buffer with directional input transition detection | |
| EP0251910A2 (en) | CMOS output buffer circuit | |
| JP3692176B2 (ja) | 低電力比較器のための方法および装置 | |
| JP2000013204A (ja) | 遅延回路及び該遅延回路を用いた発振回路 | |
| JPS63172513A (ja) | 動的ヒステリシスを有するスイッチング装置 | |
| JPH11308088A (ja) | 出力バッファ回路 | |
| US5559461A (en) | Drive circuit detecting slow signal transition | |
| US5471150A (en) | Buffer with high and low speed input buffers | |
| JPH08162941A (ja) | 出力回路装置 | |
| US6351149B1 (en) | MOS transistor output circuit | |
| JPH07183780A (ja) | 出力バッファ回路 | |
| US7368952B2 (en) | Output buffer circuit | |
| EP0619652A2 (en) | Data output circuit | |
| JPH11112327A (ja) | Ｃｍｏｓ論理回路を含む論理回路 | |
| US5717355A (en) | Method and apparatus with active feedback for shifting the voltage level of a signal | |
| JPH06237158A (ja) | Ｃｍｏｓ駆動回路 | |
| JP3757518B2 (ja) | パワーオン・リセット回路 | |
| US6246263B1 (en) | MOS output driver, and circuit and method of controlling same | |
| JP3225903B2 (ja) | 出力回路 | |
| JPH0332113A (ja) | 半導体集積回路装置 | |
| JPH04223711A (ja) | 論理ゲート回路 | |
| JP3238829B2 (ja) | 半導体論理回路 | |
| JPH11154857A (ja) | 演算回路 | |
| JPH05102830A (ja) | バツフア回路 |