JPH11135391A - 半導体集積回路及びその製造方法 - Google Patents

半導体集積回路及びその製造方法

Info

Publication number
JPH11135391A
JPH11135391A JP9301161A JP30116197A JPH11135391A JP H11135391 A JPH11135391 A JP H11135391A JP 9301161 A JP9301161 A JP 9301161A JP 30116197 A JP30116197 A JP 30116197A JP H11135391 A JPH11135391 A JP H11135391A
Authority
JP
Japan
Prior art keywords
wiring layer
semiconductor integrated
integrated circuit
insulating film
bonding pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP9301161A
Other languages
English (en)
Other versions
JP3019822B2 (ja
Inventor
Hideaki Horii
秀明 堀井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP9301161A priority Critical patent/JP3019822B2/ja
Publication of JPH11135391A publication Critical patent/JPH11135391A/ja
Application granted granted Critical
Publication of JP3019822B2 publication Critical patent/JP3019822B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/01—Manufacture or treatment
    • H10W72/019—Manufacture or treatment of bond pads
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W46/00—Marks applied to devices, e.g. for alignment or identification
    • H10W46/101—Marks applied to devices, e.g. for alignment or identification characterised by the type of information, e.g. logos or symbols
    • H10W46/103—Marks applied to devices, e.g. for alignment or identification characterised by the type of information, e.g. logos or symbols alphanumeric information, e.g. words, letters or serial numbers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/921—Structures or relative sizes of bond pads
    • H10W72/923—Bond pads having multiple stacked layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/931—Shapes of bond pads
    • H10W72/934—Cross-sectional shape, i.e. in side view
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/951—Materials of bond pads
    • H10W72/952—Materials of bond pads comprising metals or metalloids, e.g. PbSn, Ag or Cu
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/981—Auxiliary members, e.g. spacers
    • H10W72/983—Reinforcing structures, e.g. collars

Landscapes

  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 【課題】 本発明の課題は、アクセサリーパターンとな
る識別用記号が占める面積により半導体集積回路の集積
度を低下させずに、画像認識による視認で識別するに十
分な大きさのアクセサリーパターンを有する半導体集積
回路及びその製造方法を提供することである。 【解決手段】 数字、文字、記号、図形からなる群から
選ばれた一つもしくは複数からなる識別用記号が、ボン
ディングパッド領域内の配線層及び／又は絶縁膜との積
層構造の凹凸部により形成されてなる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体集積回路及び
その製造方法に関するものである。
【０００２】
【従来の技術】半導体集積回路には、トランジスタ、ダ
イオード及び抵抗等の様々な機能素子が含まれる。半導
体集積回路には、これらの機能素子の他に、アクセサリ
ーパターンと呼ばれる様々な記号が記されている。アク
セサリーパターンとは、数字、文字、記号及び図形等か
ら成る、社標、品名、作成年度、パッド番号、目合わせ
パターン、各種のチェック用パターン等の識別用記号を
総称するものである。
【０００３】半導体集積回路の製造工程における、ワイ
ヤにより半導体集積回路と外部引き出し線（リード）と
を接続するワイヤボンディング工程では、画像認識によ
り多数存在する個々のパッドがどの外部引き出し線に接
続しているか等を確認する。その際に、ボンディングパ
ッド近傍に前記アクセサリーパターンが示されている。
図４には従来のアクセサリーパターンが示されている半
導体集積回路の平面図を示す。図示したように、一般的
なアクセサリーパターン１１は、半導体基板のボンディ
ングパッド１２部の近傍に記されている。このアクセサ
リーパターン１１の大きさは様々であるが、ボンディン
グパッド１２の１辺の長さの１／４〜１／５程度のもの
が一般的である。
【０００４】従来、アクセサリーパターンの存在は、各
機能素子との配置関係において無視することが可能であ
った。しかし、近年、半導体集積回路の高速化させる要
請が高まり、各種機能素子を短い距離で配置したり、配
線金属の幅を小さくするなどして半導体集積回路を縮小
化することにより実現する努力が進められているため、
ボンディングパッド近傍に設けるアクセサリーパターン
の占める面積が、半導体集積回路に形成する機能素子と
の配置関係において妨げになりつつある。
【０００５】前記の通り、アクセサリーパターンはワイ
ヤボンディング工程において画像認識により各ボンディ
ングパッドを区別するためにに必要である。そのため、
半導体集積回路の製造工程のほとんどが自動化された現
状においても、アクセサリーパターンを省くことができ
ない。
【０００６】そこで、アクセサリーパターンの大きさを
従来のものより小さくして、それらが占める面積の割合
を小さくすることも考えられる。しかし極端に小さくす
ると画像認識による視認性が低下して各記号の判別が困
難になるため、現在採用されているボンディングパッド
の１辺の長さの１／４〜１／５程度の大きさよりも小さ
くすることはできない。
【０００７】半導体集積回路上にアクセサリーパターン
を設ける面積を削減する技術として、本出願人が既に提
案した特開昭６１−８４８２４号公報に記載の半導体集
積回路がある。一般的に、半導体集積回路の配線を行う
場合には、種々の機能素子を形成した半導体基板及び絶
縁膜の上層に、アルミニウム配線層を形成し、更にその
上層を覆うように形成した表面保護膜としてのシリコン
酸化膜の一部を除去して、その後のワイヤボンディング
等による配線工程で必要な部分のみのアルミニウム配線
層を露出させ、配線用のボンディングパッドを開口す
る。
【０００８】一方、特開昭６１−８４８２４号公報に記
載の技術では、ボンディングパッド部を形成する際に、
アルミニウム配線上のシリコン酸化膜の幅の広い適当な
場所のシリコン酸化膜の一部を、文字、数字、記号等の
形状にして除去し、これをアクセサリーパターンとして
兼用している。この技術によれば、半導体素子のサイズ
や製造工程を増すことなく、アクセサリーパターンを有
する半導体集積回路を提供することができるとしてい
る。
【０００９】
【発明が解決しようとする課題】しかしながら、前記従
来の特開昭６１−８４８２４号公報に記載の技術では、
以下の点において最近の半導体集積回路の縮小化に対応
できなくなってきている。即ち、機能素子数が多く、密
集している半導体集積回路の場合には幅の広い配線層は
設けにくいので、従来の特開昭６１−８４８２４号公報
に記載の技術では、対応が困難である。
【００１０】本発明が解決しようとする課題は、アクセ
サリーパターンとなる識別用記号が占める面積により半
導体集積回路の集積度を低下させずに、画像認識による
視認で識別するに十分な大きさのアクセサリーパターン
を有する半導体集積回路及びその製造方法を提供するこ
とである。
【００１１】
【課題を解決するための手段】前記課題を解決するた
め、本発明の半導体集積回路は、数字、文字、記号、図
形からなる群から選ばれた一つもしくは複数からなる識
別用記号が、ボンディングパッド領域内の配線層及び／
又は絶縁膜との積層構造の凹凸部によりなることを特徴
とする。
【００１２】また、本発明の半導体集積回路の製造方法
は、数字、文字、記号、図形からなる群から選ばれた一
つもしくは複数からなる識別用記号を、ボンディングパ
ッド領域内に配線層及び／又は絶縁膜の凹凸部により形
成する工程を有することを特徴とする。
【００１３】
【発明の実施の形態】本発明の半導体集積回路及びその
製造方法の発明の実施の形態を以下に示す。本発明の半
導体集積回路は、ワイヤボンディング等でボンディング
工程を行う際に、各ワイヤと対応するボンディングパッ
ドを識別するためのアクセサリーパターンとして用いる
文字、数字、記号、図形等を、シリコン酸化膜等の表面
保護膜に開口したボンディングパッド領域内に形成して
おく。このアクセサリーパターンは、通常の配線層と絶
縁膜との積層構造において、アクセサリーパターンの文
字、数字、記号、図形等が配線層及び／又は絶縁膜の凹
凸部で形成されてなるようにする。この凹凸部は、配線
層の凸部又は凹部、絶縁膜の凸部又は凹部により形成さ
れて成る。
【００１４】また、本発明の半導体集積回路の製造方法
は、ボンディングパッド領域の配線層及び絶縁膜を積層
させる際に、アルミニウム等の配線層又は絶縁膜により
凹凸を設ける。この凹凸は、アクセサリーパターンの文
字、数字、記号、図形等の形状となるように形成する。
その後、一般的な配線工程を行ってボンディングパッド
部を形成することにより、ボンディングパッド部領域内
に凹凸によりアクセサリーパターンが形成される。この
凹凸部は、配線層の凸部又は凹部、絶縁膜の凸部又は凹
部により形成する。
【００１５】ボンディングパッド表面に凹凸を形成して
アクセサリーパターンとすることにより、ボンディング
パッドの識別記号として画像認識による視認により、ア
クセサリーパターンが良好に読み取れるようになる。こ
の凹凸の高低差は最低限０．１μｍ以上あれば、画像認
識により十分視認できる。また、凹凸の高低差は１μｍ
以下で足りるので、ボンディングパッドにワイヤをボン
ディングする工程において、この凹凸の高低差による接
続不良が生じる恐れもない。即ち、ボンディング時の圧
力により、ボンディングワイヤとボンディングパッドの
結合力は良好に維持される。
【００１６】従来のボンディングパッドの近傍に設けら
れたアクセサリーパターンは、ボンディングパッドの１
辺の長さの１／４〜１／５程度の大きさで、画像認識に
よる視認性は十分確保されていた。本発明の場合、アク
セサリーパターンはボンディングパッドの領域全面を用
いて形成し、従来と同程度もしくはそれ以上の大きさの
アクセサリーパターンを設けることができるため、大き
さにより視認性が低下する恐れはない。
【００１７】
【実施例】以下に本発明の半導体集積回路及びその製造
方法を図面を参照して説明する。以下の全ての実施例
は、配線材としてアルミニウムを用いた配線層、絶縁膜
としてシリコン酸化膜からなる層間絶縁膜を用いて形成
し、アルミニウム配線層が２層である半導体集積回路と
して説明する。なお、この配線材及び層間絶縁膜並びに
半導体集積回路の構造はこのようなものに限定されな
い。例えば、アルミニウム配線材が１層の半導体集積回
路の場合には、凹凸によるアクセサリーパターンは、ポ
リシリコン配線（ゲートポリシリコン）を用いた段差に
より形成することも可能である。
【００１８】実施例１ 図１には、本発明の第１の実施例を説明するための図を
示す。図１（ａ）には半導体集積回路のボンディングパ
ッド部の平面図を、図１（ｂ）には図１（ａ）のボンデ
ィングパッド部のＡ−Ａ’線断面図をそれぞれ示す。ま
ず、シリコン基板１及びシリコン酸化膜からなる第１の
層間絶縁膜２の上層に、第１のアルミニウム配線層３に
よりボンディングパッド識別のためのアクセサリーパタ
ーンを形成する。本実施例では、第１のアルミニウム配
線層３を凸形状にすることにより、アクセサリーパター
ンとなる数字の「１」を形成している（図中点線で表
記）。この第１のアルミニウム配線層３は、半導体集積
回路の内部の機能素子で用いられるアルミニウム配線形
成工程時に併せて形成される。
【００１９】次に、前記層間絶縁膜２及び第１のアルミ
ニウム配線層３の上層に、シリコン酸化膜からなる第２
の層間絶縁膜４を形成する。さらに、その上層に第２の
アルミニウム配線層５を形成し、図１（ａ）に示すよう
にボンディングパッド部の第２のアルミニウム配線層の
露出部７とする。最後に第２のアルミニウム配線層５の
周囲に、カバー膜６を形成して成る。このカバー膜６に
よりカバー膜の開口部８が形成される。このように、第
１のアルミニウム配線層３の凸形状により、ボンディン
グパッドとなる２層目アルミニウム５に段差を生じさせ
ることにより、視認により識別できるアクセサリーパタ
ーンを形成することができる。
【００２０】実施例２ 図２には、本発明の第２の実施例を説明するための図を
示す。図２（ａ）には半導体集積回路のボンディングパ
ッド部の平面図を、図２（ｂ）には図２（ａ）のボンデ
ィングパッド部のＡ−Ａ’線断面図をそれぞれ示す。ま
ず、シリコン基板１及びシリコン酸化膜からなる第１の
層間絶縁膜２の上層に、第１のアルミニウム配線層３に
よりボンディングパッド識別のためのアクセサリーパタ
ーンを形成する。本実施例では、第１のアルミニウム配
線層３を凹形状にすることにより、アクセサリーパター
ンとなる数字の「１」を形成している（図中点線で表
記）。この第１のアルミニウム配線層３は、半導体集積
回路の内部の機能素子で用いられるアルミニウム配線形
成工程時に併せて形成される。
【００２１】次に、前記層間絶縁膜２及び第１のアルミ
ニウム配線層３の上層に、シリコン酸化膜からなる第２
の層間絶縁膜４を形成する。さらに、その上層に第２の
アルミニウム配線層５を形成し、図２（ａ）に示すよう
にボンディングパッド部の第２のアルミニウム配線層の
露出部７とする。最後に第２のアルミニウム配線層５の
周囲に、カバー膜６を形成して成る。このカバー膜６に
よりカバー膜の開口部８が形成される。
【００２２】第１の実施例では、１層目アルミニウム３
の凸部をアクセサリーパターンの識別記号となるように
した。一方本実施例では、１層目アルミニウム３の凹部
をアクセサリーパターンの識別記号となるようにした。
このように、第１のアルミニウム配線層３の凹形状によ
り、ボンディングパッドとなる２層目アルミニウム５に
段差を生じさせることによってもアクセサリーパターン
を形成することが可能である。
【００２３】実施例３ 図３には、本発明の第３の実施例を説明するための図を
示す。図３（ａ）には半導体集積回路のボンディングパ
ッド部の平面図を、図３（ｂ）には図３（ａ）のボンデ
ィングパッド部のＡ−Ａ’線断面図をそれぞれ示す。ま
ず、シリコン基板１及びシリコン酸化膜からなる第１の
層間絶縁膜２の上層に、第１のアルミニウム配線層３に
よりボンディングパッド識別のためのアクセサリーパタ
ーンを形成する。この第１のアルミニウム配線層３は、
半導体集積回路の内部の機能素子で用いられるアルミニ
ウム配線形成工程時に併せて形成される。
【００２４】次に、前記層間絶縁膜２及び第１のアルミ
ニウム配線層３の上層に、シリコン酸化膜からなる第２
の層間絶縁膜４を形成する。その後、アクセサリーパタ
ーン（本実施例では数字の「１」；図中点線で表記）の
形状となるように、第２の層間絶縁膜４を第１のアルミ
ニウム配線層３が露出するまでエッチング等により除去
する。さらに、その上層に第２のアルミニウム配線層５
を形成し、図３（ａ）に示すようにボンディングパッド
部の第２のアルミニウム配線層の露出部７とする。最後
に第２のアルミニウム配線層５の周囲に、カバー膜６を
形成して成る。このカバー膜６によりカバー膜の開口部
８が形成される。
【００２５】本実施例は第１及び第２の実施例とは異な
り、層間絶縁膜の一部を除去した凹部により、アクセサ
リーパターンの識別記号を形成している。これにより、
金属配線の下層と上層との接続部として兼用させること
ができ、接続のためのスペースを節約することが可能で
ある。このほかにも、層間絶縁膜の一部の凸部を設けこ
れをアクセサリーパターンの識別記号とすることも可能
である。
【００２６】
【発明の効果】以上説明したように構成されているの
で、本発明は以下に記す優れた効果を奏する。本発明の
半導体集積回路は、アクセサリーパターンとなる識別用
記号が、ボンディングパッド領域内の配線層と絶縁膜と
の積層構造の凹凸によりなる。また、本発明の半導体集
積回路の製造方法では、アクセサリーパターンとなる識
別用記号を、ボンディングパッド領域内の配線層と絶縁
膜との積層構造を形成する際に凹凸を設けることにより
形成する。これにより、半導体集積回路の種々な機能素
子を作成する領域を広くすることができ、集積度を低下
させることがない。また、ボンディングパッド領域内に
従来と同程度もしくはそれ以上の大きさのアクセサリー
パターンを設けているため、画像認識による視認性は十
分確保される。
【図面の簡単な説明】
【図１】本発明の第１の実施例を説明するための図であ
り、図１（ａ）には半導体集積回路のボンディングパッ
ド部の平面図を、図１（ｂ）には図１（ａ）のボンディ
ングパッド部のＡ−Ａ’線断面図をそれぞれ示す。
【図２】本発明の第２の実施例を説明するための図であ
り、図２（ａ）には半導体集積回路のボンディングパッ
ド部の平面図を、図２（ｂ）には図２（ａ）のボンディ
ングパッド部のＡ−Ａ’線断面図をそれぞれ示す。
【図３】本発明の第３の実施例を説明するための図であ
り、図３（ａ）には半導体集積回路のボンディングパッ
ド部の平面図を、図３（ｂ）には図３（ａ）のボンディ
ングパッド部のＡ−Ａ’線断面図をそれぞれ示す。
【図４】従来のアクセサリーパターンが示されている半
導体集積回路の平面図である。
【符号の説明】
１ シリコン基板 ２ 第１の層間絶縁膜 ３ 第１のアルミニウム配線層 ４ 第２の層間絶縁膜 ５ 第２のアルミニウム配線層 ６ カバー膜 ７ 第２のアルミニウム配線層の露出部 ８ カバー膜の開口部 １１ アクセサリーパターン １２ ボンディングパッド

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 数字、文字、記号、図形からなる群から
    選ばれた一つもしくは複数からなる識別用記号が、ボン
    ディングパッド領域内の配線層及び／又は絶縁膜との積
    層構造の凹凸部によりなることを特徴とする半導体集積
    回路。
  2. 【請求項２】 前記識別用記号が二層以上の配線層の下
    層配線層によって形成される凸部を有する請求項１に記
    載の半導体集積回路。
  3. 【請求項３】 前記識別用記号が二層以上の配線層の下
    層配線層によって形成される凹部を有する請求項１に記
    載の半導体集積回路。
  4. 【請求項４】 前記識別用記号が層間絶縁膜の凸部によ
    り形成されてなる請求項１に記載の半導体集積回路。
  5. 【請求項５】 前記識別用記号が層間絶縁膜の凹部によ
    り形成されてなる請求項１に記載の半導体集積回路。
  6. 【請求項６】 前記識別用記号が二層以上の配線層の下
    層配線層によって形成される凹部と層間絶縁膜により形
    成されてなる凹部により形成されてなる請求項１に記載
    の半導体集積回路。
  7. 【請求項７】 数字、文字、記号、図形からなる群から
    選ばれた一つもしくは複数からなる識別用記号を、ボン
    ディングパッド領域内に配線層及び／又は絶縁膜の凹凸
    部により形成する工程を有することを特徴とする半導体
    集積回路の製造方法。
  8. 【請求項８】 二層以上の配線層の下層配線層によって
    形成する凸部により前記識別用記号を形成する請求項７
    に記載の半導体集積回路の製造方法。
  9. 【請求項９】 二層以上の配線層の下層配線層によって
    形成する凹部により前記識別用記号を形成する請求項７
    に記載の半導体集積回路の製造方法。
  10. 【請求項１０】 層間絶縁膜の凸部により前記識別用記
    号を形成する請求項７に記載の半導体集積回路の製造方
    法。
  11. 【請求項１１】 層間絶縁膜の凹部により前記識別用記
    号を形成する請求項７に記載の半導体集積回路の製造方
    法。
  12. 【請求項１２】 二層以上の配線層の下層配線層によっ
    て形成する凹部と層間絶縁膜の凹部により前記識別用記
    号を形成する請求項７に記載の半導体集積回路の製造方
    法。
JP9301161A 1997-10-31 1997-10-31 半導体集積回路及びその製造方法 Expired - Lifetime JP3019822B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP9301161A JP3019822B2 (ja) 1997-10-31 1997-10-31 半導体集積回路及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9301161A JP3019822B2 (ja) 1997-10-31 1997-10-31 半導体集積回路及びその製造方法

Publications (2)

Publication Number Publication Date
JPH11135391A true JPH11135391A (ja) 1999-05-21
JP3019822B2 JP3019822B2 (ja) 2000-03-13

Family

ID=17893531

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9301161A Expired - Lifetime JP3019822B2 (ja) 1997-10-31 1997-10-31 半導体集積回路及びその製造方法

Country Status (1)

Country Link
JP (1) JP3019822B2 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010206141A (ja) * 2009-03-06 2010-09-16 Fujitsu Semiconductor Ltd 半導体装置
CN102270657A (zh) * 2010-06-07 2011-12-07 三菱电机株式会社 半导体元件
US8183700B2 (en) 2007-07-31 2012-05-22 Fuji Electric Co., Ltd. Semiconductor device having alignment mark and its manufacturing method
CN103872020A (zh) * 2012-12-14 2014-06-18 英飞凌科技股份有限公司 具有标识标记的半导体器件
JP2021193745A (ja) * 2015-12-18 2021-12-23 ローム株式会社 半導体装置

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8183700B2 (en) 2007-07-31 2012-05-22 Fuji Electric Co., Ltd. Semiconductor device having alignment mark and its manufacturing method
JP2010206141A (ja) * 2009-03-06 2010-09-16 Fujitsu Semiconductor Ltd 半導体装置
CN102270657A (zh) * 2010-06-07 2011-12-07 三菱电机株式会社 半导体元件
JP2011258617A (ja) * 2010-06-07 2011-12-22 Mitsubishi Electric Corp 半導体素子
US8803278B2 (en) 2010-06-07 2014-08-12 Mitsubishi Electric Corporation Semiconductor device
CN103872020A (zh) * 2012-12-14 2014-06-18 英飞凌科技股份有限公司 具有标识标记的半导体器件
US9312226B2 (en) 2012-12-14 2016-04-12 Infineon Technologies Ag Semiconductor device having an identification mark
JP2021193745A (ja) * 2015-12-18 2021-12-23 ローム株式会社 半導体装置
JP2022058899A (ja) * 2015-12-18 2022-04-12 ローム株式会社 半導体装置
US11674983B2 (en) 2015-12-18 2023-06-13 Rohm Co., Ltd. SiC semiconductor device with current sensing capability
JP2023154103A (ja) * 2015-12-18 2023-10-18 ローム株式会社 半導体装置
US12313659B2 (en) 2015-12-18 2025-05-27 Rohm Co., Ltd. SIC semiconductor device with current sensing capability

Also Published As

Publication number Publication date
JP3019822B2 (ja) 2000-03-13

Similar Documents

Publication Publication Date Title
EP0583877B1 (en) Bond pad structure of an integrated circuit and manufacturing method thereof
JPH01280337A (ja) 半導体集積回路装置
JP3019822B2 (ja) 半導体集積回路及びその製造方法
US20090057908A1 (en) Wire bond pads
JP4248355B2 (ja) 半導体装置および半導体装置の製造方法
US5252182A (en) Method for manufacturing thermal recording device
JPH0794549A (ja) ボンディングパッド及びその形成方法
JP2845828B2 (ja) 多層配線半導体装置とその製造方法
JPS6184824A (ja) 半導体集積回路
JP3216124B2 (ja) 半導体薄膜装置とその製造方法
JPS6180836A (ja) 多層配線を有する半導体装置
JP2600153B2 (ja) 半導体装置
JPH01241118A (ja) アライメント・マーク
JP2001007113A (ja) 半導体装置
JPH0794548A (ja) 半導体装置及びその製造方法
KR0155837B1 (ko) 반도체 장치의 패드 및 그 제조방법
JP2871324B2 (ja) 半導体装置
JP3435317B2 (ja) 半導体装置の製造方法及び半導体装置
JPH0645324A (ja) 半導体集積回路
JPH04109654A (ja) 半導体装置及びその製造方法
JPH06163688A (ja) 半導体集積回路装置
JPH087624Y2 (ja) マーク付き半導体装置
JPH02306635A (ja) 半導体装置
JPH04266010A (ja) 半導体素子
JPH01128544A (ja) 半導体装置およびその製造方法