JPH11135519A - 電界効果型半導体装置の製造方法 - Google Patents
電界効果型半導体装置の製造方法Info
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- JPH11135519A JPH11135519A JP29901897A JP29901897A JPH11135519A JP H11135519 A JPH11135519 A JP H11135519A JP 29901897 A JP29901897 A JP 29901897A JP 29901897 A JP29901897 A JP 29901897A JP H11135519 A JPH11135519 A JP H11135519A
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Abstract
(57)【要約】
【課題】 この発明は、ゲート電極長の短い且つ寄生容
量が低減できる電界効果型半導体装置を製造する方法を
提供することを目的とする。 【解決手段】 この発明は、ＧａＡｓ半導体基板１の表
面にＧａＡｓ基板１の一部が露出した開口部６を有する
絶縁膜５を形成する工程と、絶縁膜５の開口部６を露出
するようにフォトレジストパターン７を形成する工程
と、このフォトレジストパターン７を介して絶縁膜５と
密着力が弱く且つＧａＡｓ基板１と固相反応が生じるゲ
ート用金属膜８を堆積する工程と、絶縁膜５上のゲート
用金属膜８を除去し、ＧａＡｓ基板１上のみにゲート電
極８ａを形成する。
量が低減できる電界効果型半導体装置を製造する方法を
提供することを目的とする。 【解決手段】 この発明は、ＧａＡｓ半導体基板１の表
面にＧａＡｓ基板１の一部が露出した開口部６を有する
絶縁膜５を形成する工程と、絶縁膜５の開口部６を露出
するようにフォトレジストパターン７を形成する工程
と、このフォトレジストパターン７を介して絶縁膜５と
密着力が弱く且つＧａＡｓ基板１と固相反応が生じるゲ
ート用金属膜８を堆積する工程と、絶縁膜５上のゲート
用金属膜８を除去し、ＧａＡｓ基板１上のみにゲート電
極８ａを形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、電界効果型半導
体装置の製造方法に関し、特に、化合物半導体を用いた
電解効果型トランジスタのゲート電極の製造方法に関す
るものである。
体装置の製造方法に関し、特に、化合物半導体を用いた
電解効果型トランジスタのゲート電極の製造方法に関す
るものである。
【０００２】
【従来の技術】従来のＧａＡＳ半導体基板を用いたＧａ
Ａｓ電界効果型トランジスタ（ＭＥＳＦＥＴ）の製造方
法を図３に従い説明する。図３は、ＧａＡｓＭＥＳＦＥ
Ｔのゲート電極を形成する方法を工程別に示した断面図
である。
Ａｓ電界効果型トランジスタ（ＭＥＳＦＥＴ）の製造方
法を図３に従い説明する。図３は、ＧａＡｓＭＥＳＦＥ
Ｔのゲート電極を形成する方法を工程別に示した断面図
である。
【０００３】図３に示すように、ＧａＡｓエピタキシャ
ル基板１１上にＡｕ／Ｇｅ、Ｎｉ、Ａｕの多層金属膜か
らなるソース電極１１およびドレイン電極１２が形成さ
れ、このソース電極１１とドレイン電極１２の間に、Ｐ
ＭＭＡなどのフォトレジストパターン１３を形成する
（図３（ａ）参照）。このフォトレジストパターン１３
を利用して、ＧａＡｓエピタキシャル基板１０とショッ
トキ接合するゲート用金属膜１４を基板１０上及びフォ
トレジストパターン１３上に形成する（図３（ｂ）参
照）。続いて、リフトオフ法により、基板１０上にゲー
ト電極１４ａを形成する（図３（ｃ）参照）。
ル基板１１上にＡｕ／Ｇｅ、Ｎｉ、Ａｕの多層金属膜か
らなるソース電極１１およびドレイン電極１２が形成さ
れ、このソース電極１１とドレイン電極１２の間に、Ｐ
ＭＭＡなどのフォトレジストパターン１３を形成する
（図３（ａ）参照）。このフォトレジストパターン１３
を利用して、ＧａＡｓエピタキシャル基板１０とショッ
トキ接合するゲート用金属膜１４を基板１０上及びフォ
トレジストパターン１３上に形成する（図３（ｂ）参
照）。続いて、リフトオフ法により、基板１０上にゲー
ト電極１４ａを形成する（図３（ｃ）参照）。
【０００４】上記した図３に示す従来の技術では、フォ
トレジストパターン１３の寸法によりゲート電極長が決
定される。しかし、電解効果トランジスタの性能を向上
させるためにゲート電極長を短くすると、フォトレジス
トの解像度の関係からレジストパターンの形成不良を起
こしやすく歩留まりが低下するなどの問題がある。
トレジストパターン１３の寸法によりゲート電極長が決
定される。しかし、電解効果トランジスタの性能を向上
させるためにゲート電極長を短くすると、フォトレジス
トの解像度の関係からレジストパターンの形成不良を起
こしやすく歩留まりが低下するなどの問題がある。
【０００５】そこで、上記した従来の問題点を解決する
ために次の方法が提案されている。図４に示すように、
ダミーゲートパターンを利用するものである。すなわ
ち、ソース電極１１及びドレイン電極１２が形成された
ＧａＡｓエピタキシャル基板１０上にフォトレジスト膜
を設け、このフォトレジスト膜をパターニングしてフォ
トレジストからなるダミーゲートパターン１５を形成す
る。このダミーゲートパターン１５は露光、現像した後
に、更にプラズマエッチングなどでその幅を細くしてい
る。このダミーゲートパターン１５をマスクとしてＥＣ
Ｒ型ＣＶＤ装置を用いてシリコン酸化膜またはシリコン
窒化膜からなる絶縁膜１６を堆積する（図４（ａ）参
照）。ダミーゲートパターン１５のレジストを溶解する
ことにより不要な部分の絶縁膜１６が除去され、ソース
電極１１とドレイン電極１２の間に開口部１７を有する
絶縁膜１６が形成される（図４（ｂ）参照）。
ために次の方法が提案されている。図４に示すように、
ダミーゲートパターンを利用するものである。すなわ
ち、ソース電極１１及びドレイン電極１２が形成された
ＧａＡｓエピタキシャル基板１０上にフォトレジスト膜
を設け、このフォトレジスト膜をパターニングしてフォ
トレジストからなるダミーゲートパターン１５を形成す
る。このダミーゲートパターン１５は露光、現像した後
に、更にプラズマエッチングなどでその幅を細くしてい
る。このダミーゲートパターン１５をマスクとしてＥＣ
Ｒ型ＣＶＤ装置を用いてシリコン酸化膜またはシリコン
窒化膜からなる絶縁膜１６を堆積する（図４（ａ）参
照）。ダミーゲートパターン１５のレジストを溶解する
ことにより不要な部分の絶縁膜１６が除去され、ソース
電極１１とドレイン電極１２の間に開口部１７を有する
絶縁膜１６が形成される（図４（ｂ）参照）。
【０００６】続いて、絶縁膜１６の開口部１７を露出す
るような、フォトレジストパターン１８を形成した後、
ＧａＡｓエピタキシャル基板１０とショットキ接合する
ゲート金属膜１９を基板１０上及びフォトレジストパタ
ーン１８上に堆積する（図４（ｃ）参照）。次に、レジ
ストを溶解することにより、フォトレジストパターン１
８とフォトレジストパターン１８上に堆積された不要な
部分のゲート金属膜１９を除去し、マッシュルーム形状
のゲート電極１９ａが形成される（図４（ｄ）参照）。
るような、フォトレジストパターン１８を形成した後、
ＧａＡｓエピタキシャル基板１０とショットキ接合する
ゲート金属膜１９を基板１０上及びフォトレジストパタ
ーン１８上に堆積する（図４（ｃ）参照）。次に、レジ
ストを溶解することにより、フォトレジストパターン１
８とフォトレジストパターン１８上に堆積された不要な
部分のゲート金属膜１９を除去し、マッシュルーム形状
のゲート電極１９ａが形成される（図４（ｄ）参照）。
【０００７】上記した図４に示す従来の技術では、ダミ
ーゲートパターンを利用してゲート電極を形成している
ため、ゲート電極長を細くしても歩留まりが低下する等
の問題はない。しかしながら、図４に示す方法では、ゲ
ート電極１９ａと基板１０との間に絶縁膜１６が形成さ
れるため、寄生容量が増加するという問題がある。
ーゲートパターンを利用してゲート電極を形成している
ため、ゲート電極長を細くしても歩留まりが低下する等
の問題はない。しかしながら、図４に示す方法では、ゲ
ート電極１９ａと基板１０との間に絶縁膜１６が形成さ
れるため、寄生容量が増加するという問題がある。
【０００８】寄生容量を無くすために、図５に示すよう
に、図４に示す方法によりゲート電極１９ａを形成した
後、絶縁膜１６をウエットエッチングにより除去する方
法がある。
に、図４に示す方法によりゲート電極１９ａを形成した
後、絶縁膜１６をウエットエッチングにより除去する方
法がある。
【０００９】
【発明が解決しようとする課題】電解効果トランジスタ
の性能を向上させる手段として、ゲート電極とソース電
極間容量、ゲート電極とドレイン電極間の容量を低減す
ることがあげられる。そこで、図５に示すように、マッ
シュルーム形状を有するゲート電極１９ａの場合には、
ゲート電極１９ａの一部（ここでは、便宜上、笠部と呼
ぶ。）とＧａＡｓ基板１０間の絶縁膜１６をエッチング
により除去していた。
の性能を向上させる手段として、ゲート電極とソース電
極間容量、ゲート電極とドレイン電極間の容量を低減す
ることがあげられる。そこで、図５に示すように、マッ
シュルーム形状を有するゲート電極１９ａの場合には、
ゲート電極１９ａの一部（ここでは、便宜上、笠部と呼
ぶ。）とＧａＡｓ基板１０間の絶縁膜１６をエッチング
により除去していた。
【００１０】しかし、絶縁膜１６のエッチングレートを
制御することは困難であり、エッチング量がばらつくと
寄生容量値も変化するため、これに伴い電解効果型トラ
ンジスタの性能もばらつくことになる。さらに、エッチ
ングにより絶縁膜を完全に除去すると、ＧａＡｓ基板１
０の表面上の絶縁膜まで除去されることになり、ＧａＡ
Ｓ基板が大気中に露出するため表面準位などの影響を受
けやすく、トランジスタの性能に悪影響を及ぼす問題が
生じていた。
制御することは困難であり、エッチング量がばらつくと
寄生容量値も変化するため、これに伴い電解効果型トラ
ンジスタの性能もばらつくことになる。さらに、エッチ
ングにより絶縁膜を完全に除去すると、ＧａＡｓ基板１
０の表面上の絶縁膜まで除去されることになり、ＧａＡ
Ｓ基板が大気中に露出するため表面準位などの影響を受
けやすく、トランジスタの性能に悪影響を及ぼす問題が
生じていた。
【００１１】この発明は、上述した従来の問題点を解決
するためになされたものにして、ゲート電極長の短い且
つ寄生容量が低減できる電界効果型半導体装置を容易に
製造できる方法を提供することを目的とする。
するためになされたものにして、ゲート電極長の短い且
つ寄生容量が低減できる電界効果型半導体装置を容易に
製造できる方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】この発明は、半導体基板
の表面に当該半導体基板の一部が露出した開口部を有す
る絶縁膜を形成する工程と、前記絶縁膜の開口部が露出
するようにフォトレジストパターンを形成する工程と、
このフォトレジストパターンを介して前記絶縁膜と密着
力が弱く且つ化合物半導体と固相反応が生じる金属膜を
堆積する工程と、前記絶縁膜上の金属膜を除去し、少な
くとも化合物半導体基板上のみに金属電極を形成するこ
とを特徴とする。
の表面に当該半導体基板の一部が露出した開口部を有す
る絶縁膜を形成する工程と、前記絶縁膜の開口部が露出
するようにフォトレジストパターンを形成する工程と、
このフォトレジストパターンを介して前記絶縁膜と密着
力が弱く且つ化合物半導体と固相反応が生じる金属膜を
堆積する工程と、前記絶縁膜上の金属膜を除去し、少な
くとも化合物半導体基板上のみに金属電極を形成するこ
とを特徴とする。
【００１３】また、この発明は、前記半導体基板が、Ｇ
ａＡｓ基板、ＧａＡｓ基板上にヘテロ構造の半導体層が
形成されている基板或いはＧａＮ基板のうちのどれかで
構成すればよい。
ａＡｓ基板、ＧａＡｓ基板上にヘテロ構造の半導体層が
形成されている基板或いはＧａＮ基板のうちのどれかで
構成すればよい。
【００１４】さらに、この発明は、前記絶縁膜が、Ｓｉ
Ｎ膜、ＳｉＯ2 膜、ＳｒＴｉＯ3 膜、ＰＺＴ膜或いはＢ
ａＴｉＯ3 膜のうちのどれかで構成するとよい。
Ｎ膜、ＳｉＯ2 膜、ＳｒＴｉＯ3 膜、ＰＺＴ膜或いはＢ
ａＴｉＯ3 膜のうちのどれかで構成するとよい。
【００１５】また、この発明は、前記金属膜として、白
金またはパラジウムを含むとよい。
金またはパラジウムを含むとよい。
【００１６】この発明では、マッシュルーム形状のゲー
ト電極の笠部直下の絶縁膜をエッチングすることによ
り、ゲート−ソース間寄生容量およびゲート−ドレイン
間寄生容量を低減するのではなく、絶縁膜上のゲート電
極の笠部自体を除去するため、絶縁膜のエッチング時に
生じるエッチングばらつきや、化合物半導体基板上の表
面準位を防ぐことができる。
ト電極の笠部直下の絶縁膜をエッチングすることによ
り、ゲート−ソース間寄生容量およびゲート−ドレイン
間寄生容量を低減するのではなく、絶縁膜上のゲート電
極の笠部自体を除去するため、絶縁膜のエッチング時に
生じるエッチングばらつきや、化合物半導体基板上の表
面準位を防ぐことができる。
【００１７】更に、この発明では、白金やパラジウムの
ような化合物半導体との密着性は良好であり、かつシリ
コン酸化膜（ＳｉＯ2）などの絶縁膜と密着性が悪い金
属を用いることにより、絶縁膜上のゲート電極の笠部は
超音波衝撃作用のような容易な工程で除去することが可
能となる。
ような化合物半導体との密着性は良好であり、かつシリ
コン酸化膜（ＳｉＯ2）などの絶縁膜と密着性が悪い金
属を用いることにより、絶縁膜上のゲート電極の笠部は
超音波衝撃作用のような容易な工程で除去することが可
能となる。
【００１８】
【発明の実施の形態】以下、この発明の実施の形態につ
き図１及び図２に従い説明する。図１及び図２は、この
発明の一実施の形態にかかる製造方法を工程別に示す断
面図である。この実施の形態は、化合物半導体の代表例
として、ＧａＡｓエピタキシャル基板を用いた電解効果
型トランジスタに適用したものである。
き図１及び図２に従い説明する。図１及び図２は、この
発明の一実施の形態にかかる製造方法を工程別に示す断
面図である。この実施の形態は、化合物半導体の代表例
として、ＧａＡｓエピタキシャル基板を用いた電解効果
型トランジスタに適用したものである。
【００１９】まず、ＧａＡｓエピタキシャル基板１上に
Ａｕ／Ｇｅ（７５０Å）、Ｎｉ（７０Å）、Ａｕ（１３
００Å）の多層金属膜からなるソース電極２およびドレ
イン電極３を形成する（図１（ａ）参照）。
Ａｕ／Ｇｅ（７５０Å）、Ｎｉ（７０Å）、Ａｕ（１３
００Å）の多層金属膜からなるソース電極２およびドレ
イン電極３を形成する（図１（ａ）参照）。
【００２０】続いて、ソース電極１とドレイン電極２の
間に、フォトレジストパターン４を形成する（図１
（ｂ）参照）。このフォトレジストパターン４の寸法幅
は、約２μｍなので遠紫外線光源による密着露光法にて
容易に形成することができる。必要であれば、密着露光
を行い、現像した後にプラズマエッチングなどでその幅
を細くしてもよい。
間に、フォトレジストパターン４を形成する（図１
（ｂ）参照）。このフォトレジストパターン４の寸法幅
は、約２μｍなので遠紫外線光源による密着露光法にて
容易に形成することができる。必要であれば、密着露光
を行い、現像した後にプラズマエッチングなどでその幅
を細くしてもよい。
【００２１】次に、ＧａＡｓエピタキシャル基板１全面
に、ＥＣＲ型ＣＶＤ装置を用いてＳｉＯ2 よりなる絶縁
膜５を堆積する（図１（ｃ）参照）。そして、有機溶剤
を用いてフォトレジストパターン４を溶解することによ
り、不要な部分の絶縁膜５を除去する。これにより、ソ
ース電極１とドレイン電極２の間に絶縁膜５の開口部６
が形成される（図２（ａ）参照）。
に、ＥＣＲ型ＣＶＤ装置を用いてＳｉＯ2 よりなる絶縁
膜５を堆積する（図１（ｃ）参照）。そして、有機溶剤
を用いてフォトレジストパターン４を溶解することによ
り、不要な部分の絶縁膜５を除去する。これにより、ソ
ース電極１とドレイン電極２の間に絶縁膜５の開口部６
が形成される（図２（ａ）参照）。
【００２２】続いて、上記工程で形成した絶縁膜５の開
口部６を露出するような、フォトレジストパターン７を
形成する。その後、ＧａＡｓと固相反応してショットキ
接合を形成し、かつ絶縁膜５と反応しないゲート用金属
膜８を堆積する。このゲート用金属膜８としては、例え
ば、白金（Ｐｔ）、パラジウム（Ｐｄ）などの金属があ
る。さらに、図示はしていないがこの形成したゲート用
金属膜８上に金などの低抵抗金属を堆積する（図２
（ｂ）参照）。
口部６を露出するような、フォトレジストパターン７を
形成する。その後、ＧａＡｓと固相反応してショットキ
接合を形成し、かつ絶縁膜５と反応しないゲート用金属
膜８を堆積する。このゲート用金属膜８としては、例え
ば、白金（Ｐｔ）、パラジウム（Ｐｄ）などの金属があ
る。さらに、図示はしていないがこの形成したゲート用
金属膜８上に金などの低抵抗金属を堆積する（図２
（ｂ）参照）。
【００２３】そして、有機溶剤中に浸漬することによ
り、レジストを溶解し、フォトレジストパターン７とフ
ォトレジストパターン７上に堆積されたゲート用金属膜
８を除去する。その後、３００℃で６０分間の熱処理を
加える（図２（ｃ）参照）。例えば、白金やパラジウム
は低温でＧａＡｓ中に拡散することが知られており、Ｇ
ａＡｓと接触している部分の白金やパラジウムは密着性
が良好となる。一方、絶縁膜５上に堆積された白金やパ
ラジウムは上記温度程度では反応しないため、密着性は
悪い。
り、レジストを溶解し、フォトレジストパターン７とフ
ォトレジストパターン７上に堆積されたゲート用金属膜
８を除去する。その後、３００℃で６０分間の熱処理を
加える（図２（ｃ）参照）。例えば、白金やパラジウム
は低温でＧａＡｓ中に拡散することが知られており、Ｇ
ａＡｓと接触している部分の白金やパラジウムは密着性
が良好となる。一方、絶縁膜５上に堆積された白金やパ
ラジウムは上記温度程度では反応しないため、密着性は
悪い。
【００２４】その後、超純水中において超音波作用を加
えることより、絶縁膜５上のゲート用金属膜８が除去さ
れ、ＧａＡｓ基板１上のみに、ＧａＡｓ基板１とショッ
トキ接合するゲート電極８ａが形成される。
えることより、絶縁膜５上のゲート用金属膜８が除去さ
れ、ＧａＡｓ基板１上のみに、ＧａＡｓ基板１とショッ
トキ接合するゲート電極８ａが形成される。
【００２５】上記したように、この発明では、マッシュ
ルーム形状のゲート電極の笠部直下の絶縁膜をエッチン
グすることにより、ゲート電極とソース電極間の寄生容
量およびゲート電極とドレイン電極間の寄生容量を低減
するのではなく、絶縁膜５上のゲート用電極膜８の笠部
自体を除去するため、絶縁膜５をエッチングする時に生
じるエッチングばらつきや、ＧａＡｓ基板１上の表面準
位等の影響を防ぐことができる。
ルーム形状のゲート電極の笠部直下の絶縁膜をエッチン
グすることにより、ゲート電極とソース電極間の寄生容
量およびゲート電極とドレイン電極間の寄生容量を低減
するのではなく、絶縁膜５上のゲート用電極膜８の笠部
自体を除去するため、絶縁膜５をエッチングする時に生
じるエッチングばらつきや、ＧａＡｓ基板１上の表面準
位等の影響を防ぐことができる。
【００２６】通常、ゲート電極８ａは抵抗を下げるため
に金（Ａｕ）を積層するが、この金がＧａＡｓ基板１内
に拡散すると良好なショットキ接合が得られないので、
チタン（Ｔｉ）膜を介在させて金を積層しているが、Ｇ
ａＡｓ基板１に形成する白金またはパラジウムのゲート
用金属膜の膜厚によっては、この膜自体で金の拡散を防
げるので、チタン膜を省略することができる。
に金（Ａｕ）を積層するが、この金がＧａＡｓ基板１内
に拡散すると良好なショットキ接合が得られないので、
チタン（Ｔｉ）膜を介在させて金を積層しているが、Ｇ
ａＡｓ基板１に形成する白金またはパラジウムのゲート
用金属膜の膜厚によっては、この膜自体で金の拡散を防
げるので、チタン膜を省略することができる。
【００２７】次に、上述したこの発明の実施の形態の電
界効果型トランジスタと、図４に示す従来構造の電界効
果型トランジスタとの特性について比較すると、従来構
造のものに対して本実施の形態のものでは、利得が２０
ｄＢから２２ｄＢに向上し、最大飽和出力が３０ｄＢか
ら３２ｄＢに向上した。
界効果型トランジスタと、図４に示す従来構造の電界効
果型トランジスタとの特性について比較すると、従来構
造のものに対して本実施の形態のものでは、利得が２０
ｄＢから２２ｄＢに向上し、最大飽和出力が３０ｄＢか
ら３２ｄＢに向上した。
【００２８】尚、この発明に用いられる半導体基板とし
ては、ＧａＡｓ基板１以外にも、ＧａＡｓ基板上にＩｎ
ＧａＡｓ／ＡｌＧａＡｓ、ＡｌＧａＡｓ／ＧａＡｓ、Ｉ
ｎＡｓ／ＩｎＧａＡｓ等のヘテロ構造の半導体膜をエピ
タキシャル成長した基板、或いはＧａＮ基板等でもよ
い。
ては、ＧａＡｓ基板１以外にも、ＧａＡｓ基板上にＩｎ
ＧａＡｓ／ＡｌＧａＡｓ、ＡｌＧａＡｓ／ＧａＡｓ、Ｉ
ｎＡｓ／ＩｎＧａＡｓ等のヘテロ構造の半導体膜をエピ
タキシャル成長した基板、或いはＧａＮ基板等でもよ
い。
【００２９】また、上記絶縁膜５としては、ＳｉＯ2膜
以外にもＳｉＮ膜、ＳｉＯ2 膜、ＳｒＴｉＯ3 膜、ＲＺ
Ｔ膜或いはＢａＴｉＯ3 膜等でもよい。
以外にもＳｉＮ膜、ＳｉＯ2 膜、ＳｒＴｉＯ3 膜、ＲＺ
Ｔ膜或いはＢａＴｉＯ3 膜等でもよい。
【００３０】
【発明の効果】以上説明したように、この発明では、ゲ
ート寄生容量を低減するために、ゲート電極の笠部との
間に介在している絶縁膜を除去することがないため、Ｇ
ａＡｓ基板の表面が大気中に露出することはなく、表面
準位や汚染などを防ぐことが可能である。また、絶縁膜
上のゲート電極の一部は、超音波作用で容易に除去する
ことができるため、作成工程が煩雑になることもない。
ート寄生容量を低減するために、ゲート電極の笠部との
間に介在している絶縁膜を除去することがないため、Ｇ
ａＡｓ基板の表面が大気中に露出することはなく、表面
準位や汚染などを防ぐことが可能である。また、絶縁膜
上のゲート電極の一部は、超音波作用で容易に除去する
ことができるため、作成工程が煩雑になることもない。
【図１】この発明の一実施の形態にかかる製造方法を工
程別に示す断面図である。
程別に示す断面図である。
【図２】この発明の一実施の形態にかかる製造方法を工
程別に示す断面図である。
程別に示す断面図である。
【図３】従来のＧａＡｓＭＥＳＦＥＴの製造方法を工程
別に示す断面図である。
別に示す断面図である。
【図４】従来のＧａＡｓＭＥＳＦＥＴの製造方法を工程
別に示す断面図である。
別に示す断面図である。
【図５】従来のＧａＡｓＭＥＳＦＥＴを示す断面図であ
る。
る。
１ ＧａＡｓ基板 ５ 絶縁膜 ７ フォトレジスト ８ ゲート用金属膜
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年１０月３１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【請求項４】 前記金属膜が、白金またはパラジウムを
含むことを特徴とする請求項１から３のいずれかに記載
の電界効果型半導体装置の製造方法。 ─────────────────────────────────────────────────────
含むことを特徴とする請求項１から３のいずれかに記載
の電界効果型半導体装置の製造方法。 ─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１０年１月５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正内容】
【０００１】
【発明の属する技術分野】この発明は、電界効果型半導
体装置の製造方法に関し、特に、化合物半導体を用いた
電界効果型トランジスタのゲート電極の製造方法に関す
るものである。
体装置の製造方法に関し、特に、化合物半導体を用いた
電界効果型トランジスタのゲート電極の製造方法に関す
るものである。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】従来のＧａＡｓ半導体基板を用いたＧａ
Ａｓ電界効果型トランジスタ（ＭＥＳＦＥＴ）の製造方
法を図３に従い説明する。図３は、ＧａＡｓＭＥＳＦＥ
Ｔのゲート電極を形成する方法を工程別に示した断面図
である。
Ａｓ電界効果型トランジスタ（ＭＥＳＦＥＴ）の製造方
法を図３に従い説明する。図３は、ＧａＡｓＭＥＳＦＥ
Ｔのゲート電極を形成する方法を工程別に示した断面図
である。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】図３に示すように、ＧａＡｓエピタキシャ
ル基板１１上にＡｕ／Ｇｅ、Ｎｉ、Ａｕの多層金属膜か
らなるソース電極１１およびドレイン電極１２が形成さ
れ、このソース電極１１とドレイン電極１２の間に、Ｐ
ＭＭＡなどを用いてフォトレジストパターン１３を形成
する（図３（ａ）参照）。このフォトレジストパターン
１３を利用して、ＧａＡｓエピタキシャル基板１０とシ
ョットキ接合するゲート用金属膜１４を基板１０上及び
フォトレジストパターン１３上に形成する（図３（ｂ）
参照）。続いて、リフトオフ法により、基板１０上にゲ
ート電極１４ａを形成する（図３（ｃ）参照）。
ル基板１１上にＡｕ／Ｇｅ、Ｎｉ、Ａｕの多層金属膜か
らなるソース電極１１およびドレイン電極１２が形成さ
れ、このソース電極１１とドレイン電極１２の間に、Ｐ
ＭＭＡなどを用いてフォトレジストパターン１３を形成
する（図３（ａ）参照）。このフォトレジストパターン
１３を利用して、ＧａＡｓエピタキシャル基板１０とシ
ョットキ接合するゲート用金属膜１４を基板１０上及び
フォトレジストパターン１３上に形成する（図３（ｂ）
参照）。続いて、リフトオフ法により、基板１０上にゲ
ート電極１４ａを形成する（図３（ｃ）参照）。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】上記した図３に示す従来の技術では、フォ
トレジストパターン１３の寸法によりゲート電極長が決
定される。しかし、電界効果トランジスタの性能を向上
させるためにゲート電極長を短くすると、フォトレジス
トの解像度の関係からレジストパターンの形成不良を起
こしやすく歩留まりが低下するなどの問題がある。
トレジストパターン１３の寸法によりゲート電極長が決
定される。しかし、電界効果トランジスタの性能を向上
させるためにゲート電極長を短くすると、フォトレジス
トの解像度の関係からレジストパターンの形成不良を起
こしやすく歩留まりが低下するなどの問題がある。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】
【発明が解決しようとする課題】電界効果トランジスタ
の性能を向上させる手段として、ゲート電極とソース電
極間容量、ゲート電極とドレイン電極間の容量を低減す
ることがあげられる。そこで、図５に示すように、マッ
シュルーム形状を有するゲート電極１９ａの場合には、
ゲート電極１９ａの一部（ここでは、便宜上、笠部と呼
ぶ。）とＧａＡｓ基板１０間の絶縁膜１６をエッチング
により除去していた。
の性能を向上させる手段として、ゲート電極とソース電
極間容量、ゲート電極とドレイン電極間の容量を低減す
ることがあげられる。そこで、図５に示すように、マッ
シュルーム形状を有するゲート電極１９ａの場合には、
ゲート電極１９ａの一部（ここでは、便宜上、笠部と呼
ぶ。）とＧａＡｓ基板１０間の絶縁膜１６をエッチング
により除去していた。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】しかし、絶縁膜１６のエッチングレートを
制御することは困難であり、エッチング量がばらつくと
寄生容量値も変化するため、これに伴い電界効果型トラ
ンジスタの性能もばらつくことになる。さらに、エッチ
ングにより絶縁膜を完全に除去すると、ＧａＡｓ基板１
０の表面上の絶縁膜まで除去されることになり、ＧａＡ
ｓ基板が大気中に露出するため表面準位などの影響を受
けやすく、トランジスタの性能に悪影響を及ぼす問題が
生じていた。
制御することは困難であり、エッチング量がばらつくと
寄生容量値も変化するため、これに伴い電界効果型トラ
ンジスタの性能もばらつくことになる。さらに、エッチ
ングにより絶縁膜を完全に除去すると、ＧａＡｓ基板１
０の表面上の絶縁膜まで除去されることになり、ＧａＡ
ｓ基板が大気中に露出するため表面準位などの影響を受
けやすく、トランジスタの性能に悪影響を及ぼす問題が
生じていた。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正内容】
【００１８】
【発明の実施の形態】以下、この発明の実施の形態につ
き図１及び図２に従い説明する。図１及び図２は、この
発明の一実施の形態にかかる製造方法を工程別に示す断
面図である。この実施の形態は、化合物半導体の代表例
として、ＧａＡｓエピタキシャル基板を用いた電界効果
型トランジスタに適用したものである。
き図１及び図２に従い説明する。図１及び図２は、この
発明の一実施の形態にかかる製造方法を工程別に示す断
面図である。この実施の形態は、化合物半導体の代表例
として、ＧａＡｓエピタキシャル基板を用いた電界効果
型トランジスタに適用したものである。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正内容】
【００２９】また、上記絶縁膜５としては、ＳｉＯ2膜
以外にもＳｉＮ膜、ＳｉＯ2 膜、ＳｒＴｉＯ3 膜、ＰＺ
Ｔ膜或いはＢａＴｉＯ3 膜等でもよい。
以外にもＳｉＮ膜、ＳｉＯ2 膜、ＳｒＴｉＯ3 膜、ＰＺ
Ｔ膜或いはＢａＴｉＯ3 膜等でもよい。
Claims (4)
- 【請求項１】 半導体基板の表面に当該半導体基板の一
部が露出した開口部を有する絶縁膜を形成する工程と、
前記絶縁膜の開口部が露出するようにフォトレジストパ
ターンを形成する工程と、このフォトレジストパターン
を介して前記絶縁膜と密着力が弱く且つ化合物半導体と
固相反応が生じる金属膜を堆積する工程と、前記絶縁膜
上の金属膜を除去し、少なくとも化合物半導体基板上の
みに金属電極を形成することを特徴とする電界効果型半
導体装置の製造方法。 - 【請求項２】 前記半導体基板が、ＧａＡｓ基板、Ｇａ
Ａｓ基板上にヘテロ構造の半導体層が形成されている基
板或いはＧａＮ基板のうちのどれかであることを特徴と
する請求項１に記載の電界効果型半導体装置。 - 【請求項３】 前記絶縁膜が、ＳｉＮ膜、ＳｉＯ2 膜、
ＳｒＴｉＯ3 膜、ＰＺＴ膜或いはＢａＴｉＯ3 膜のうち
のどれかであることを特徴とする請求項１又は２に記載
の電界効果型半導体装置。 - 【請求項４】 前記金属膜が、白金またはパラジウムを
含むことを特徴とする請求項１、２又は３に記載の電界
効果型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29901897A JPH11135519A (ja) | 1997-10-30 | 1997-10-30 | 電界効果型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29901897A JPH11135519A (ja) | 1997-10-30 | 1997-10-30 | 電界効果型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11135519A true JPH11135519A (ja) | 1999-05-21 |
Family
ID=17867172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29901897A Pending JPH11135519A (ja) | 1997-10-30 | 1997-10-30 | 電界効果型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11135519A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008193005A (ja) * | 2007-02-07 | 2008-08-21 | Eudyna Devices Inc | 半導体装置の製造方法 |
-
1997
- 1997-10-30 JP JP29901897A patent/JPH11135519A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008193005A (ja) * | 2007-02-07 | 2008-08-21 | Eudyna Devices Inc | 半導体装置の製造方法 |
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