JPH11143823A - コンピュータ装置及び同装置に適用するバス制御方法 - Google Patents
コンピュータ装置及び同装置に適用するバス制御方法Info
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- JPH11143823A JPH11143823A JP30592597A JP30592597A JPH11143823A JP H11143823 A JPH11143823 A JP H11143823A JP 30592597 A JP30592597 A JP 30592597A JP 30592597 A JP30592597 A JP 30592597A JP H11143823 A JPH11143823 A JP H11143823A
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Abstract
(57)【要約】
【課題】ＣＰＵの動作状態に基づいて、外部バスマスタ
のバス要求を保留にすることにより、優先的な処理に必
要なＣＰＵの動作を確実に実行できるようにすることに
ある。 【解決手段】ＣＰＵ１、ローカルバス２、バス・アービ
トレーション回路３を有するマイクロコンピュータにお
いて、バス・アービトレーション回路３はＣＰＵ監視ロ
ジック回路５によるＣＰＵ１の特定動作状態時には、外
部バスマスタ７からのバス要求ＢＲＥＱを保留する。こ
れにより、ＣＰＵ１のバス優先権を確保し、ＣＰＵ１は
例えば一定時間内に処理を処理を終了すべき特定動作を
確実に実行する。
のバス要求を保留にすることにより、優先的な処理に必
要なＣＰＵの動作を確実に実行できるようにすることに
ある。 【解決手段】ＣＰＵ１、ローカルバス２、バス・アービ
トレーション回路３を有するマイクロコンピュータにお
いて、バス・アービトレーション回路３はＣＰＵ監視ロ
ジック回路５によるＣＰＵ１の特定動作状態時には、外
部バスマスタ７からのバス要求ＢＲＥＱを保留する。こ
れにより、ＣＰＵ１のバス優先権を確保し、ＣＰＵ１は
例えば一定時間内に処理を処理を終了すべき特定動作を
確実に実行する。
Description
【０００１】
【発明の属する技術分野】本発明は、１チップ内にＣＰ
Ｕ、バス、及びバス制御回路を集積化したマイクロコン
ピュータに適用し、特に外部バスマスタ機能を有するコ
ンピュータ装置に関する
Ｕ、バス、及びバス制御回路を集積化したマイクロコン
ピュータに適用し、特に外部バスマスタ機能を有するコ
ンピュータ装置に関する
【０００２】
【従来の技術】従来、例えば組み込み用マイコンに使用
される１チップのマイクロコンピュータには、ＣＰＵ
（ＣＰＵコア）以外に、ＣＰＵがＩ／Ｏデバイスやメモ
リをアクセスするためのバス（以下ローカルバスと呼
ぶ）及び当該ローカルバスの調停制御（バスアービトレ
ーション）を行なうためのバスアービトレーション回路
を集積化して内蔵した方式が開発されている。
される１チップのマイクロコンピュータには、ＣＰＵ
（ＣＰＵコア）以外に、ＣＰＵがＩ／Ｏデバイスやメモ
リをアクセスするためのバス（以下ローカルバスと呼
ぶ）及び当該ローカルバスの調停制御（バスアービトレ
ーション）を行なうためのバスアービトレーション回路
を集積化して内蔵した方式が開発されている。
【０００３】さらに、当該方式に外部バスマスタ機能を
付加したマイクロコンピュータが開発されている。外部
バスマスタ機能とは、外部のあるＩ／Ｏデバイスが、ロ
ーカルバスの使用権を得て、当該ローカルバスに接続さ
れている他のＩ／Ｏデバイスやメモリをアクセスできる
機能である。
付加したマイクロコンピュータが開発されている。外部
バスマスタ機能とは、外部のあるＩ／Ｏデバイスが、ロ
ーカルバスの使用権を得て、当該ローカルバスに接続さ
れている他のＩ／Ｏデバイスやメモリをアクセスできる
機能である。
【０００４】バスアービトレーション回路は、外部バス
マスタからバス要求があると、ＣＰＵのバス使用権との
調停を行なうことになる。ここで、ＣＰＵのバス使用権
が常に優先順位が高いとは限らず、外部バスマスタから
のバス要求に応じて、ＣＰＵの動作内容とは無関係に外
部バスマスタにローカルバスの使用権を与える場合があ
る。
マスタからバス要求があると、ＣＰＵのバス使用権との
調停を行なうことになる。ここで、ＣＰＵのバス使用権
が常に優先順位が高いとは限らず、外部バスマスタから
のバス要求に応じて、ＣＰＵの動作内容とは無関係に外
部バスマスタにローカルバスの使用権を与える場合があ
る。
【０００５】
【発明が解決しようとする課題】前述したように、従来
の外部バスマスタ機能を有するマイクロコンピュータで
は、外部バスマスタが、ＣＰＵの動作内容とは無関係に
ローカルバスの使用権を得て、当該ローカルバスに接続
されている他のＩ／Ｏデバイスやメモリをアクセスする
場合がある。しかしながら、ＣＰＵの動作内容には、一
定時間内に処理を終了する必要のあるプロセスがある。
ＣＰＵが当該プロセスの実行時に、外部バスマスタのバ
ス要求に応じてローカルバスの使用権が移行すると、当
然ながら、ＣＰＵはローカルバスの使用権を失って、メ
モリアクセスなどのアクセスが不可能になり、一定時間
内に当該プロセスの処理が終了できない事態が発生す
る。このようなＣＰＵのいわばクリティカルなプロセス
処理時には、外部バスマスタからのバス要求を保留にす
ることが望ましい。
の外部バスマスタ機能を有するマイクロコンピュータで
は、外部バスマスタが、ＣＰＵの動作内容とは無関係に
ローカルバスの使用権を得て、当該ローカルバスに接続
されている他のＩ／Ｏデバイスやメモリをアクセスする
場合がある。しかしながら、ＣＰＵの動作内容には、一
定時間内に処理を終了する必要のあるプロセスがある。
ＣＰＵが当該プロセスの実行時に、外部バスマスタのバ
ス要求に応じてローカルバスの使用権が移行すると、当
然ながら、ＣＰＵはローカルバスの使用権を失って、メ
モリアクセスなどのアクセスが不可能になり、一定時間
内に当該プロセスの処理が終了できない事態が発生す
る。このようなＣＰＵのいわばクリティカルなプロセス
処理時には、外部バスマスタからのバス要求を保留にす
ることが望ましい。
【０００６】そこで、本発明の目的は、ＣＰＵの動作状
態に基づいて、外部バスマスタのバス要求を保留にする
ことにより、優先的な処理に必要なＣＰＵの動作を確実
に実行できるようにすることにある。
態に基づいて、外部バスマスタのバス要求を保留にする
ことにより、優先的な処理に必要なＣＰＵの動作を確実
に実行できるようにすることにある。
【０００７】
【課題を解決するための手段】本発明は、ＣＰＵ、バ
ス、及びバス・アービトレーション機能を有するバス制
御手段を１チップ内に集積化したコンピュータ装置にお
いて、当該バス制御手段が、ＣＰＵの動作状態に応じて
外部バスマスタ機能を保留する手段を備えたコンピュー
タ装置に適用する。外部バスマスタ機能とは、ＣＰＵ以
外のＩ／Ｏデバイスなどが外部バスマスタ手段として、
ＣＰＵに接続したローカルバスの使用権を得て、当該ロ
ーカルバスに接続されている他のＩ／Ｏデバイスやメモ
リをアクセスできる機能である。
ス、及びバス・アービトレーション機能を有するバス制
御手段を１チップ内に集積化したコンピュータ装置にお
いて、当該バス制御手段が、ＣＰＵの動作状態に応じて
外部バスマスタ機能を保留する手段を備えたコンピュー
タ装置に適用する。外部バスマスタ機能とは、ＣＰＵ以
外のＩ／Ｏデバイスなどが外部バスマスタ手段として、
ＣＰＵに接続したローカルバスの使用権を得て、当該ロ
ーカルバスに接続されている他のＩ／Ｏデバイスやメモ
リをアクセスできる機能である。
【０００８】本発明は、ＣＰＵがローカルバスを使用し
て、例えば割り込み処理などの一定時間内に処理を終了
する必要のあるプロセスを実行しているときに、当該バ
ス制御手段は外部バスマスタ手段からのバス使用権を保
留し、当該ＣＰＵのバス優先権を確保するように制御す
る。従って、ＣＰＵはいわばクリティカルなプロセス処
理時に、確実にローカルバスの使用権を確保して、一定
時間内に当該プロセスの処理を終了することができる。
て、例えば割り込み処理などの一定時間内に処理を終了
する必要のあるプロセスを実行しているときに、当該バ
ス制御手段は外部バスマスタ手段からのバス使用権を保
留し、当該ＣＰＵのバス優先権を確保するように制御す
る。従って、ＣＰＵはいわばクリティカルなプロセス処
理時に、確実にローカルバスの使用権を確保して、一定
時間内に当該プロセスの処理を終了することができる。
【０００９】具体的には、本発明はＣＰＵの予め設定さ
れた特定動作状態を監視する監視手段を有し、当該バス
制御手段は監視手段によりＣＰＵの特定動作状態を認識
した場合には、当該ＣＰＵのバス優先権を確保し、当該
外部バスマスタからのバス使用権を保留する。監視手段
は、例えばＣＰＵの特定動作状態時にフラグなどの情報
をセットするためのロジック回路を有する。
れた特定動作状態を監視する監視手段を有し、当該バス
制御手段は監視手段によりＣＰＵの特定動作状態を認識
した場合には、当該ＣＰＵのバス優先権を確保し、当該
外部バスマスタからのバス使用権を保留する。監視手段
は、例えばＣＰＵの特定動作状態時にフラグなどの情報
をセットするためのロジック回路を有する。
【００１０】本発明の別の観点として、ＣＰＵのバス優
先権を所定の時間だけ確保する優先時間の経過を監視す
るためのタイマ手段を有し、当該バス制御手段は外部バ
スマスタからのバス使用権の要求を受けたときに、当該
タイマ手段により優先時間の経過前であることを認識し
たときに当該ＣＰＵのバス優先権を確保し、外部バスマ
スタのバス使用権を保留する。このような方式において
も、ＣＰＵはいわばクリティカルなプロセス処理時に、
確実にローカルバスの使用権を確保して、一定時間内に
当該プロセスの処理を終了することができる。
先権を所定の時間だけ確保する優先時間の経過を監視す
るためのタイマ手段を有し、当該バス制御手段は外部バ
スマスタからのバス使用権の要求を受けたときに、当該
タイマ手段により優先時間の経過前であることを認識し
たときに当該ＣＰＵのバス優先権を確保し、外部バスマ
スタのバス使用権を保留する。このような方式において
も、ＣＰＵはいわばクリティカルなプロセス処理時に、
確実にローカルバスの使用権を確保して、一定時間内に
当該プロセスの処理を終了することができる。
【００１１】
【発明の実施の形態】以下図面を参照して本発明の実施
の形態を説明する。図１は第１の実施形態に関係するコ
ンピュータ装置の構成を示すブロック図であり、図２は
同実施形態の動作を説明するためのフローチャートであ
る。 （第１の実施形態）本装置１０は、図１に示すように、
ＣＰＵコア（以下単にＣＰＵと称する）１、ローカルバ
ス２、およびバス・アービトレーション回路（バス制御
手段）３を１チップ内に集積化したマイクロコンピュー
タである。さらに、本装置１０は、外部バスマスタ機能
を制御するための外部バスマスタ制御部４を有する。こ
の外部バスマスタ制御部４は、ＣＰＵ監視ロジック回路
５およびアンドゲート回路６からなる。
の形態を説明する。図１は第１の実施形態に関係するコ
ンピュータ装置の構成を示すブロック図であり、図２は
同実施形態の動作を説明するためのフローチャートであ
る。 （第１の実施形態）本装置１０は、図１に示すように、
ＣＰＵコア（以下単にＣＰＵと称する）１、ローカルバ
ス２、およびバス・アービトレーション回路（バス制御
手段）３を１チップ内に集積化したマイクロコンピュー
タである。さらに、本装置１０は、外部バスマスタ機能
を制御するための外部バスマスタ制御部４を有する。こ
の外部バスマスタ制御部４は、ＣＰＵ監視ロジック回路
５およびアンドゲート回路６からなる。
【００１２】ＣＰＵ監視ロジック回路５は、ＣＰＵ１の
内部動作状態の中で特定の動作状態を監視するための回
路であり、具体的には例えば割り込み処理時に当該動作
状態を示す情報を保持するためのフリップフロップを有
する。アンドゲート回路６は、外部バスマスタ７からの
バス要求ＢＲＥＱのバス・アービトレーション回路３へ
の転送を制御するためのゲート回路であり、ＣＰＵ監視
ロジック回路５に保持された情報により制御する。
内部動作状態の中で特定の動作状態を監視するための回
路であり、具体的には例えば割り込み処理時に当該動作
状態を示す情報を保持するためのフリップフロップを有
する。アンドゲート回路６は、外部バスマスタ７からの
バス要求ＢＲＥＱのバス・アービトレーション回路３へ
の転送を制御するためのゲート回路であり、ＣＰＵ監視
ロジック回路５に保持された情報により制御する。
【００１３】バス・アービトレーション回路３は、ＣＰ
Ｕ１と外部バスマスタ７とのローカルバス２の使用権を
調停する機能を有する。本実施形態では、バス・アービ
トレーション回路３は、外部バスマスタ制御部４のアン
ドゲート回路６から外部バスマスタ７からのバス要求Ｂ
ＲＥＱを受けたときに、外部バスマスタ７に対してロー
カルバス２の使用を認めるグラント信号ＢＧＮＴを出力
する。
Ｕ１と外部バスマスタ７とのローカルバス２の使用権を
調停する機能を有する。本実施形態では、バス・アービ
トレーション回路３は、外部バスマスタ制御部４のアン
ドゲート回路６から外部バスマスタ７からのバス要求Ｂ
ＲＥＱを受けたときに、外部バスマスタ７に対してロー
カルバス２の使用を認めるグラント信号ＢＧＮＴを出力
する。
【００１４】ここで、外部バスマスタ７は、ＣＰＵ１以
外に、ローカルバス２に接続されたメモリやＩ／Ｏデバ
イスなどをアクセスするために、ローカルバス２を使用
するＩ／Ｏデバイスなどを想定する。外部バスマスタ７
がローカルバス２の優先権を得ると、当該優先権の期間
ではＣＰＵ１はローカルバス２の使用が不可となる。 （第１の実施形態の動作）以下図１と共に、図２のフロ
ーチャートを参照して同実施形態の動作を説明する。
外に、ローカルバス２に接続されたメモリやＩ／Ｏデバ
イスなどをアクセスするために、ローカルバス２を使用
するＩ／Ｏデバイスなどを想定する。外部バスマスタ７
がローカルバス２の優先権を得ると、当該優先権の期間
ではＣＰＵ１はローカルバス２の使用が不可となる。 （第１の実施形態の動作）以下図１と共に、図２のフロ
ーチャートを参照して同実施形態の動作を説明する。
【００１５】まず、ＣＰＵ１からローカルバス２の使用
権を得るためのバス要求があると、バス・アービトレー
ション回路３はグラント信号ＢＧＮＴを出力して、ＣＰ
Ｕ１にローカルバス２の優先権を与える（ステップＳ
１，Ｓ２）。ＣＰＵ１は、ローカルバス２を使用して、
ローカルバス２に接続されたメモリやＩ／Ｏデバイスな
どをアクセスするデータ処理動作を実行する。
権を得るためのバス要求があると、バス・アービトレー
ション回路３はグラント信号ＢＧＮＴを出力して、ＣＰ
Ｕ１にローカルバス２の優先権を与える（ステップＳ
１，Ｓ２）。ＣＰＵ１は、ローカルバス２を使用して、
ローカルバス２に接続されたメモリやＩ／Ｏデバイスな
どをアクセスするデータ処理動作を実行する。
【００１６】当該ＣＰＵ１の動作中に、外部バスマスタ
７からローカルバス２の使用権を得るためのバス要求Ｂ
ＲＥＱが出力されると、外部バスマスタ制御部４におい
てＣＰＵ１の内部動作がチェックされる（ステップＳ３
のＹＥＳ，Ｓ４）。ここで、ＣＰＵ監視ロジック回路５
は、ＣＰＵ１が予め設定した特定動作（例えば割り込み
処理）を実行しているときには、当該動作状態を示す情
報を保持している。アンドゲート回路６は、ＣＰＵ監視
ロジック回路５が当該情報を保持しているときには、外
部バスマスタ７からのバス要求ＢＲＥＱの転送を禁止す
るように機能する。
７からローカルバス２の使用権を得るためのバス要求Ｂ
ＲＥＱが出力されると、外部バスマスタ制御部４におい
てＣＰＵ１の内部動作がチェックされる（ステップＳ３
のＹＥＳ，Ｓ４）。ここで、ＣＰＵ監視ロジック回路５
は、ＣＰＵ１が予め設定した特定動作（例えば割り込み
処理）を実行しているときには、当該動作状態を示す情
報を保持している。アンドゲート回路６は、ＣＰＵ監視
ロジック回路５が当該情報を保持しているときには、外
部バスマスタ７からのバス要求ＢＲＥＱの転送を禁止す
るように機能する。
【００１７】即ち、ＣＰＵ１が例えば割り込み処理など
の特定動作を実行中であれば、外部バスマスタ７からバ
ス要求ＢＲＥＱが出力されても、バス・アービトレーシ
ョン回路３はグラント信号ＢＧＮＴを外部バスマスタ７
には出力せずに、ＣＰＵ１のローカルバス２の優先権を
確保している（ステップＳ５のＹＥＳ，Ｓ６）。換言す
れば、ＣＰＵ１の特定動作状態の期間では、外部バスマ
スタ７のバス要求ＢＲＥＱは保留の状態となる。
の特定動作を実行中であれば、外部バスマスタ７からバ
ス要求ＢＲＥＱが出力されても、バス・アービトレーシ
ョン回路３はグラント信号ＢＧＮＴを外部バスマスタ７
には出力せずに、ＣＰＵ１のローカルバス２の優先権を
確保している（ステップＳ５のＹＥＳ，Ｓ６）。換言す
れば、ＣＰＵ１の特定動作状態の期間では、外部バスマ
スタ７のバス要求ＢＲＥＱは保留の状態となる。
【００１８】一方、アンドゲート回路６は、ＣＰＵ監視
ロジック回路５が当該情報を保持していないとき（ＣＰ
Ｕ１の特定動作状態の解除を含む）には、外部バスマス
タ７からのバス要求ＢＲＥＱをバス・アービトレーショ
ン回路３に転送する（ステップＳ５のＮＯ）。バス・ア
ービトレーション回路３は、外部バスマスタ７からのバ
ス要求ＢＲＥＱに応じて、グラント信号ＢＧＮＴを外部
バスマスタ７に出力し、ローカルバス２の使用権を与え
る（ステップＳ７）。これにより、外部バスマスタ７
は、ローカルバス２を使用してローカルバス２に接続さ
れたメモリやＩ／Ｏデバイスなどをアクセスすることが
可能となる。外部バスマスタ７がローカルバス２の優先
権を得ると、当該優先権の期間ではＣＰＵ１はローカル
バス２の使用が不可となる。
ロジック回路５が当該情報を保持していないとき（ＣＰ
Ｕ１の特定動作状態の解除を含む）には、外部バスマス
タ７からのバス要求ＢＲＥＱをバス・アービトレーショ
ン回路３に転送する（ステップＳ５のＮＯ）。バス・ア
ービトレーション回路３は、外部バスマスタ７からのバ
ス要求ＢＲＥＱに応じて、グラント信号ＢＧＮＴを外部
バスマスタ７に出力し、ローカルバス２の使用権を与え
る（ステップＳ７）。これにより、外部バスマスタ７
は、ローカルバス２を使用してローカルバス２に接続さ
れたメモリやＩ／Ｏデバイスなどをアクセスすることが
可能となる。外部バスマスタ７がローカルバス２の優先
権を得ると、当該優先権の期間ではＣＰＵ１はローカル
バス２の使用が不可となる。
【００１９】以上のように本実施形態によれば、ＣＰＵ
１の内部動作状態を監視して、特定動作状態時には、外
部バスマスタ７からバス要求ＢＲＥＱが出力されても、
当該バス要求ＢＲＥＱを保留にする。従って、ＣＰＵ１
のローカルバス２の優先権を確保することにより、ＣＰ
Ｕ１は例えば割り込み処理などのクリティカルな特定動
作を続行し、一定時間内に処理を終了することが可能と
なる。 （第１の実施形態の変形例）図３は同実施形態の変形例
に関係するブロック図である。
１の内部動作状態を監視して、特定動作状態時には、外
部バスマスタ７からバス要求ＢＲＥＱが出力されても、
当該バス要求ＢＲＥＱを保留にする。従って、ＣＰＵ１
のローカルバス２の優先権を確保することにより、ＣＰ
Ｕ１は例えば割り込み処理などのクリティカルな特定動
作を続行し、一定時間内に処理を終了することが可能と
なる。 （第１の実施形態の変形例）図３は同実施形態の変形例
に関係するブロック図である。
【００２０】本変形例は、ＣＰＵ監視ロジック回路５お
よびアンドゲート回路６以外に、ＣＰＵ１の当該特定動
作状態を示す情報を保持するためのレジスタ２０及びア
ンドゲート回路２１を有する外部バスマスタ制御部１４
を備えている。
よびアンドゲート回路６以外に、ＣＰＵ１の当該特定動
作状態を示す情報を保持するためのレジスタ２０及びア
ンドゲート回路２１を有する外部バスマスタ制御部１４
を備えている。
【００２１】レジスタ２０は、アプリケーション・プロ
グラムにより情報がセットされて、かつ変更できるよう
に構成されている。アンドゲート回路２１は、レジスタ
２０にセットされた情報とＣＰＵ監視ロジック回路５に
保持された情報とが一致しているときに、アンドゲート
回路６にゲートを開く制御信号を出力する。即ち、アン
ドゲート回路６はアンドゲート回路２１からの制御信号
に応じて、レジスタ２０の情報とＣＰＵ監視ロジック回
路５の情報とが一致したときに、外部バスマスタ７から
のバス要求ＢＲＥＱをバス・アービトレーション回路３
に転送する。
グラムにより情報がセットされて、かつ変更できるよう
に構成されている。アンドゲート回路２１は、レジスタ
２０にセットされた情報とＣＰＵ監視ロジック回路５に
保持された情報とが一致しているときに、アンドゲート
回路６にゲートを開く制御信号を出力する。即ち、アン
ドゲート回路６はアンドゲート回路２１からの制御信号
に応じて、レジスタ２０の情報とＣＰＵ監視ロジック回
路５の情報とが一致したときに、外部バスマスタ７から
のバス要求ＢＲＥＱをバス・アービトレーション回路３
に転送する。
【００２２】このような変形例の方式であれば、ローカ
ルバス２の優先権を確保するためのＣＰＵ１の特定動作
状態をアプリケーション・プログラムにより変更するこ
とが容易となる。前述の第１の実施形態では、ＣＰＵ監
視ロジック回路５により監視される特定動作状態は予め
設定されている。これに対して、本変形例では、レジス
タ２０を使用することにより、当該特定動作状態の設定
を変更することができるため、割り込み処理等の動作だ
けでなく、アプリケーション・プログラムの実行に必要
なＣＰＵ１の特定動作状態をクリティカルな動作として
任意に設定することが可能となる。 （第２の実施形態）図４と図５は第２の実施形態に関係
するブロック図およびフローチャートである。本実施形
態は、タイマ回路２２およびアンドゲート回路６を有す
る外部バスマスタ制御部２４を備えたコンピュータ装置
である。
ルバス２の優先権を確保するためのＣＰＵ１の特定動作
状態をアプリケーション・プログラムにより変更するこ
とが容易となる。前述の第１の実施形態では、ＣＰＵ監
視ロジック回路５により監視される特定動作状態は予め
設定されている。これに対して、本変形例では、レジス
タ２０を使用することにより、当該特定動作状態の設定
を変更することができるため、割り込み処理等の動作だ
けでなく、アプリケーション・プログラムの実行に必要
なＣＰＵ１の特定動作状態をクリティカルな動作として
任意に設定することが可能となる。 （第２の実施形態）図４と図５は第２の実施形態に関係
するブロック図およびフローチャートである。本実施形
態は、タイマ回路２２およびアンドゲート回路６を有す
る外部バスマスタ制御部２４を備えたコンピュータ装置
である。
【００２３】タイマ回路２２は、アプリケーション・プ
ログラムによりセットされる時間情報に従って、ＣＰＵ
１の特定動作が開始してから所定の時間経過まで、アン
ドゲート回路６から外部バスマスタ７からのバス要求Ｂ
ＲＥＱの転送を禁止するための制御信号を出力する。即
ち、タイマ回路２２は、ＣＰＵ１が特定動作を実行する
期間にローカルバス２の優先権を確保する優先時間を保
持するためのタイマ手段である。
ログラムによりセットされる時間情報に従って、ＣＰＵ
１の特定動作が開始してから所定の時間経過まで、アン
ドゲート回路６から外部バスマスタ７からのバス要求Ｂ
ＲＥＱの転送を禁止するための制御信号を出力する。即
ち、タイマ回路２２は、ＣＰＵ１が特定動作を実行する
期間にローカルバス２の優先権を確保する優先時間を保
持するためのタイマ手段である。
【００２４】以下、図５のフローチャートを参照して同
実施形態の動作を説明する。まず、ＣＰＵ１からローカ
ルバス２の使用権を得るためのバス要求があると、バス
・アービトレーション回路３はグラント信号ＢＧＮＴを
出力して、ＣＰＵ１にローカルバス２の優先権を与える
（ステップＳ１０，Ｓ１１）。ＣＰＵ１は、ローカルバ
ス２を使用して、ローカルバス２に接続されたメモリや
Ｉ／Ｏデバイスなどをアクセスするデータ処理動作を実
行する。このとき、ＣＰＵ１の動作が予め設定された特
定動作であれば、タイマ回路２２は、アプリケーション
・プログラムにより所定の優先時間を確保するための時
間データをセットされる（ステップＳ１２）。タイマ回
路２２は、ＣＰＵ１の特定動作の開始からセットされた
時間データまで計時動作を実行する。
実施形態の動作を説明する。まず、ＣＰＵ１からローカ
ルバス２の使用権を得るためのバス要求があると、バス
・アービトレーション回路３はグラント信号ＢＧＮＴを
出力して、ＣＰＵ１にローカルバス２の優先権を与える
（ステップＳ１０，Ｓ１１）。ＣＰＵ１は、ローカルバ
ス２を使用して、ローカルバス２に接続されたメモリや
Ｉ／Ｏデバイスなどをアクセスするデータ処理動作を実
行する。このとき、ＣＰＵ１の動作が予め設定された特
定動作であれば、タイマ回路２２は、アプリケーション
・プログラムにより所定の優先時間を確保するための時
間データをセットされる（ステップＳ１２）。タイマ回
路２２は、ＣＰＵ１の特定動作の開始からセットされた
時間データまで計時動作を実行する。
【００２５】当該ＣＰＵ１の動作中に、外部バスマスタ
７からローカルバス２の使用権を得るためのバス要求Ｂ
ＲＥＱが出力されると、外部バスマスタ制御部２４で
は、タイマ回路２２により経過時間がチェックされる
（ステップＳ１４）。即ち、ＣＰＵ１の特定動作状態が
開始してから所定の時間が経過されているか否かが判定
される。
７からローカルバス２の使用権を得るためのバス要求Ｂ
ＲＥＱが出力されると、外部バスマスタ制御部２４で
は、タイマ回路２２により経過時間がチェックされる
（ステップＳ１４）。即ち、ＣＰＵ１の特定動作状態が
開始してから所定の時間が経過されているか否かが判定
される。
【００２６】タイマ回路２２により当該優先時間の経過
前であれば、アンドゲート回路６は、外部バスマスタ７
からのバス要求ＢＲＥＱの転送を禁止している。従っ
て、ＣＰＵ１が例えば割り込み処理などの特定動作を実
行中であれば、外部バスマスタ７からバス要求ＢＲＥＱ
が出力されても、バス・アービトレーション回路３はグ
ラント信号ＢＧＮＴを外部バスマスタ７には出力せず
に、ＣＰＵ１のローカルバス２の優先権を確保している
（ステップＳ１４のＮＯ，Ｓ１５）。換言すれば、ＣＰ
Ｕ１の特定動作状態の期間のため、外部バスマスタ７の
バス要求ＢＲＥＱは保留の状態となる。
前であれば、アンドゲート回路６は、外部バスマスタ７
からのバス要求ＢＲＥＱの転送を禁止している。従っ
て、ＣＰＵ１が例えば割り込み処理などの特定動作を実
行中であれば、外部バスマスタ７からバス要求ＢＲＥＱ
が出力されても、バス・アービトレーション回路３はグ
ラント信号ＢＧＮＴを外部バスマスタ７には出力せず
に、ＣＰＵ１のローカルバス２の優先権を確保している
（ステップＳ１４のＮＯ，Ｓ１５）。換言すれば、ＣＰ
Ｕ１の特定動作状態の期間のため、外部バスマスタ７の
バス要求ＢＲＥＱは保留の状態となる。
【００２７】一方、タイマ回路２２による当該優先時間
の経過後またはタイマ回路２２が非動作（ＣＰＵ１が特
定動作以外の動作状態時）の場合には、アンドゲート回
路６は、外部バスマスタ７からのバス要求ＢＲＥＱをバ
ス・アービトレーション回路３に転送する（ステップＳ
１４のＹＥＳ）。バス・アービトレーション回路３は、
外部バスマスタ７からのバス要求ＢＲＥＱに応じて、グ
ラント信号ＢＧＮＴを外部バスマスタ７に出力し、ロー
カルバス２の使用権を与える（ステップＳ１６）。これ
により、外部バスマスタ７は、ローカルバス２を使用し
てローカルバス２に接続されたメモリやＩ／Ｏデバイス
などをアクセスすることが可能となる。外部バスマスタ
７がローカルバス２の優先権を得ると、当該優先権の期
間ではＣＰＵ１はローカルバス２の使用が不可となる。
の経過後またはタイマ回路２２が非動作（ＣＰＵ１が特
定動作以外の動作状態時）の場合には、アンドゲート回
路６は、外部バスマスタ７からのバス要求ＢＲＥＱをバ
ス・アービトレーション回路３に転送する（ステップＳ
１４のＹＥＳ）。バス・アービトレーション回路３は、
外部バスマスタ７からのバス要求ＢＲＥＱに応じて、グ
ラント信号ＢＧＮＴを外部バスマスタ７に出力し、ロー
カルバス２の使用権を与える（ステップＳ１６）。これ
により、外部バスマスタ７は、ローカルバス２を使用し
てローカルバス２に接続されたメモリやＩ／Ｏデバイス
などをアクセスすることが可能となる。外部バスマスタ
７がローカルバス２の優先権を得ると、当該優先権の期
間ではＣＰＵ１はローカルバス２の使用が不可となる。
【００２８】以上のように本実施形態によれば、ＣＰＵ
１が特定動作を開始してから所定の時間だけローカルバ
ス２の優先時間として確保することができる。即ち、当
該優先時間中は、外部バスマスタ７からバス要求ＢＲＥ
Ｑが出力されても、当該バス要求ＢＲＥＱを保留にし
て、ＣＰＵ１のローカルバス２の優先権を維持すること
ができる。従って、ＣＰＵ１は例えば割り込み処理など
のクリティカルな特定動作を終了するまで続行すること
が可能となる。 （第３の実施形態）図６と図８は第３の実施形態に関係
するブロック図およびフローチャートである。本実施形
態は、割り込みコントローラ２３およびアンドゲート回
路６を有する外部バスマスタ制御部３４を備えたコンピ
ュータ装置である。
１が特定動作を開始してから所定の時間だけローカルバ
ス２の優先時間として確保することができる。即ち、当
該優先時間中は、外部バスマスタ７からバス要求ＢＲＥ
Ｑが出力されても、当該バス要求ＢＲＥＱを保留にし
て、ＣＰＵ１のローカルバス２の優先権を維持すること
ができる。従って、ＣＰＵ１は例えば割り込み処理など
のクリティカルな特定動作を終了するまで続行すること
が可能となる。 （第３の実施形態）図６と図８は第３の実施形態に関係
するブロック図およびフローチャートである。本実施形
態は、割り込みコントローラ２３およびアンドゲート回
路６を有する外部バスマスタ制御部３４を備えたコンピ
ュータ装置である。
【００２９】割り込みコントローラ２３は、ＣＰＵ１に
対する外部割り込み信号が発生すると、ＣＰＵ１に対し
て割り込み信号を出力すると共に、当該割り込み処理時
にアンドゲート回路６から外部バスマスタ７からのバス
要求ＢＲＥＱの転送を禁止するための制御信号を出力す
る。
対する外部割り込み信号が発生すると、ＣＰＵ１に対し
て割り込み信号を出力すると共に、当該割り込み処理時
にアンドゲート回路６から外部バスマスタ７からのバス
要求ＢＲＥＱの転送を禁止するための制御信号を出力す
る。
【００３０】以下、図８のフローチャートを参照して同
実施形態の動作を説明する。まず、ＣＰＵ１からローカ
ルバス２の使用権を得るためのバス要求があると、バス
・アービトレーション回路３はグラント信号ＢＧＮＴを
出力して、ＣＰＵ１にローカルバス２の優先権を与える
（ステップＳ２０，Ｓ２１）。ＣＰＵ１は、ローカルバ
ス２を使用して、ローカルバス２に接続されたメモリや
Ｉ／Ｏデバイスなどをアクセスするデータ処理動作を実
行する。
実施形態の動作を説明する。まず、ＣＰＵ１からローカ
ルバス２の使用権を得るためのバス要求があると、バス
・アービトレーション回路３はグラント信号ＢＧＮＴを
出力して、ＣＰＵ１にローカルバス２の優先権を与える
（ステップＳ２０，Ｓ２１）。ＣＰＵ１は、ローカルバ
ス２を使用して、ローカルバス２に接続されたメモリや
Ｉ／Ｏデバイスなどをアクセスするデータ処理動作を実
行する。
【００３１】当該ＣＰＵ１の動作中に、外部バスマスタ
７からローカルバス２の使用権を得るためのバス要求Ｂ
ＲＥＱが出力されると、外部バスマスタ制御部３４にお
いてＣＰＵ１が割り込み処理を実行している否かがチェ
ックされる（ステップＳ２２のＹＥＳ，Ｓ２３）。即
ち、割り込みコントローラ２３から外部割り込み信号に
応じて制御信号が出力されていると、アンドゲート回路
６は、外部バスマスタ７からのバス要求ＢＲＥＱの転送
を禁止する。従って、ＣＰＵ１は割り込み処理を実行中
であるため、外部バスマスタ７からバス要求ＢＲＥＱが
出力されても、バス・アービトレーション回路３はグラ
ント信号ＢＧＮＴを外部バスマスタ７には出力せずに、
ＣＰＵ１のローカルバス２の優先権を確保している（ス
テップＳ２３のＹＥＳ，Ｓ２５）。換言すれば、ＣＰＵ
１が割り込み処理の期間では、外部バスマスタ７のバス
要求ＢＲＥＱは保留の状態となる。ここで、ステップ２
４の処理については、変形例として後述する。
７からローカルバス２の使用権を得るためのバス要求Ｂ
ＲＥＱが出力されると、外部バスマスタ制御部３４にお
いてＣＰＵ１が割り込み処理を実行している否かがチェ
ックされる（ステップＳ２２のＹＥＳ，Ｓ２３）。即
ち、割り込みコントローラ２３から外部割り込み信号に
応じて制御信号が出力されていると、アンドゲート回路
６は、外部バスマスタ７からのバス要求ＢＲＥＱの転送
を禁止する。従って、ＣＰＵ１は割り込み処理を実行中
であるため、外部バスマスタ７からバス要求ＢＲＥＱが
出力されても、バス・アービトレーション回路３はグラ
ント信号ＢＧＮＴを外部バスマスタ７には出力せずに、
ＣＰＵ１のローカルバス２の優先権を確保している（ス
テップＳ２３のＹＥＳ，Ｓ２５）。換言すれば、ＣＰＵ
１が割り込み処理の期間では、外部バスマスタ７のバス
要求ＢＲＥＱは保留の状態となる。ここで、ステップ２
４の処理については、変形例として後述する。
【００３２】一方、ＣＰＵ１が割り込み処理以外の動作
では、アンドゲート回路６は、外部バスマスタ７からの
バス要求ＢＲＥＱをバス・アービトレーション回路３に
転送する（ステップＳ２３のＮＯ）。バス・アービトレ
ーション回路３は、外部バスマスタ７からのバス要求Ｂ
ＲＥＱに応じて、グラント信号ＢＧＮＴを外部バスマス
タ７に出力し、ローカルバス２の使用権を与える（ステ
ップＳ２６）。これにより、外部バスマスタ７は、ロー
カルバス２を使用してローカルバス２に接続されたメモ
リやＩ／Ｏデバイスなどをアクセスすることが可能とな
る。外部バスマスタ７がローカルバス２の優先権を得る
と、当該優先権の期間ではＣＰＵ１はローカルバス２の
使用が不可となる。
では、アンドゲート回路６は、外部バスマスタ７からの
バス要求ＢＲＥＱをバス・アービトレーション回路３に
転送する（ステップＳ２３のＮＯ）。バス・アービトレ
ーション回路３は、外部バスマスタ７からのバス要求Ｂ
ＲＥＱに応じて、グラント信号ＢＧＮＴを外部バスマス
タ７に出力し、ローカルバス２の使用権を与える（ステ
ップＳ２６）。これにより、外部バスマスタ７は、ロー
カルバス２を使用してローカルバス２に接続されたメモ
リやＩ／Ｏデバイスなどをアクセスすることが可能とな
る。外部バスマスタ７がローカルバス２の優先権を得る
と、当該優先権の期間ではＣＰＵ１はローカルバス２の
使用が不可となる。
【００３３】以上のように本実施形態によれば、ＣＰＵ
１がクリティカルな特定動作である割り込み処理時に
は、外部バスマスタ７からバス要求ＢＲＥＱが出力され
ても、当該バス要求ＢＲＥＱを保留にして、ＣＰＵ１の
ローカルバス２の優先権を維持することができる。従っ
て、ＣＰＵ１は処理が終了するまで、当該割り込み処理
を続行することが可能となる。なお、同実施形態では外
部割り込み処理について説明したが、内部割り込み処理
についても同様に適用することができる。 （第３の実施形態の変形例）図７は同実施形態の変形例
に関係するブロック図である。
１がクリティカルな特定動作である割り込み処理時に
は、外部バスマスタ７からバス要求ＢＲＥＱが出力され
ても、当該バス要求ＢＲＥＱを保留にして、ＣＰＵ１の
ローカルバス２の優先権を維持することができる。従っ
て、ＣＰＵ１は処理が終了するまで、当該割り込み処理
を続行することが可能となる。なお、同実施形態では外
部割り込み処理について説明したが、内部割り込み処理
についても同様に適用することができる。 （第３の実施形態の変形例）図７は同実施形態の変形例
に関係するブロック図である。
【００３４】本変形例は、割り込みコントローラ２３お
よびアンドゲート回路６以外に、外部／内部の割り込み
処理の一部または全部について、ＣＰＵ１のバス優先権
を確保するための情報を保持するためのレジスタ２５を
有する外部バスマスタ制御部４４を備えている。レジス
タ２５は、アプリケーション・プログラム（ＳＷ）によ
り情報がセットされて、かつ変更できるように構成され
ている。
よびアンドゲート回路６以外に、外部／内部の割り込み
処理の一部または全部について、ＣＰＵ１のバス優先権
を確保するための情報を保持するためのレジスタ２５を
有する外部バスマスタ制御部４４を備えている。レジス
タ２５は、アプリケーション・プログラム（ＳＷ）によ
り情報がセットされて、かつ変更できるように構成され
ている。
【００３５】アンドゲート回路６は、割り込みコントロ
ーラ２３からの割り込み制御信号に応じてレジスタ２５
に情報がセットされている場合には、外部バスマスタ７
からのバス要求ＢＲＥＱを保留する。
ーラ２３からの割り込み制御信号に応じてレジスタ２５
に情報がセットされている場合には、外部バスマスタ７
からのバス要求ＢＲＥＱを保留する。
【００３６】本変形例の動作は、前述の図８のフローチ
ャートに示すものと同様である。但し、本変形例では、
ステップＳ２４に示すように、外部バスマスタ制御部４
４において、レジスタ２５に保持された情報に基づい
て、ＣＰＵ１のバス優先権を確保するか、または外部バ
スマスタ７からのバス要求ＢＲＥＱを受入れるかが判定
される。
ャートに示すものと同様である。但し、本変形例では、
ステップＳ２４に示すように、外部バスマスタ制御部４
４において、レジスタ２５に保持された情報に基づい
て、ＣＰＵ１のバス優先権を確保するか、または外部バ
スマスタ７からのバス要求ＢＲＥＱを受入れるかが判定
される。
【００３７】即ち、割り込みコントローラ２３から外部
割り込み信号に応じて制御信号が出力されていると、ア
ンドゲート回路６は、レジスタ２５に情報がセットされ
ている場合に外部バスマスタ７からのバス要求ＢＲＥＱ
の転送を禁止する（ステップＳ２４のＹＥＳ）。従っ
て、ＣＰＵ１の割り込み処理時に、外部バスマスタ７か
らバス要求ＢＲＥＱが出力されても、バス・アービトレ
ーション回路３はグラント信号ＢＧＮＴを外部バスマス
タ７には出力せずに、ＣＰＵ１のローカルバス２の優先
権を確保している（ステップＳ２５）。換言すれば、Ｃ
ＰＵ１が割り込み処理の期間では、外部バスマスタ７の
バス要求ＢＲＥＱは保留の状態となる。
割り込み信号に応じて制御信号が出力されていると、ア
ンドゲート回路６は、レジスタ２５に情報がセットされ
ている場合に外部バスマスタ７からのバス要求ＢＲＥＱ
の転送を禁止する（ステップＳ２４のＹＥＳ）。従っ
て、ＣＰＵ１の割り込み処理時に、外部バスマスタ７か
らバス要求ＢＲＥＱが出力されても、バス・アービトレ
ーション回路３はグラント信号ＢＧＮＴを外部バスマス
タ７には出力せずに、ＣＰＵ１のローカルバス２の優先
権を確保している（ステップＳ２５）。換言すれば、Ｃ
ＰＵ１が割り込み処理の期間では、外部バスマスタ７の
バス要求ＢＲＥＱは保留の状態となる。
【００３８】一方、ＣＰＵ１が割り込み処理時でも、レ
ジスタ２５に情報がセットされていない場合には、アン
ドゲート回路６は、外部バスマスタ７からのバス要求Ｂ
ＲＥＱをバス・アービトレーション回路３に転送する
（ステップＳ２４のＮＯ）。バス・アービトレーション
回路３は、外部バスマスタ７からのバス要求ＢＲＥＱに
応じて、グラント信号ＢＧＮＴを外部バスマスタ７に出
力し、ローカルバス２の使用権を与える（ステップＳ２
６）。
ジスタ２５に情報がセットされていない場合には、アン
ドゲート回路６は、外部バスマスタ７からのバス要求Ｂ
ＲＥＱをバス・アービトレーション回路３に転送する
（ステップＳ２４のＮＯ）。バス・アービトレーション
回路３は、外部バスマスタ７からのバス要求ＢＲＥＱに
応じて、グラント信号ＢＧＮＴを外部バスマスタ７に出
力し、ローカルバス２の使用権を与える（ステップＳ２
６）。
【００３９】このような変形例の方式であれば、外部／
内部の割り込み処理の一部または全部について、レジス
タ２５を利用して、ＣＰＵ１のバス優先権を確保するか
否かを任意に選択することができる。 （第４の実施形態）図９と図１１は第４の実施形態に関
係するブロック図およびフローチャートである。本実施
形態は、ＣＰＵ１の内部動作に対応する動作指示信号を
出力する内部動作監視回路３０および優先順位コントロ
ーラ３１を有する外部バスマスタ制御部５４を備えたコ
ンピュータ装置である。
内部の割り込み処理の一部または全部について、レジス
タ２５を利用して、ＣＰＵ１のバス優先権を確保するか
否かを任意に選択することができる。 （第４の実施形態）図９と図１１は第４の実施形態に関
係するブロック図およびフローチャートである。本実施
形態は、ＣＰＵ１の内部動作に対応する動作指示信号を
出力する内部動作監視回路３０および優先順位コントロ
ーラ３１を有する外部バスマスタ制御部５４を備えたコ
ンピュータ装置である。
【００４０】内部動作監視回路３０は、ＣＰＵ１の命令
フェッチ、データライト、データリード、Ｉ／Ｏライ
ト、Ｉ／Ｏリード、割り込み処理などの内部動作に対応
する各動作指示信号を出力する。優先順位コントローラ
３１は、予め設定された情報に基づいて、当該各動作指
示信号に対応するＣＰＵ１の内部動作状態及び外部バス
マスタ７からのバス要求ＢＲＥＱを含めた優先順位を設
定する機能を有する。
フェッチ、データライト、データリード、Ｉ／Ｏライ
ト、Ｉ／Ｏリード、割り込み処理などの内部動作に対応
する各動作指示信号を出力する。優先順位コントローラ
３１は、予め設定された情報に基づいて、当該各動作指
示信号に対応するＣＰＵ１の内部動作状態及び外部バス
マスタ７からのバス要求ＢＲＥＱを含めた優先順位を設
定する機能を有する。
【００４１】以下、図１１のフローチャートを参照して
同実施形態の動作を説明する。まず、ＣＰＵ１からロー
カルバス２の使用権を得るためのバス要求があると、バ
ス・アービトレーション回路３はグラント信号ＢＧＮＴ
を出力して、ＣＰＵ１にローカルバス２の優先権を与え
る（ステップＳ３０，Ｓ３１）。ＣＰＵ１は、ローカル
バス２を使用して、ローカルバス２に接続されたメモリ
やＩ／Ｏデバイスなどをアクセスするデータ処理動作を
実行する。
同実施形態の動作を説明する。まず、ＣＰＵ１からロー
カルバス２の使用権を得るためのバス要求があると、バ
ス・アービトレーション回路３はグラント信号ＢＧＮＴ
を出力して、ＣＰＵ１にローカルバス２の優先権を与え
る（ステップＳ３０，Ｓ３１）。ＣＰＵ１は、ローカル
バス２を使用して、ローカルバス２に接続されたメモリ
やＩ／Ｏデバイスなどをアクセスするデータ処理動作を
実行する。
【００４２】当該ＣＰＵ１の動作中に、外部バスマスタ
７からローカルバス２の使用権を得るためのバス要求Ｂ
ＲＥＱが出力されると、外部バスマスタ制御部５４にお
いてＣＰＵ１の内部動作および外部バスマスタ７からバ
ス要求ＢＲＥＱを含めた優先順位の設定処理を実行する
（ステップＳ３２のＹＥＳ，Ｓ３４）。ここで、ステッ
プ３３の処理については、変形例として後述する。
７からローカルバス２の使用権を得るためのバス要求Ｂ
ＲＥＱが出力されると、外部バスマスタ制御部５４にお
いてＣＰＵ１の内部動作および外部バスマスタ７からバ
ス要求ＢＲＥＱを含めた優先順位の設定処理を実行する
（ステップＳ３２のＹＥＳ，Ｓ３４）。ここで、ステッ
プ３３の処理については、変形例として後述する。
【００４３】優先順位コントローラ３１は、ＣＰＵ１の
命令フェッチ、データライト、データリード、Ｉ／Ｏラ
イト、Ｉ／Ｏリード、割り込み処理などの内部動作およ
び外部バスマスタ７からバス要求ＢＲＥＱを含めた優先
順位を設定し、外部バスマスタ７からバス要求ＢＲＥＱ
に対してＣＰＵ１の内部動作状態が相対的に高い優先順
位であるか否かを判定する。即ち、いま仮にＣＰＵ１が
相対的に高い優先順位の割り込み処理を実行していると
きに、外部バスマスタ７からバス要求ＢＲＥＱが出力さ
れても、バス・アービトレーション回路３はグラント信
号ＢＧＮＴを外部バスマスタ７には出力せずに、ＣＰＵ
１のローカルバス２の優先権を確保している（ステップ
Ｓ３５のＮＯ，Ｓ３７）。換言すれば、ＣＰＵ１が割り
込み処理の期間では、外部バスマスタ７のバス要求ＢＲ
ＥＱは保留の状態となる。
命令フェッチ、データライト、データリード、Ｉ／Ｏラ
イト、Ｉ／Ｏリード、割り込み処理などの内部動作およ
び外部バスマスタ７からバス要求ＢＲＥＱを含めた優先
順位を設定し、外部バスマスタ７からバス要求ＢＲＥＱ
に対してＣＰＵ１の内部動作状態が相対的に高い優先順
位であるか否かを判定する。即ち、いま仮にＣＰＵ１が
相対的に高い優先順位の割り込み処理を実行していると
きに、外部バスマスタ７からバス要求ＢＲＥＱが出力さ
れても、バス・アービトレーション回路３はグラント信
号ＢＧＮＴを外部バスマスタ７には出力せずに、ＣＰＵ
１のローカルバス２の優先権を確保している（ステップ
Ｓ３５のＮＯ，Ｓ３７）。換言すれば、ＣＰＵ１が割り
込み処理の期間では、外部バスマスタ７のバス要求ＢＲ
ＥＱは保留の状態となる。
【００４４】一方、ＣＰＵ１が相対的に低い優先順位の
例えばＩ／Ｏリードの動作を実行しているときには、バ
ス・アービトレーション回路３は優先順位コントローラ
３１からの優先順位に従って、バス・アービトレーショ
ン回路３は、外部バスマスタ７からのバス要求ＢＲＥＱ
に応じて、グラント信号ＢＧＮＴを外部バスマスタ７に
出力し、ローカルバス２の使用権を与える（ステップＳ
３５のＹＥＳ，Ｓ３６）。これにより、外部バスマスタ
７は、ローカルバス２を使用してローカルバス２に接続
されたメモリやＩ／Ｏデバイスなどをアクセスすること
が可能となる。外部バスマスタ７がローカルバス２の優
先権を得ると、当該優先権の期間ではＣＰＵ１は相対的
に優先順位の高い動作以外では、ローカルバス２の使用
が不可となる。
例えばＩ／Ｏリードの動作を実行しているときには、バ
ス・アービトレーション回路３は優先順位コントローラ
３１からの優先順位に従って、バス・アービトレーショ
ン回路３は、外部バスマスタ７からのバス要求ＢＲＥＱ
に応じて、グラント信号ＢＧＮＴを外部バスマスタ７に
出力し、ローカルバス２の使用権を与える（ステップＳ
３５のＹＥＳ，Ｓ３６）。これにより、外部バスマスタ
７は、ローカルバス２を使用してローカルバス２に接続
されたメモリやＩ／Ｏデバイスなどをアクセスすること
が可能となる。外部バスマスタ７がローカルバス２の優
先権を得ると、当該優先権の期間ではＣＰＵ１は相対的
に優先順位の高い動作以外では、ローカルバス２の使用
が不可となる。
【００４５】以上のように本実施形態によれば、ＣＰＵ
１の内部動作と共に、外部バスマスタ７からバス要求Ｂ
ＲＥＱの優先順位を設定することにより、相対的に優先
順位の高いＣＰＵ１の内部動作時には、外部バスマスタ
７からバス要求ＢＲＥＱが出力されても、当該バス要求
ＢＲＥＱを保留にして、ＣＰＵ１のローカルバス２の優
先権を維持することができる。従って、ＣＰＵ１のクリ
ティカルな特定動作の優先順位を相対的に高く設定する
ことにより、外部バスマスタ７からバス要求ＢＲＥＱが
出力された場合でも、当該動作が終了するまでバスの優
先権を確保することが可能となる。 （第４の実施形態の変形例１）図１０は同実施形態の変
形例１に関係するブロック図である。
１の内部動作と共に、外部バスマスタ７からバス要求Ｂ
ＲＥＱの優先順位を設定することにより、相対的に優先
順位の高いＣＰＵ１の内部動作時には、外部バスマスタ
７からバス要求ＢＲＥＱが出力されても、当該バス要求
ＢＲＥＱを保留にして、ＣＰＵ１のローカルバス２の優
先権を維持することができる。従って、ＣＰＵ１のクリ
ティカルな特定動作の優先順位を相対的に高く設定する
ことにより、外部バスマスタ７からバス要求ＢＲＥＱが
出力された場合でも、当該動作が終了するまでバスの優
先権を確保することが可能となる。 （第４の実施形態の変形例１）図１０は同実施形態の変
形例１に関係するブロック図である。
【００４６】本変形例は、内部動作監視回路３０および
優先順位コントローラ３１以外に、外部バスマスタ７か
らバス要求ＢＲＥＱに対する優先順位を設定するための
レジスタ３２を有する外部バスマスタ制御部６４を備え
ている。このレジスタ３２は、アプリケーション・プロ
グラムにより優先順位に関する情報がセットされて、か
つ変更できるように構成されている。優先順位コントロ
ーラ３１は、レジスタ３２にセットされた情報に基づい
て、外部バスマスタ７からバス要求ＢＲＥＱに対する優
先順位を設定し、現時点で実行中のＣＰＵ１の内部動作
に対して優先するか否かを判定する。
優先順位コントローラ３１以外に、外部バスマスタ７か
らバス要求ＢＲＥＱに対する優先順位を設定するための
レジスタ３２を有する外部バスマスタ制御部６４を備え
ている。このレジスタ３２は、アプリケーション・プロ
グラムにより優先順位に関する情報がセットされて、か
つ変更できるように構成されている。優先順位コントロ
ーラ３１は、レジスタ３２にセットされた情報に基づい
て、外部バスマスタ７からバス要求ＢＲＥＱに対する優
先順位を設定し、現時点で実行中のＣＰＵ１の内部動作
に対して優先するか否かを判定する。
【００４７】本変形例の動作は、前述の図１１のフロー
チャートに示すものと同様である。但し、本変形例で
は、ステップＳ３３に示すように、優先順位コントロー
ラ３１はレジスタ３２を参照して、ＣＰＵ１のバス優先
権を確保するか、または外部バスマスタ７からのバス要
求ＢＲＥＱを受入れるかを判定する。
チャートに示すものと同様である。但し、本変形例で
は、ステップＳ３３に示すように、優先順位コントロー
ラ３１はレジスタ３２を参照して、ＣＰＵ１のバス優先
権を確保するか、または外部バスマスタ７からのバス要
求ＢＲＥＱを受入れるかを判定する。
【００４８】即ち、ＣＰＵ１が相対的に高い優先順位の
割り込み処理を実行しているときに、外部バスマスタ７
からバス要求ＢＲＥＱが出力されても、バス・アービト
レーション回路３はグラント信号ＢＧＮＴを外部バスマ
スタ７には出力せずに、ＣＰＵ１のローカルバス２の優
先権を確保している（ステップＳ３５のＮＯ，Ｓ３
７）。また、ＣＰＵ１が相対的に低い優先順位の例えば
Ｉ／Ｏリードの動作を実行しているときには、バス・ア
ービトレーション回路３は優先順位コントローラ３１か
らの優先順位に従って、バス・アービトレーション回路
３は、外部バスマスタ７からのバス要求ＢＲＥＱに応じ
て、グラント信号ＢＧＮＴを外部バスマスタ７に出力
し、ローカルバス２の使用権を与える（ステップＳ３５
のＹＥＳ，Ｓ３６）。
割り込み処理を実行しているときに、外部バスマスタ７
からバス要求ＢＲＥＱが出力されても、バス・アービト
レーション回路３はグラント信号ＢＧＮＴを外部バスマ
スタ７には出力せずに、ＣＰＵ１のローカルバス２の優
先権を確保している（ステップＳ３５のＮＯ，Ｓ３
７）。また、ＣＰＵ１が相対的に低い優先順位の例えば
Ｉ／Ｏリードの動作を実行しているときには、バス・ア
ービトレーション回路３は優先順位コントローラ３１か
らの優先順位に従って、バス・アービトレーション回路
３は、外部バスマスタ７からのバス要求ＢＲＥＱに応じ
て、グラント信号ＢＧＮＴを外部バスマスタ７に出力
し、ローカルバス２の使用権を与える（ステップＳ３５
のＹＥＳ，Ｓ３６）。
【００４９】このような変形例の方式であれば、レジス
タ３２により、ＣＰＵ１の内部動作の優先順位に対し
て、外部バスマスタ７からバス要求ＢＲＥＱの相対的優
先順位を任意に設定することが可能となる。 （第４の実施形態の変形例２）図１２は同実施形態の変
形例２に関係するブロック図である。
タ３２により、ＣＰＵ１の内部動作の優先順位に対し
て、外部バスマスタ７からバス要求ＢＲＥＱの相対的優
先順位を任意に設定することが可能となる。 （第４の実施形態の変形例２）図１２は同実施形態の変
形例２に関係するブロック図である。
【００５０】本変形例では、優先順位コントローラ３１
は、予め設定された情報に基づいて、当該各動作指示信
号に対応するＣＰＵ１の内部動作状態及び外部バスマス
タ７からのバス要求ＢＲＥＱを含めた優先順位を設定す
る機能と共に、設定した優先順位を外部ピン６０を介し
てローカルバス２に接続されたＩ／Ｏデバイスに通知す
る機能を有する。このような優先順位コントローラ３１
からの優先順位を通知を受けることにより、Ｉ／Ｏデバ
イスは能動的にバス要求ＢＲＥＱを行なう外部バスマス
タ７として機能することが可能となる。 （第４の実施形態の変形例３）図１３は同実施形態の変
形例３に関係するブロック図である。
は、予め設定された情報に基づいて、当該各動作指示信
号に対応するＣＰＵ１の内部動作状態及び外部バスマス
タ７からのバス要求ＢＲＥＱを含めた優先順位を設定す
る機能と共に、設定した優先順位を外部ピン６０を介し
てローカルバス２に接続されたＩ／Ｏデバイスに通知す
る機能を有する。このような優先順位コントローラ３１
からの優先順位を通知を受けることにより、Ｉ／Ｏデバ
イスは能動的にバス要求ＢＲＥＱを行なう外部バスマス
タ７として機能することが可能となる。 （第４の実施形態の変形例３）図１３は同実施形態の変
形例３に関係するブロック図である。
【００５１】本変形例では、優先順位コントローラ３１
は、外部ピン６１を介して複数の外部バスマスタから複
数のバス要求ＢＲＥＱを受けて、当該複数のバス要求Ｂ
ＲＥＱおよびＣＰＵ１の内部動作状態を含めた優先順位
を設定する機能を有する。従って、ＣＰＵ１の内部動作
状態に対する優先順位と共に、本実施形態の外部バスマ
スタ７は他の外部バスマスタからのバス要求ＢＲＥＱに
対する優先順位が設定されることになる。 （第４の実施形態の変形例４）図１４は同実施形態の変
形例４に関係するブロック図である。
は、外部ピン６１を介して複数の外部バスマスタから複
数のバス要求ＢＲＥＱを受けて、当該複数のバス要求Ｂ
ＲＥＱおよびＣＰＵ１の内部動作状態を含めた優先順位
を設定する機能を有する。従って、ＣＰＵ１の内部動作
状態に対する優先順位と共に、本実施形態の外部バスマ
スタ７は他の外部バスマスタからのバス要求ＢＲＥＱに
対する優先順位が設定されることになる。 （第４の実施形態の変形例４）図１４は同実施形態の変
形例４に関係するブロック図である。
【００５２】本変形例は、前述の図１０に示す変形例１
と図１３に示す変形例３とを合わせた機能を有する優先
順位コントローラ３１を備えたものである。即ち、外部
ピン６１を介して複数の外部バスマスタから受けた各バ
ス要求ＢＲＥＱに対する優先順位を設定するためのレジ
スタ３２を有する外部バスマスタ制御部６４を備えてい
る。このレジスタ３２は、アプリケーション・プログラ
ムにより優先順位に関する情報がセットされて、かつ変
更できるように構成されている。優先順位コントローラ
３１は、レジスタ３２にセットされた情報に基づいて、
複数の外部バスマスタからの各バス要求ＢＲＥＱに対す
る優先順位を設定する。
と図１３に示す変形例３とを合わせた機能を有する優先
順位コントローラ３１を備えたものである。即ち、外部
ピン６１を介して複数の外部バスマスタから受けた各バ
ス要求ＢＲＥＱに対する優先順位を設定するためのレジ
スタ３２を有する外部バスマスタ制御部６４を備えてい
る。このレジスタ３２は、アプリケーション・プログラ
ムにより優先順位に関する情報がセットされて、かつ変
更できるように構成されている。優先順位コントローラ
３１は、レジスタ３２にセットされた情報に基づいて、
複数の外部バスマスタからの各バス要求ＢＲＥＱに対す
る優先順位を設定する。
【００５３】
【発明の効果】以上詳述したように本発明によれば、外
部バスマスタ機能を有するマイクロコンピュータに適用
することにより、ＣＰＵの動作状態がいわばクリティカ
ルなプロセス処理時にば、外部バスマスタからのバス要
求を保留にして、ＣＰＵのバス優先権を確保することが
できる。従って、優先的な処理に必要なＣＰＵの動作を
確実に実行することが可能となる。
部バスマスタ機能を有するマイクロコンピュータに適用
することにより、ＣＰＵの動作状態がいわばクリティカ
ルなプロセス処理時にば、外部バスマスタからのバス要
求を保留にして、ＣＰＵのバス優先権を確保することが
できる。従って、優先的な処理に必要なＣＰＵの動作を
確実に実行することが可能となる。
【図１】本発明の第１の実施形態に関係するコンピュー
タ装置の構成を示すブロック図。
タ装置の構成を示すブロック図。
【図２】同実施形態の動作を説明するためのフローチャ
ート。
ート。
【図３】同実施形態の変形例に関係するコンピュータ装
置の構成を示すブロック図。
置の構成を示すブロック図。
【図４】第２の実施形態に関係するコンピュータ装置の
構成を示すブロック図。
構成を示すブロック図。
【図５】第２の実施形態の動作を説明するためのフロー
チャート。
チャート。
【図６】第３の実施形態に関係するコンピュータ装置の
構成を示すブロック図。
構成を示すブロック図。
【図７】第３の実施形態の変形例に関係するコンピュー
タ装置の構成を示すブロック図。
タ装置の構成を示すブロック図。
【図８】第３の実施形態の動作を説明するためのフロー
チャート。
チャート。
【図９】第４の実施形態に関係するコンピュータ装置の
構成を示すブロック図。
構成を示すブロック図。
【図１０】第４の実施形態の変形例１に関係するコンピ
ュータ装置の構成を示すブロック図。
ュータ装置の構成を示すブロック図。
【図１１】第４の実施形態の動作を説明するためのフロ
ーチャート。
ーチャート。
【図１２】第４の実施形態の変形例２に関係するコンピ
ュータ装置の構成を示すブロック図。
ュータ装置の構成を示すブロック図。
【図１３】第４の実施形態の変形例３に関係するコンピ
ュータ装置の構成を示すブロック図。
ュータ装置の構成を示すブロック図。
【図１４】第４の実施形態の変形例４に関係するコンピ
ュータ装置の構成を示すブロック図。
ュータ装置の構成を示すブロック図。
１…ＣＰＵコア ２…ローカルバス ３…バス・アービトレーション回路（バス制御手段） ４，１４，２４，３４，４４，５４，６４…外部バスマ
スタ制御部 ５…ＣＰＵ監視ロジック回路（監視手段） ６…アンドゲート回路 ７…外部バスマスタ １０…コンピュータ装置 ２０…レジスタ ２１…アンドゲート回路 ２２…タイマ回路 ２３…割り込みコントローラ ２５…レジスタ ３０…内部動作監視回路 ３１…優先順位コントローラ（優先順位設定手段） ３２…レジスタ
スタ制御部 ５…ＣＰＵ監視ロジック回路（監視手段） ６…アンドゲート回路 ７…外部バスマスタ １０…コンピュータ装置 ２０…レジスタ ２１…アンドゲート回路 ２２…タイマ回路 ２３…割り込みコントローラ ２５…レジスタ ３０…内部動作監視回路 ３１…優先順位コントローラ（優先順位設定手段） ３２…レジスタ
Claims (16)
- 【請求項１】 ＣＰＵ、バス、及びバス・アービトレー
ション機能を有するバス制御手段を１チップ内に集積化
したコンピュータ装置であって、 当該バス制御手段は、外部バスマスタ手段からのバス使
用権の要求を受けたときに、前記ＣＰＵの動作状態に従
って当該ＣＰＵのバス優先権を確保し、当該外部バスマ
スタ手段からのバス使用権を保留する手段を有すること
を特徴とするコンピュータ装置。 - 【請求項２】 ＣＰＵ、バス、及びバス・アービトレー
ション機能を有するバス制御手段を１チップ内に集積化
したコンピュータ装置であって、 前記ＣＰＵの予め設定された特定動作状態を監視する監
視手段を有し、 当該バス制御手段は、外部バスマスタ手段からのバス使
用権の要求を受けたときに、前記監視手段により前記Ｃ
ＰＵの特定動作状態を認識した場合には、当該ＣＰＵの
バス優先権を確保し、当該外部バスマスタ手段からのバ
ス使用権を保留する手段を有することを特徴とするコン
ピュータ装置。 - 【請求項３】 前記ＣＰＵの特定動作状態とは割り込み
処理の動作であることを特徴とする請求項２記載のコン
ピュータ装置。 - 【請求項４】 ＣＰＵ、バス、及びバス・アービトレー
ション機能を有するバス制御手段を１チップ内に集積化
したコンピュータ装置に適用するバス制御方法であっ
て、 当該バス制御手段は、 前記ＣＰＵからのバス使用権の要求に応じて当該ＣＰＵ
にバス優先権を与えるステップと、 外部バスマスタ手段からのバス使用権の要求を受けたと
きに、前記ＣＰＵが予め設定された特定動作時であるか
否かを判定するステップと、 前記ＣＰＵが特定動作時の場合には、当該外部バスマス
タ手段からのバス使用権を保留するステップと、 前記ＣＰＵが特定動作時ではない場合には、当該外部バ
スマスタ手段にバス優先権を与えるステップとからなる
処理を実行することを特徴とするバス制御方法。 - 【請求項５】 前記監視手段は、アプリケーション・ソ
フトウェアにより前記ＣＰＵの特定動作状態の内容を設
定するためのレジスタ手段を有し、当該レジスタ手段の
設定内容に応じて当該特定動作状態の内容を変更できる
ことを特徴とする請求項２記載のコンピュータ装置。 - 【請求項６】 ＣＰＵ、バス、及びバス・アービトレー
ション機能を有するバス制御手段を１チップ内に集積化
したコンピュータ装置であって、 前記ＣＰＵのバス優先権を所定の時間だけ確保する優先
時間の経過を監視するためのタイマ手段を有し、 当該バス制御手段は、外部バスマスタ手段からのバス使
用権の要求を受けたときに、前記タイマ手段により前記
優先時間の経過前であることを認識したときには当該Ｃ
ＰＵのバス優先権を確保し、当該外部バスマスタ手段の
バス使用権を保留する手段を有することを特徴とするコ
ンピュータ装置。 - 【請求項７】 ＣＰＵ、バス、及びバス・アービトレー
ション機能を有するバス制御手段を１チップ内に集積化
したコンピュータ装置に適用するバス制御方法であっ
て、 当該バス制御手段は、 前記ＣＰＵからのバス使用権の要求に応じて当該ＣＰＵ
にバス優先権を与えるステップと、 当該ＣＰＵのバス優先権を所定の時間だけ確保する優先
時間をタイマ手段にセットするステップと、 外部バスマスタ手段からのバス使用権の要求を受けたと
きに、前記タイマ手段により前記優先時間の経過前であ
るか否かを判定するステップと、 前記優先時間の経過前の場合には、当該外部バスマスタ
手段のバス使用権を保留するステップとからなる処理を
実行することを特徴とするバス制御方法。 - 【請求項８】 ＣＰＵ、バス、及びバス・アービトレー
ション機能を有するバス制御手段を１チップ内に集積化
したコンピュータ装置であって、 外部または内部の割込み処理を制御するための割込み制
御手段を有し、 当該バス制御手段は、外部バスマスタ手段からのバス使
用権の要求を受けたときに、前記割込み制御手段からの
制御信号に応じて割込み処理時には当該ＣＰＵのバス優
先権を確保し、当該外部バスマスタ手段からのバス使用
権を保留する手段を有することを特徴とするコンピュー
タ装置。 - 【請求項９】 前記割込み制御手段から割込み信号が出
力されたときに、前記外部バスマスタ手段のバス使用権
を保留することを指示する情報をセットするためのレジ
スタ手段を有し、 前記バス制御手段は、外部バスマスタ手段からのバス使
用権の要求を受けたときに、前記レジスタ手段にセット
された情報に基づいて割込み処理時には当該ＣＰＵのバ
ス優先権を確保し、当該外部バスマスタ手段からのバス
使用権を保留することを特徴とする請求項８記載のコン
ピュータ装置。 - 【請求項１０】 ＣＰＵ、バス、バス・アービトレーシ
ョン機能を有するバス制御手段、及び割込み処理を制御
するための割込み制御手段を１チップ内に集積化したコ
ンピュータ装置に適用するバス制御方法であって、 当該バス制御手段は前記割込み制御手段から割込み信号
が出力されたときに、前記外部バスマスタ手段のバス使
用権を保留することを指示するための情報をセットする
ためのレジスタ手段を有し、 前記ＣＰＵからのバス使用権の要求に応じて当該ＣＰＵ
にバス優先権を与えるステップと、 前記割込み制御手段から割込み信号が出力されたとき
に、当該ＣＰＵのバス優先権を所定の時間だけ確保する
優先時間をタイマ手段にセットするステップと、 外部バスマスタ手段からのバス使用権の要求を受けたと
きに、前記レジスタ手段にセットされた情報に基づいて
割込み処理時に当該ＣＰＵのバス優先権を確保するか否
かを判定するステップと、 当該ＣＰＵのバス優先権を確保する場合には、当該外部
バスマスタ手段からのバス使用権を保留するステップと
からなる処理を実行することを特徴とするバス制御方
法。 - 【請求項１１】 ＣＰＵ、バス、及びバス・アービトレ
ーション機能を有するバス制御手段を１チップ内に集積
化したコンピュータ装置であって、 前記ＣＰＵの内部動作に応じたバス優先順位の中に外部
バスマスタ手段のバス優先順位を含めたバス優先順位を
設定するための優先順位設定手段を有し、 当該バス制御手段は、外部バスマスタ手段からのバス使
用権の要求を受けたときに、前記優先順位設定手段によ
り設定されたバス優先順位に基づいて当該外部バスマス
タ手段のバス優先順位が相対的に低い場合に当該外部バ
スマスタ手段からのバス使用権を保留して、当該ＣＰＵ
の内部動作に応じたバス優先権を確保する手段を有する
ことを特徴とするコンピュータ装置。 - 【請求項１２】 前記外部バスマスタ手段のバス優先順
位を変更するためのレジスタ手段を有し、 前記優先順位設定手段は、当該レジスタ手段を参照して
前記ＣＰＵの内部動作に応じたバス優先順位の中に当該
外部バスマスタ手段のバス優先順位を設定する手段を有
することを特徴とする請求項１１記載のコンピュータ装
置。 - 【請求項１３】 ＣＰＵ、バス、バス・アービトレーシ
ョン機能を有するバス制御手段、及び前記ＣＰＵの内部
動作に応じたバス優先順位の中に外部バスマスタ手段の
バス優先順位を含めたバス優先順位を設定するための優
先順位設定手段を１チップ内に集積化したコンピュータ
装置に適用するバス制御方法であって、 当該バス制御手段は、 外部バスマスタ手段からのバス使用権の要求を受けたと
きに、前記優先順位設定手段から前記ＣＰＵの内部動作
に応じたバス優先順位に対する当該外部バスマスタ手段
の相対的順位を判定するステップと、 当該外部バスマスタ手段のバス優先順位が相対的に低い
場合に、当該外部バスマスタ手段からのバス使用権を保
留するステップとからなる処理を実行することを特徴と
するバス制御方法。 - 【請求項１４】 ＣＰＵ、バス、及びバス・アービトレ
ーション機能を有するバス制御手段を１チップ内に集積
化したコンピュータ装置であって、 前記ＣＰＵの内部動作に応じたバス優先順位の中に外部
デバイスのバス優先順位を含めたバス優先順位を設定す
るための優先順位設定手段と、 当該優先順位設定手段により設定されたバス優先順位を
前記外部デバイスに通知する手段とを有し、 当該バス制御手段は、前記外部デバイスからのバス使用
権の要求を受けたときに、前記優先順位設定手段により
設定されたバス優先順位に基づいて当該外部デバイスの
バス優先順位が相対的に低い場合に当該外部デバイスか
らのバス使用権を保留して、当該ＣＰＵの内部動作に応
じたバス優先権を確保する手段を有することを特徴とす
るコンピュータ装置。 - 【請求項１５】 前記優先順位設定手段は、複数の外部
バスマスタ手段からのバス要求を受け付ける手段を有
し、前記ＣＰＵの内部動作に応じたバス優先順位の中に
当該複数の外部バスマスタ手段のバス優先順位を含めた
バス優先順位を設定することを特徴とする請求項１１記
載のコンピュータ装置。 - 【請求項１６】 前記複数の外部バスマスタ手段のバス
優先順位を変更するためのレジスタ手段を有し、 前記優先順位設定手段は、当該レジスタ手段を参照して
前記ＣＰＵの内部動作に応じたバス優先順位の中に当該
複数の外部バスマスタ手段のバス優先順位を設定するこ
とを特徴とする請求項１５記載のコンピュータ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30592597A JPH11143823A (ja) | 1997-11-07 | 1997-11-07 | コンピュータ装置及び同装置に適用するバス制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30592597A JPH11143823A (ja) | 1997-11-07 | 1997-11-07 | コンピュータ装置及び同装置に適用するバス制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11143823A true JPH11143823A (ja) | 1999-05-28 |
Family
ID=17950959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30592597A Pending JPH11143823A (ja) | 1997-11-07 | 1997-11-07 | コンピュータ装置及び同装置に適用するバス制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11143823A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000347986A (ja) * | 1999-06-03 | 2000-12-15 | Matsushita Electric Ind Co Ltd | マイコン、バス調停方法、バススレーブ装置およびバス共有システム装置 |
| JP2012168808A (ja) * | 2011-02-15 | 2012-09-06 | Fujitsu Semiconductor Ltd | データ転送システム，データ転送スケジューリングプログラム |
-
1997
- 1997-11-07 JP JP30592597A patent/JPH11143823A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000347986A (ja) * | 1999-06-03 | 2000-12-15 | Matsushita Electric Ind Co Ltd | マイコン、バス調停方法、バススレーブ装置およびバス共有システム装置 |
| JP2012168808A (ja) * | 2011-02-15 | 2012-09-06 | Fujitsu Semiconductor Ltd | データ転送システム，データ転送スケジューリングプログラム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Effective date: 20060208 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20060221 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A02 | Decision of refusal |
Effective date: 20060627 Free format text: JAPANESE INTERMEDIATE CODE: A02 |