JPH11163320A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11163320A JPH11163320A JP33953197A JP33953197A JPH11163320A JP H11163320 A JPH11163320 A JP H11163320A JP 33953197 A JP33953197 A JP 33953197A JP 33953197 A JP33953197 A JP 33953197A JP H11163320 A JPH11163320 A JP H11163320A
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Links
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 ＰｃｈパワーＭＯＳＦＥＴを含むＰチャンネ
ルＭＯＳＦＥＴにおけるチャンネル形成領域に対する不
純物、特にボロンの導入によりチャンネル閾値電圧を制
御する方法を提供する。 【解決手段】 Ｐ＋型ソース及びドレイン領域１６、１
１を有し、少なくとも前記Ｐ＋型ソース領域１６は主面
を有しチャンネルを形成するＮ型領域１５に形成され、
ゲート絶縁膜１３が前記主面に沿って設けられ、Ｐ＋型
にドープされたポリシリコンゲート層１７が前記ゲート
絶縁膜１３上に設けられたＰチャンネルＭＯＳＦＥＴに
おいて、前記ゲート絶縁膜１３は２００〜４００オング
ストロームの厚さを有し、前記ゲート絶縁膜１３下の前
記Ｎ型領域１５に形成されるチャンネル領域は少なくと
も前記ゲート絶縁膜１３をとおして前記ポリシリコンゲ
ート層１７からのボロンの拡散により形成され、前記チ
ャンネル領域におけるチャンネル閾値電圧を制御してい
る。
ルＭＯＳＦＥＴにおけるチャンネル形成領域に対する不
純物、特にボロンの導入によりチャンネル閾値電圧を制
御する方法を提供する。 【解決手段】 Ｐ＋型ソース及びドレイン領域１６、１
１を有し、少なくとも前記Ｐ＋型ソース領域１６は主面
を有しチャンネルを形成するＮ型領域１５に形成され、
ゲート絶縁膜１３が前記主面に沿って設けられ、Ｐ＋型
にドープされたポリシリコンゲート層１７が前記ゲート
絶縁膜１３上に設けられたＰチャンネルＭＯＳＦＥＴに
おいて、前記ゲート絶縁膜１３は２００〜４００オング
ストロームの厚さを有し、前記ゲート絶縁膜１３下の前
記Ｎ型領域１５に形成されるチャンネル領域は少なくと
も前記ゲート絶縁膜１３をとおして前記ポリシリコンゲ
ート層１７からのボロンの拡散により形成され、前記チ
ャンネル領域におけるチャンネル閾値電圧を制御してい
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、特に、ＰチャンネルパワーＭＯＳトラン
ジスタ或いは通常のＰチャンネルＭＯＳトランジスタに
おけるチャンネル閾値電圧の制御方法並びにオン抵抗が
小さく、しかもチャンネル閾値電圧の低いＰチャンネル
（パワー）ＭＯＳトランジスタ及びその製造方法に関す
る。
造方法に関し、特に、ＰチャンネルパワーＭＯＳトラン
ジスタ或いは通常のＰチャンネルＭＯＳトランジスタに
おけるチャンネル閾値電圧の制御方法並びにオン抵抗が
小さく、しかもチャンネル閾値電圧の低いＰチャンネル
（パワー）ＭＯＳトランジスタ及びその製造方法に関す
る。
【０００２】
【従来の技術】図３は従来のＰチャンネルパワーＭＯＳ
トランジスタ（以下、ＰｃｈパワーＭＯＳＦＥＴとい
う）３０を示し、ドレインとなるＰ＋型半導体基板３１
と、前記Ｐ＋型半導体基板３１上に設けられたＰ−型領
域３２と、前記Ｐ−型領域３２中に設けられチャンネル
長Ｌのチャンネルを形成するＮ型領域３３と、前記Ｎ型
領域３３に設けられたソースとなるＰ＋型領域３４と、
前記チャンネルを覆い前記Ｐ＋型領域３４に延在するゲ
ート絶縁膜３５と、前記ゲート絶縁膜３５上に形成され
たゲート層３６とから構成され、前記Ｐ＋型半導体基板
３１、前記Ｐ＋型領域３４及び前記ゲート層３６にはそ
れぞれドレイン端子Ｄ、ソース端子Ｓ及びゲート端子Ｇ
が設けられている。
トランジスタ（以下、ＰｃｈパワーＭＯＳＦＥＴとい
う）３０を示し、ドレインとなるＰ＋型半導体基板３１
と、前記Ｐ＋型半導体基板３１上に設けられたＰ−型領
域３２と、前記Ｐ−型領域３２中に設けられチャンネル
長Ｌのチャンネルを形成するＮ型領域３３と、前記Ｎ型
領域３３に設けられたソースとなるＰ＋型領域３４と、
前記チャンネルを覆い前記Ｐ＋型領域３４に延在するゲ
ート絶縁膜３５と、前記ゲート絶縁膜３５上に形成され
たゲート層３６とから構成され、前記Ｐ＋型半導体基板
３１、前記Ｐ＋型領域３４及び前記ゲート層３６にはそ
れぞれドレイン端子Ｄ、ソース端子Ｓ及びゲート端子Ｇ
が設けられている。
【０００３】このようなＰｃｈパワーＭＯＳＦＥＴにお
いて、オン抵抗を低減するために前記チャンネル長Ｌを
小さくする、即ち、前記Ｎ型領域３３の形成時における
Ｎ型不純物拡散を浅くすると、パンチスルーが生じ易く
なり、逆に、前記パンチスルーを抑えるためにチャンネ
ル濃度、即ち、前記Ｎ型領域３３の不純物濃度を大きく
するとチャンネル閾値電圧Ｖｔｈが高くなってしまう。
いて、オン抵抗を低減するために前記チャンネル長Ｌを
小さくする、即ち、前記Ｎ型領域３３の形成時における
Ｎ型不純物拡散を浅くすると、パンチスルーが生じ易く
なり、逆に、前記パンチスルーを抑えるためにチャンネ
ル濃度、即ち、前記Ｎ型領域３３の不純物濃度を大きく
するとチャンネル閾値電圧Ｖｔｈが高くなってしまう。
【０００４】また、前記構造においてチャンネル閾値電
圧Ｖｔｈを制御しようとする際、前記Ｎ型領域３３は不
純物拡散により形成されるために、この領域にチャンネ
ルドープ用の不純物をイオン注入することは困難であ
る。
圧Ｖｔｈを制御しようとする際、前記Ｎ型領域３３は不
純物拡散により形成されるために、この領域にチャンネ
ルドープ用の不純物をイオン注入することは困難であ
る。
【０００５】さらに、通常のＰｃｈチャンネルＭＯＳＦ
ＥＴのチャンネル閾値電圧Ｖｔｈを低下させ、例えば、
エンハンスメント形ＭＯＳＦＥＴからデプレッション形
ＭＯＳＦＥＴに変換する場合、ソース・ドレイン間のチ
ャンネル領域に基板と反対導電型の不純物であるＰ型の
ボロンをゲート絶縁膜を介してイオン注入することが行
われているが、デプレッション形ＭＯＳＦＥＴに変換し
ないトランジスタ部分をレジストで保護しなければなら
ず、レジスト塗布、マスク合わせ、露光、洗浄、レジス
ト除去等工程が複雑となる。
ＥＴのチャンネル閾値電圧Ｖｔｈを低下させ、例えば、
エンハンスメント形ＭＯＳＦＥＴからデプレッション形
ＭＯＳＦＥＴに変換する場合、ソース・ドレイン間のチ
ャンネル領域に基板と反対導電型の不純物であるＰ型の
ボロンをゲート絶縁膜を介してイオン注入することが行
われているが、デプレッション形ＭＯＳＦＥＴに変換し
ないトランジスタ部分をレジストで保護しなければなら
ず、レジスト塗布、マスク合わせ、露光、洗浄、レジス
ト除去等工程が複雑となる。
【０００６】
【発明が解決しようとする課題】それ故、本発明の目的
は、ＰｃｈパワーＭＯＳＦＥＴを含むＰチャンネルＭＯ
ＳＦＥＴにおけるチャンネル形成領域に対する不純物、
特にボロンの導入によりチャンネル閾値電圧を制御する
方法を提供することにある。
は、ＰｃｈパワーＭＯＳＦＥＴを含むＰチャンネルＭＯ
ＳＦＥＴにおけるチャンネル形成領域に対する不純物、
特にボロンの導入によりチャンネル閾値電圧を制御する
方法を提供することにある。
【０００７】本発明の他の目的は、オン抵抗が小さく、
しかもチャンネル閾値電圧の低いＰｃｈパワーＭＯＳＦ
ＥＴを含むＰチャンネルＭＯＳＦＥＴを提供することに
ある。
しかもチャンネル閾値電圧の低いＰｃｈパワーＭＯＳＦ
ＥＴを含むＰチャンネルＭＯＳＦＥＴを提供することに
ある。
【０００８】本発明の別の目的は、オン抵抗が小さく、
しかもチャンネル閾値電圧の低いＰｃｈパワーＭＯＳＦ
ＥＴを含むＰチャンネルＭＯＳＦＥＴの製造方法を提供
することにある。
しかもチャンネル閾値電圧の低いＰｃｈパワーＭＯＳＦ
ＥＴを含むＰチャンネルＭＯＳＦＥＴの製造方法を提供
することにある。
【０００９】
【課題を解決するための手段】本発明においては、Ｐ＋
型ソース及びドレイン領域を有し、少なくとも前記Ｐ＋
型ソース領域は主面を有しチャンネルを形成するＮ型領
域に形成され、ゲート絶縁膜が前記主面に沿って設けら
れると共に少なくとも前記Ｎ型領域を覆うように形成さ
れ、Ｐ＋型にドープされたポリシリコンゲート層が前記
ゲート絶縁膜上に設けられたＰチャンネルＭＯＳＦＥＴ
において、前記ゲート絶縁膜は２００〜４００オングス
トロームの厚さ、好ましくは３００オングストロームの
厚さを有し、前記ゲート絶縁膜下の前記Ｎ型領域に形成
されるチャンネル領域は少なくとも前記ゲート絶縁膜を
とおして前記ポリシリコンゲート層からのボロンの拡散
により形成され、前記チャンネル領域におけるチャンネ
ル閾値電圧を制御している。
型ソース及びドレイン領域を有し、少なくとも前記Ｐ＋
型ソース領域は主面を有しチャンネルを形成するＮ型領
域に形成され、ゲート絶縁膜が前記主面に沿って設けら
れると共に少なくとも前記Ｎ型領域を覆うように形成さ
れ、Ｐ＋型にドープされたポリシリコンゲート層が前記
ゲート絶縁膜上に設けられたＰチャンネルＭＯＳＦＥＴ
において、前記ゲート絶縁膜は２００〜４００オングス
トロームの厚さ、好ましくは３００オングストロームの
厚さを有し、前記ゲート絶縁膜下の前記Ｎ型領域に形成
されるチャンネル領域は少なくとも前記ゲート絶縁膜を
とおして前記ポリシリコンゲート層からのボロンの拡散
により形成され、前記チャンネル領域におけるチャンネ
ル閾値電圧を制御している。
【００１０】また、イオン注入によりドープされた前記
ポリシリコンゲート層からのボロンの拡散は半導体基板
を９５０〜１０５０℃、１０〜３０分間、好ましくは１
０００℃、１０分間熱処理することにより行われる。
ポリシリコンゲート層からのボロンの拡散は半導体基板
を９５０〜１０５０℃、１０〜３０分間、好ましくは１
０００℃、１０分間熱処理することにより行われる。
【００１１】
【発明の実施の形態】本発明者は、チャンネルを形成す
るＮ型半導体基板又はＮ型領域上に２００〜４００オン
グストロームの厚さ、例えば、３００オングストローム
の厚さを有するゲート絶縁膜を設け、前記ゲート絶縁膜
上にボロンのイオン注入によりドープされたＰ＋型ポリ
シリコンゲート層を形成し、前記半導体基板を９５０〜
１０５０℃、１０〜３０分間、例えば、１０００℃、１
０分間熱処理すると、前記Ｐ＋型ポリシリコンゲート層
から前記ゲート絶縁膜をとおしてボロンが拡散して前記
ゲート絶縁膜下の前記Ｎ型半導体基板又はＮ型領域に形
成されるチャンネル領域におけるチャンネル閾値電圧が
制御されることを見出した。本発明はこのような知見に
基づいてなされたものであって、所望のチャンネル閾値
電圧Ｖｔｈを有するＰチャンネルパワーＭＯＳＦＥＴ或
いは通常のＰチャンネルＭＯＳＦＥＴを形成している。
るＮ型半導体基板又はＮ型領域上に２００〜４００オン
グストロームの厚さ、例えば、３００オングストローム
の厚さを有するゲート絶縁膜を設け、前記ゲート絶縁膜
上にボロンのイオン注入によりドープされたＰ＋型ポリ
シリコンゲート層を形成し、前記半導体基板を９５０〜
１０５０℃、１０〜３０分間、例えば、１０００℃、１
０分間熱処理すると、前記Ｐ＋型ポリシリコンゲート層
から前記ゲート絶縁膜をとおしてボロンが拡散して前記
ゲート絶縁膜下の前記Ｎ型半導体基板又はＮ型領域に形
成されるチャンネル領域におけるチャンネル閾値電圧が
制御されることを見出した。本発明はこのような知見に
基づいてなされたものであって、所望のチャンネル閾値
電圧Ｖｔｈを有するＰチャンネルパワーＭＯＳＦＥＴ或
いは通常のＰチャンネルＭＯＳＦＥＴを形成している。
【００１２】
【実施例】本発明の第１の実施例によるＰｃｈパワーＭ
ＯＳＦＥＴをその製造方法と共に説明する。図１（ａ）
に示すように、ドレインとなるＰ＋型半導体基板１１上
にＰ−型半導体層１２をエピタキシャル法により形成し
た後、前記Ｐ−型半導体層１２上に厚さが２００〜４０
０オングストロームのゲート絶縁膜１３及び厚さが３５
００〜４０００オングストロームのノンドープのポリシ
リコン層１４を順次形成する。次いで、リソグラフィ技
術を用いて前記ポリシリコン層１４及び前記ゲート絶縁
膜１３を選択的に除去する。しかる後、前記Ｐ−型半導
体層１２に対してリンをドーズ量１〜９×１０１３／ｃ
ｍ２、加速電圧８０〜１２０ＫｅＶでイオン注入し、中
性雰囲気中で１１００〜１２００℃にて拡散処理を行い
チャンネルとなり拡散深さが、例えば、１．５ミクロン
のＮ型拡散領域１５を形成する。
ＯＳＦＥＴをその製造方法と共に説明する。図１（ａ）
に示すように、ドレインとなるＰ＋型半導体基板１１上
にＰ−型半導体層１２をエピタキシャル法により形成し
た後、前記Ｐ−型半導体層１２上に厚さが２００〜４０
０オングストロームのゲート絶縁膜１３及び厚さが３５
００〜４０００オングストロームのノンドープのポリシ
リコン層１４を順次形成する。次いで、リソグラフィ技
術を用いて前記ポリシリコン層１４及び前記ゲート絶縁
膜１３を選択的に除去する。しかる後、前記Ｐ−型半導
体層１２に対してリンをドーズ量１〜９×１０１３／ｃ
ｍ２、加速電圧８０〜１２０ＫｅＶでイオン注入し、中
性雰囲気中で１１００〜１２００℃にて拡散処理を行い
チャンネルとなり拡散深さが、例えば、１．５ミクロン
のＮ型拡散領域１５を形成する。
【００１３】図１（ｂ）に示すように、前記Ｎ型拡散領
域１５及び前記ポリシリコン層１４を有する基板表面に
フッ化硼素（ＢＦ２）又はボロン（Ｂ）をドーズ量１〜
９×１０１５／ｃｍ２、加速電圧５０〜８０ＫｅＶ（Ｂ
Ｆ２の場合）でイオン注入し、中性雰囲気中で９５０〜
１０５０℃、１０〜３０分間の拡散処理を行って前記Ｎ
型拡散領域１５中にソースとなり拡散深さが、例えば、
０．３〜０．５ミクロンのソースとなるＰ＋型領域１６
とＰ＋型ポリシリコンゲート層１７とを同時に形成す
る。この場合、チャンネル長Ｌは０．５〜１．２ミクロ
ン程度となり、また、前記Ｎ型拡散領域１５におけるチ
ャンネル表面１８は前記ゲート絶縁膜１３を通してボロ
ンが拡散によりドープされる。
域１５及び前記ポリシリコン層１４を有する基板表面に
フッ化硼素（ＢＦ２）又はボロン（Ｂ）をドーズ量１〜
９×１０１５／ｃｍ２、加速電圧５０〜８０ＫｅＶ（Ｂ
Ｆ２の場合）でイオン注入し、中性雰囲気中で９５０〜
１０５０℃、１０〜３０分間の拡散処理を行って前記Ｎ
型拡散領域１５中にソースとなり拡散深さが、例えば、
０．３〜０．５ミクロンのソースとなるＰ＋型領域１６
とＰ＋型ポリシリコンゲート層１７とを同時に形成す
る。この場合、チャンネル長Ｌは０．５〜１．２ミクロ
ン程度となり、また、前記Ｎ型拡散領域１５におけるチ
ャンネル表面１８は前記ゲート絶縁膜１３を通してボロ
ンが拡散によりドープされる。
【００１４】前記したボロンの拡散時に前記Ｐ＋型ポリ
シリコンゲート層１７から前記ゲート絶縁膜１３を通し
てボロンが前記Ｎ型拡散領域１５の表面、即ち、Ｎチャ
ンネル表面１８に拡散してチャンネル閾値電圧Ｖｔｈを
制御しており、前記チャンネル閾値電圧Ｖｔｈは前記ゲ
ート絶縁膜１３の膜厚及び前記ボロンの拡散処理時の温
度及び時間によるボロンの量により制御される。
シリコンゲート層１７から前記ゲート絶縁膜１３を通し
てボロンが前記Ｎ型拡散領域１５の表面、即ち、Ｎチャ
ンネル表面１８に拡散してチャンネル閾値電圧Ｖｔｈを
制御しており、前記チャンネル閾値電圧Ｖｔｈは前記ゲ
ート絶縁膜１３の膜厚及び前記ボロンの拡散処理時の温
度及び時間によるボロンの量により制御される。
【００１５】このように形成されたＰパワーＭＯＳＦＥ
Ｔは、通常は１．０Ｖ程度であるのに対して、チャンネ
ル閾値電圧Ｖｔｈが０．５〜１．０Ｖ、前記ゲート絶縁
膜の膜厚に依存するもののゲート・ソース間の耐圧Ｖ
ＧＳが１２Ｖ、ドレイン・ソース間の耐圧ＶＤＳが２０
〜３０Ｖの特性を有し、耐圧を維持しながらチャンネル
閾値電圧Ｖｔｈを低くすることができて低電圧駆動が可
能となり、さらに、前記チャンネル閾値電圧Ｖｔｈを高
くすることなく前記チャンネル拡散を浅くできるのでオ
ン抵抗を低減することができる。
Ｔは、通常は１．０Ｖ程度であるのに対して、チャンネ
ル閾値電圧Ｖｔｈが０．５〜１．０Ｖ、前記ゲート絶縁
膜の膜厚に依存するもののゲート・ソース間の耐圧Ｖ
ＧＳが１２Ｖ、ドレイン・ソース間の耐圧ＶＤＳが２０
〜３０Ｖの特性を有し、耐圧を維持しながらチャンネル
閾値電圧Ｖｔｈを低くすることができて低電圧駆動が可
能となり、さらに、前記チャンネル閾値電圧Ｖｔｈを高
くすることなく前記チャンネル拡散を浅くできるのでオ
ン抵抗を低減することができる。
【００１６】次に、本発明の第２の実施例によるＰチャ
ンネルＭＯＳＦＥＴをその製造方法と共に説明する。図
２（ａ）に示すように、ＬＯＣＯＳ技術によりＮ型半導
体基板２１にフィールド酸化膜２２を生成して素子領域
を画成した後、前記素子領域の表面に２００〜４００オ
ングストロームの厚さのゲート酸化膜２３を形成する。
しかる後、前記ゲート酸化膜２３上に３５００〜４００
０オングストロームの厚さのノンドープのポリシリコン
層２４を形成する。
ンネルＭＯＳＦＥＴをその製造方法と共に説明する。図
２（ａ）に示すように、ＬＯＣＯＳ技術によりＮ型半導
体基板２１にフィールド酸化膜２２を生成して素子領域
を画成した後、前記素子領域の表面に２００〜４００オ
ングストロームの厚さのゲート酸化膜２３を形成する。
しかる後、前記ゲート酸化膜２３上に３５００〜４００
０オングストロームの厚さのノンドープのポリシリコン
層２４を形成する。
【００１７】図２（ｂ）に示すように、前記ポリシリコ
ン層２４及び前記ゲート酸化膜２３をパターニングした
後、フッ化硼素（ＢＦ２）又はボロン（Ｂ）をドーズ量
１〜９×１０１５／ｃｍ２、加速電圧５０〜８０ＫｅＶ
（ＢＦ２の場合）でイオン注入し、中性雰囲気中で９５
０〜１０５０℃、１０〜３０分間の拡散処理を行って前
記Ｎ型半導体基板３１中に拡散深さが、例えば、０．３
〜０．５ミクロンのソース及びドレインとなるＰ＋型領
域２５、２６とＰ＋型ポリシリコンゲート層２７とを同
時に形成する。
ン層２４及び前記ゲート酸化膜２３をパターニングした
後、フッ化硼素（ＢＦ２）又はボロン（Ｂ）をドーズ量
１〜９×１０１５／ｃｍ２、加速電圧５０〜８０ＫｅＶ
（ＢＦ２の場合）でイオン注入し、中性雰囲気中で９５
０〜１０５０℃、１０〜３０分間の拡散処理を行って前
記Ｎ型半導体基板３１中に拡散深さが、例えば、０．３
〜０．５ミクロンのソース及びドレインとなるＰ＋型領
域２５、２６とＰ＋型ポリシリコンゲート層２７とを同
時に形成する。
【００１８】前記したボロンの拡散時に前記Ｐ＋型ポリ
シリコンゲート層２７から前記ゲート絶縁膜２３を通し
てボロンが前記Ｎ型半導体基板２１の表面、即ち、Ｎチ
ャンネル表面２８に拡散してチャンネル閾値電圧Ｖｔｈ
を制御しており、前記チャンネル閾値電圧Ｖｔｈは前記
ゲート絶縁膜２３の膜厚及び前記ボロンの拡散処理時の
温度及び時間によるボロンの量により制御される。
シリコンゲート層２７から前記ゲート絶縁膜２３を通し
てボロンが前記Ｎ型半導体基板２１の表面、即ち、Ｎチ
ャンネル表面２８に拡散してチャンネル閾値電圧Ｖｔｈ
を制御しており、前記チャンネル閾値電圧Ｖｔｈは前記
ゲート絶縁膜２３の膜厚及び前記ボロンの拡散処理時の
温度及び時間によるボロンの量により制御される。
【００１９】このように形成されたＰチャンネルＭＯＳ
ＦＥＴは、前記第１の実施例と同様に、通常は１．０Ｖ
程度であるのに対して、チャンネル閾値電圧Ｖｔｈは
０．５〜１．０Ｖに制御され、耐圧を維持しながらチャ
ンネル閾値電圧Ｖｔｈを低くすることができて低電圧駆
動が可能となり、さらに、前記チャンネル閾値電圧Ｖｔ
ｈを高くすることなく前記チャンネル拡散を浅くできる
のでオン抵抗を低減することができる。
ＦＥＴは、前記第１の実施例と同様に、通常は１．０Ｖ
程度であるのに対して、チャンネル閾値電圧Ｖｔｈは
０．５〜１．０Ｖに制御され、耐圧を維持しながらチャ
ンネル閾値電圧Ｖｔｈを低くすることができて低電圧駆
動が可能となり、さらに、前記チャンネル閾値電圧Ｖｔ
ｈを高くすることなく前記チャンネル拡散を浅くできる
のでオン抵抗を低減することができる。
【００２０】
【発明の効果】本発明によれば、チャンネル形成領域上
に２００〜４００オングストロームの厚さ、例えば、３
００オングストロームの厚さを有するゲート絶縁膜を設
け、前記ゲート絶縁膜上にボロンのイオン注入によりド
ープされたＰ＋型ポリシリコンゲート層を形成した後、
９５０〜１０５０℃、１０〜３０分間、例えば、１００
０℃、１０分間の熱処理により、前記Ｐ＋型ポリシリコ
ンゲート層から前記ゲート絶縁膜をとおしてボロンが拡
散して前記ゲート絶縁膜下の前記チャンネル形成領域の
チャンネル閾値電圧を制御している。それ故、チャンネ
ルイオン注入などの一連の工程が省略され、製造工程が
簡略化されてＰｃｈパワーＭＯＳＦＥＴを含むＰチャン
ネルＭＯＳＦＥＴにおけるチャンネル閾値電圧を容易に
制御することができ、オン抵抗が小さく、しかもチャン
ネル閾値電圧の低いＰｃｈパワーＭＯＳＦＥＴを含むＰ
チャンネルＭＯＳＦＥＴが得られる。
に２００〜４００オングストロームの厚さ、例えば、３
００オングストロームの厚さを有するゲート絶縁膜を設
け、前記ゲート絶縁膜上にボロンのイオン注入によりド
ープされたＰ＋型ポリシリコンゲート層を形成した後、
９５０〜１０５０℃、１０〜３０分間、例えば、１００
０℃、１０分間の熱処理により、前記Ｐ＋型ポリシリコ
ンゲート層から前記ゲート絶縁膜をとおしてボロンが拡
散して前記ゲート絶縁膜下の前記チャンネル形成領域の
チャンネル閾値電圧を制御している。それ故、チャンネ
ルイオン注入などの一連の工程が省略され、製造工程が
簡略化されてＰｃｈパワーＭＯＳＦＥＴを含むＰチャン
ネルＭＯＳＦＥＴにおけるチャンネル閾値電圧を容易に
制御することができ、オン抵抗が小さく、しかもチャン
ネル閾値電圧の低いＰｃｈパワーＭＯＳＦＥＴを含むＰ
チャンネルＭＯＳＦＥＴが得られる。
【図１】本発明の第１の実施例によるＰｃｈパワーＭＯ
ＳＦＥＴの製造工程を示す図である。
ＳＦＥＴの製造工程を示す図である。
【図２】本発明の第２の実施例によるＰチャンネルＭＯ
ＳＦＥＴの製造工程を示す図である。
ＳＦＥＴの製造工程を示す図である。
【図３】従来のＰチャンネルパワーＭＯＳトランジスタ
を示す図である。
を示す図である。
１１…Ｐ＋型半導体基板、１２…Ｐ−型半導体層、１３
…ゲート絶縁膜、１４…ノンドープのポリシリコン層、
１５…Ｎ型拡散領域、１６…Ｐ＋型領域、１７…Ｐ＋型
ポリシリコンゲート層、１８…チャンネル表面、２１…
Ｎ型半導体基板、２２…フィールド酸化膜、２３…ゲー
ト酸化膜、２４…ノンドープのポリシリコン層、２５、
２６…Ｐ＋型領域、２７…Ｐ＋型ポリシリコンゲート
層、２８…Ｎチャンネル表面
…ゲート絶縁膜、１４…ノンドープのポリシリコン層、
１５…Ｎ型拡散領域、１６…Ｐ＋型領域、１７…Ｐ＋型
ポリシリコンゲート層、１８…チャンネル表面、２１…
Ｎ型半導体基板、２２…フィールド酸化膜、２３…ゲー
ト酸化膜、２４…ノンドープのポリシリコン層、２５、
２６…Ｐ＋型領域、２７…Ｐ＋型ポリシリコンゲート
層、２８…Ｎチャンネル表面
Claims (5)
- 【請求項１】 Ｐ＋型ソース及びドレイン領域を有し、
少なくとも前記Ｐ＋型ソース領域は主面を有しチャンネ
ルを形成するＮ型領域に形成され、ゲート絶縁膜が前記
主面に沿って設けられると共に、少なくとも前記Ｎ型領
域を覆うように形成され、Ｐ＋型にドープされたポリシ
リコンゲート層が前記ゲート絶縁膜上に設けられたＰチ
ャンネルＭＯＳトランジスタにおいて、前記ゲート絶縁
膜は２００〜４００オングストロームの厚さを有し、前
記ゲート絶縁膜下の前記Ｎ型領域に形成されるチャンネ
ル領域は少なくとも前記ゲート絶縁膜をとおして前記ポ
リシリコンゲート層からのボロンの拡散により形成さ
れ、前記チャンネル領域におけるチャンネル閾値電圧を
制御することを特徴とするＰチャンネルＭＯＳトランジ
スタのチャンネル閾値電圧を制御する方法。 - 【請求項２】 ドレインとなるＰ＋型半導体層と、主面
を有し前記Ｐ＋型半導体層上に設けられたＰ−型半導体
層と、前記主面からドープされると共に前記Ｐ−型半導
体層に形成され、チャンネルを形成するＮ型領域と、前
記主面からドープされ前記Ｎ型領域に設けられたソース
となるＰ＋型半導体層と、前記主面に沿って形成され少
なくとも前記Ｎ型領域を覆うように形成されたゲート絶
縁膜と、前記ゲート絶縁膜上に設けられたＰ＋型にドー
プされたポリシリコンゲート層とを備え、前記ゲート絶
縁膜は２００〜４００オングストロームの厚さを有し、
前記ゲート絶縁膜下の前記Ｎ型領域に形成されるチャン
ネル領域は少なくとも前記ゲート絶縁膜をとおして前記
ポリシリコンゲート層からのボロンの拡散により形成さ
れ前記チャンネル領域におけるチャンネル閾値電圧を制
御することを特徴とするＰチャンネルパワーＭＯＳトラ
ンジスタ。 - 【請求項３】 チャンネルを形成するＮ型半導体基板
と、前記Ｎ型半導体基板に設けられ互いに離間して形成
されたＰ＋型ソース及びドレイン領域と、Ｐ＋型ソース
及びドレイン領域間の前記Ｎ型半導体基板を覆うように
形成されたゲート絶縁膜と、前記ゲート絶縁膜上に設け
られたＰ＋型にドープされたポリシリコンゲート層とを
備え、前記ゲート絶縁膜は２００〜４００オングストロ
ームの厚さを有し、前記ゲート絶縁膜下の前記Ｎ型半導
体基板に形成されるチャンネル領域は少なくとも前記ゲ
ート絶縁膜をとおして前記ポリシリコンゲート層からの
ボロンの拡散により形成され前記チャンネル領域におけ
るチャンネル閾値電圧を制御することを特徴とするＰチ
ャンネルＭＯＳトランジスタ。 - 【請求項４】 ドレインとなるＰ＋型半導体基板を用意
する工程と、 前記Ｐ＋型半導体基板上にＰ−型半導体層をエピタキシ
ャル法により形成する工程と、 前記Ｐ−型半導体層上に厚さが２００〜４００オングス
トロームのゲート絶縁膜及びノンドープのポリシリコン
層を順次形成する工程と、 前記ポリシリコン層及び前記ゲート絶縁膜を選択的に除
去する工程と、 前記Ｐ−型半導体層にリンを選択的に導入してＮ型領域
を形成する工程と、 前記Ｎ型領域及び前記ポリシリコン層に対してフッ化硼
素（ＢＦ２）又はボロン（Ｂ）をイオン注入する工程
と、 前記半導体基板を９５０〜１０５０℃、１０〜３０分間
熱処理して前記Ｎ型領域中にソースとなるＰ＋型領域と
Ｐ＋型ポリシリコンゲート層とを同時に形成する工程と
を含み、 前記半導体基板の熱処理時に前記Ｐ＋型ポリシリコンゲ
ート層から前記ゲート絶縁膜を通して前記ボロンが前記
Ｎ型領域の表面に拡散してチャンネル閾値電圧を制御す
ることを特徴とするＰチャンネルパワーＭＯＳトランジ
スタの製造方法。 - 【請求項５】 チャンネルを形成するＮ型半導体基板を
用意する工程と、 前記Ｎ型半導体基板の表面上に厚さが２００〜４００オ
ングストロームのゲート絶縁膜及びノンドープのポリシ
リコン層を順次形成する工程と、 前記ポリシリコン層及び前記ゲート絶縁膜を選択的に除
去する工程と、 前記Ｎ型半導体基板の露出部及び前記ポリシリコン層に
対してフッ化硼素（ＢＦ２）又はボロン（Ｂ）をイオン
注入する工程と、 前記半導体基板を９５０〜１０５０℃、１０〜３０分間
熱処理して前記Ｎ型半導体基板中にソース及びドレイン
となるＰ＋型領域とＰ＋型ポリシリコンゲート層とを同
時に形成する工程とを含み、 前記半導体基板の熱処理時に前記Ｐ＋型ポリシリコンゲ
ート層から前記ゲート絶縁膜を通して前記ボロンが前記
Ｎ型半導体基板の表面に拡散してチャンネル閾値電圧を
制御することを特徴とするＰチャンネルＭＯＳトランジ
スタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33953197A JPH11163320A (ja) | 1997-11-26 | 1997-11-26 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33953197A JPH11163320A (ja) | 1997-11-26 | 1997-11-26 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11163320A true JPH11163320A (ja) | 1999-06-18 |
Family
ID=18328368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33953197A Pending JPH11163320A (ja) | 1997-11-26 | 1997-11-26 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11163320A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7915125B2 (en) | 2008-03-12 | 2011-03-29 | Fujitsu Semiconductor Limited | Semiconductor device and method of manufacturing the same |
-
1997
- 1997-11-26 JP JP33953197A patent/JPH11163320A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7915125B2 (en) | 2008-03-12 | 2011-03-29 | Fujitsu Semiconductor Limited | Semiconductor device and method of manufacturing the same |
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