JPH1117119A - ゼロ電流ドロー回路 - Google Patents
ゼロ電流ドロー回路Info
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- JPH1117119A JPH1117119A JP9352749A JP35274997A JPH1117119A JP H1117119 A JPH1117119 A JP H1117119A JP 9352749 A JP9352749 A JP 9352749A JP 35274997 A JP35274997 A JP 35274997A JP H1117119 A JPH1117119 A JP H1117119A
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- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
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- Semiconductor Integrated Circuits (AREA)
- Wire Bonding (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 集積回路構造のボンディングパッドに結合さ
れ、ボンディングオプションが選択される際に構造を通
る漏洩電流をほぼゼロにまで減少するための回路を提供
する。 【解決手段】 集積回路構造を通る電流路は、集積回路
構造からの制御信号の付与の際、回路素子をオフにする
ことによって取除かれる。
れ、ボンディングオプションが選択される際に構造を通
る漏洩電流をほぼゼロにまで減少するための回路を提供
する。 【解決手段】 集積回路構造を通る電流路は、集積回路
構造からの制御信号の付与の際、回路素子をオフにする
ことによって取除かれる。
Description
【０００１】
【発明の分野】この発明は、一般的には集積回路に関
し、より特定的には、ボンディングオプションの間に漏
洩電流を実質的にゼロにするための回路に関する。
し、より特定的には、ボンディングオプションの間に漏
洩電流を実質的にゼロにするための回路に関する。
【０００２】
【発明の背景】集積回路（ＩＣ）では、ＩＣの機能を提
供する内部回路はボンディングパッドを用いてチップパ
ッケージのリードに結合されている。多くの場合、ボン
ディングパッドには関連のある回路が結合されており、
ボンディングパッド上に存在する信号を内部回路へ転送
する。ＩＣ産業では、ボンディングオプションはしばし
ば用いられ、単一のダイを用いた装置のファミリー（い
くつかの異なった装置）を提供する。
供する内部回路はボンディングパッドを用いてチップパ
ッケージのリードに結合されている。多くの場合、ボン
ディングパッドには関連のある回路が結合されており、
ボンディングパッド上に存在する信号を内部回路へ転送
する。ＩＣ産業では、ボンディングオプションはしばし
ば用いられ、単一のダイを用いた装置のファミリー（い
くつかの異なった装置）を提供する。
【０００３】標準的な相補形金属酸化物半導体（ＣＭＯ
Ｓ）設計においては、ボンディングオプションは一般的
に、ボンディングパッドをボンディングワイヤで、近接
するｖCC（またはＶSS）パッドに接続することによって
達成される。ボンディングパッドは通常入力バッファの
ゲートに接続されているため、デフォルト構成における
シリコン内の抵抗器またはトランジスタを通してＶ
SS（またはＶCC）に引かれなければならない。
Ｓ）設計においては、ボンディングオプションは一般的
に、ボンディングパッドをボンディングワイヤで、近接
するｖCC（またはＶSS）パッドに接続することによって
達成される。ボンディングパッドは通常入力バッファの
ゲートに接続されているため、デフォルト構成における
シリコン内の抵抗器またはトランジスタを通してＶ
SS（またはＶCC）に引かれなければならない。
【０００４】デフォルト構成では、ボンディングパッド
は一般的にはトランジスタを通してＶSSに結ばれてお
り、それによって論理ゼロ信号を内部回路に与える。別
の構成（ボンディングオプション）では、ボンディング
パッドは近くのＶCCパッドに結合されており、それによ
って論理ハイ信号を内部回路に与える。ボンディングオ
プションのアプローチを用いることによって、単一のＩ
Ｃ設計で複数の機能を実行できる。ボンディングパッド
がＶSSに接続される場合、論理ゼロが内部回路に伝達さ
れ、その結果内部回路が第１の機能を実行することにな
る。ボンディングパッドがＶCCに接続されている場合、
論理１が内部回路に伝達され、その結果内部回路は第２
の、または別の機能を実行することになる。ＩＣ構造に
接続されるすべてのボンディングパッドは上に説明され
る態様で結合することができる。そのため、ボンディン
グオプションを用いることによって、単一のダイを用い
る装置のファミリーを提供することができる。上述のボ
ンディングオプションのアプローチの問題は、ＶCCか
ら、ボンディングワイヤとボンディングパッドに接続さ
れるトランジスタとを通って接地へと流れる漏洩電流が
存在することである。漏洩電流の量はトランジスタの大
きさとプロセスの種類に依存する。ほとんどの応用例で
は、漏洩電流は数百マイクロアンペアの範囲内にある。
ペースメーカー、ラップトップコンピュータ、およびパ
ーソナルディジタルアシスタント（ＰＤＡ）などの、バ
ッテリの電力で動く装置では、そのような大規模な一定
の漏洩電流が原因で装置が故障することもあり、そうで
なければ少なくともバッテリの寿命が減じる。
は一般的にはトランジスタを通してＶSSに結ばれてお
り、それによって論理ゼロ信号を内部回路に与える。別
の構成（ボンディングオプション）では、ボンディング
パッドは近くのＶCCパッドに結合されており、それによ
って論理ハイ信号を内部回路に与える。ボンディングオ
プションのアプローチを用いることによって、単一のＩ
Ｃ設計で複数の機能を実行できる。ボンディングパッド
がＶSSに接続される場合、論理ゼロが内部回路に伝達さ
れ、その結果内部回路が第１の機能を実行することにな
る。ボンディングパッドがＶCCに接続されている場合、
論理１が内部回路に伝達され、その結果内部回路は第２
の、または別の機能を実行することになる。ＩＣ構造に
接続されるすべてのボンディングパッドは上に説明され
る態様で結合することができる。そのため、ボンディン
グオプションを用いることによって、単一のダイを用い
る装置のファミリーを提供することができる。上述のボ
ンディングオプションのアプローチの問題は、ＶCCか
ら、ボンディングワイヤとボンディングパッドに接続さ
れるトランジスタとを通って接地へと流れる漏洩電流が
存在することである。漏洩電流の量はトランジスタの大
きさとプロセスの種類に依存する。ほとんどの応用例で
は、漏洩電流は数百マイクロアンペアの範囲内にある。
ペースメーカー、ラップトップコンピュータ、およびパ
ーソナルディジタルアシスタント（ＰＤＡ）などの、バ
ッテリの電力で動く装置では、そのような大規模な一定
の漏洩電流が原因で装置が故障することもあり、そうで
なければ少なくともバッテリの寿命が減じる。
【０００５】
【発明の概要】ボンディングオプションにおいて集積回
路から生じる漏洩電流に関連する前述の欠点はこの発明
によって克服できる。この発明は、集積回路のボンディ
ングパッドと集積回路の内部回路との間に接続されるゼ
ロ電流ドロー（draw）回路に向けられる。第１の構成
（デフォルト構成と称す）では、漏洩電流は全く引き込
まれない。なぜなら、ボンディングパッドは、デフォル
ト構成ではオンにされるプルダウントランジスタを通し
て接地電位に引かれるからである。
路から生じる漏洩電流に関連する前述の欠点はこの発明
によって克服できる。この発明は、集積回路のボンディ
ングパッドと集積回路の内部回路との間に接続されるゼ
ロ電流ドロー（draw）回路に向けられる。第１の構成
（デフォルト構成と称す）では、漏洩電流は全く引き込
まれない。なぜなら、ボンディングパッドは、デフォル
ト構成ではオンにされるプルダウントランジスタを通し
て接地電位に引かれるからである。
【０００６】別の構成（ボンディングオプション構成と
称す）では、ボンディングパッドはＶCCに強いられ、こ
れは今度は、内部回路に論理ハイ信号を与える。ボンデ
ィングパッドと接地電位との間に電流路を提供するプル
ダウントランジスタは、ゼロ電流ドロー回路内の回路か
らの信号の付与によってオフにされ、それによって接地
電位への電流路を取除く。電流路を取除くことによっ
て、ボンディングワイヤを通る漏洩電流はほぼゼロにま
で減少される。
称す）では、ボンディングパッドはＶCCに強いられ、こ
れは今度は、内部回路に論理ハイ信号を与える。ボンデ
ィングパッドと接地電位との間に電流路を提供するプル
ダウントランジスタは、ゼロ電流ドロー回路内の回路か
らの信号の付与によってオフにされ、それによって接地
電位への電流路を取除く。電流路を取除くことによっ
て、ボンディングワイヤを通る漏洩電流はほぼゼロにま
で減少される。
【０００７】この発明の例示的な実施例においては、ゼ
ロ電流ドロー回路は、第１の信号を受取るための入力
と、第１の信号を伝達するための出力と、入力に結合さ
れて、第２の信号に応答して第１の信号の電流路を選択
的に提供するためのトランジスタと、トランジスタと出
力との間に結合され第２の信号を与えるための回路とを
含む。
ロ電流ドロー回路は、第１の信号を受取るための入力
と、第１の信号を伝達するための出力と、入力に結合さ
れて、第２の信号に応答して第１の信号の電流路を選択
的に提供するためのトランジスタと、トランジスタと出
力との間に結合され第２の信号を与えるための回路とを
含む。
【０００８】この発明の利点の１つは、集積回路装置内
の漏洩電流を減少する能力である。この発明の別の利点
は、有効なバッテリ寿命を増加する能力である。
の漏洩電流を減少する能力である。この発明の別の利点
は、有効なバッテリ寿命を増加する能力である。
【０００９】この発明のさらなる別の利点は、単一の装
置または設計から複数の製品を提供する有効な方法を提
供することである。
置または設計から複数の製品を提供する有効な方法を提
供することである。
【００１０】この発明のさらに別の利点は、製造コスト
を減少することである。この発明のさらに別の利点は、
在庫管理の負担を軽減することである。
を減少することである。この発明のさらに別の利点は、
在庫管理の負担を軽減することである。
【００１１】この発明のこれらおよび他の利点は添付の
図面に関連して以下の実施例の説明を考慮することから
明らかになるであろう。添付の図面では類似の参照番号
は類似の要素を示す。
図面に関連して以下の実施例の説明を考慮することから
明らかになるであろう。添付の図面では類似の参照番号
は類似の要素を示す。
【００１２】
【実施例の説明】この発明は、通常の動作モードにおい
てボンディングパッドと接地電位との間に電流路を提供
する集積回路構造のボンディングパッドに結合されるゼ
ロ電流ドロー回路に関する。ゼロ電流ドロー回路はま
た、集積回路が別の動作モードにある際はボンディング
パッドと接地電位との間の電流路を取除く能力を有す
る。ゼロ電流ドロー回路の構造および動作は以下に図１
および図３から図６に関連して説明される。
てボンディングパッドと接地電位との間に電流路を提供
する集積回路構造のボンディングパッドに結合されるゼ
ロ電流ドロー回路に関する。ゼロ電流ドロー回路はま
た、集積回路が別の動作モードにある際はボンディング
パッドと接地電位との間の電流路を取除く能力を有す
る。ゼロ電流ドロー回路の構造および動作は以下に図１
および図３から図６に関連して説明される。
【００１３】図１は、この発明のゼロ電流ドロー回路を
組込んだ、集積回路およびパッケージの平面図を示す。
集積回路１０は、内部回路１００を収容するための空洞
２２を有するチップパッケージ２０を含む。内部回路１
００を外部の装置と接続するためのパッケージリード２
４は、チップパッケージ２０の周縁部に沿って提供され
る。ボンディングパッド３０は内部回路１００をパッケ
ージリード２４に接続するのに用いられる。ボンディン
グパッド３０と内部回路１００との間に結合されるのは
この発明のゼロ電流ドロー回路５０である。
組込んだ、集積回路およびパッケージの平面図を示す。
集積回路１０は、内部回路１００を収容するための空洞
２２を有するチップパッケージ２０を含む。内部回路１
００を外部の装置と接続するためのパッケージリード２
４は、チップパッケージ２０の周縁部に沿って提供され
る。ボンディングパッド３０は内部回路１００をパッケ
ージリード２４に接続するのに用いられる。ボンディン
グパッド３０と内部回路１００との間に結合されるのは
この発明のゼロ電流ドロー回路５０である。
【００１４】集積回路１０の動作中、パッケージリード
２４に信号が与えられ、これは次にボンディングパッド
３０を通して内部回路１００に与えられる。パッケージ
リード２４上に存在する信号によって内部回路１００は
さまざまな機能を実行する。ボンディングパッド３０′
（または電源パッド）はライン３２を介してＶCCピンに
接続される。第１の動作モード（またはデフォルトモー
ド）では、近接したボンディングパッド３０″はどのパ
ッケージリードにも接続されない。この構成では、内部
回路１００は第１の機能を実行する。別の動作モード
（ボンディングオプションモード）では、近接したボン
ディングパッド３０″（またはボンディングオプション
パッド）はボンディングワイヤ３４を通してＶCCピンに
結合される。この構成では内部回路１００は第２の、ま
たは別の機能を実行する。
２４に信号が与えられ、これは次にボンディングパッド
３０を通して内部回路１００に与えられる。パッケージ
リード２４上に存在する信号によって内部回路１００は
さまざまな機能を実行する。ボンディングパッド３０′
（または電源パッド）はライン３２を介してＶCCピンに
接続される。第１の動作モード（またはデフォルトモー
ド）では、近接したボンディングパッド３０″はどのパ
ッケージリードにも接続されない。この構成では、内部
回路１００は第１の機能を実行する。別の動作モード
（ボンディングオプションモード）では、近接したボン
ディングパッド３０″（またはボンディングオプション
パッド）はボンディングワイヤ３４を通してＶCCピンに
結合される。この構成では内部回路１００は第２の、ま
たは別の機能を実行する。
【００１５】第１の動作モードでは、ボンディングオプ
ションパッド３０″は最初どのパッケージリードにも接
続していない。ボンディングオプションモードでは、ボ
ンディングオプションパッド３０″はＶCCに接続され、
内部回路が別の機能を実行するようにする。好ましい実
施例では、ボンディングワイヤは交差させることができ
ない。そのため、ボンディングオプションパッドは常に
電源パッドに近接したボンディングパッドである。図１
に示される集積回路では、電源パッドはＶCCに結合され
るパッド３０″にあたる。ゼロ電流ドロー回路５０の動
作は以下により詳しく説明される。
ションパッド３０″は最初どのパッケージリードにも接
続していない。ボンディングオプションモードでは、ボ
ンディングオプションパッド３０″はＶCCに接続され、
内部回路が別の機能を実行するようにする。好ましい実
施例では、ボンディングワイヤは交差させることができ
ない。そのため、ボンディングオプションパッドは常に
電源パッドに近接したボンディングパッドである。図１
に示される集積回路では、電源パッドはＶCCに結合され
るパッド３０″にあたる。ゼロ電流ドロー回路５０の動
作は以下により詳しく説明される。
【００１６】図２は従来のボンディングオプション回路
の概略平面図を示す。ボンディングパッド３０上に存在
する信号はライン３１上をバッファ４２の入力へと送信
される。バッファ４２の出力は内部回路（図示せず）へ
の入力をライン３３上に提供する。ライン３１上の信号
はまた、ｎ型トランジスタ４０のドレインにも与えら
れ、ｎ型トランジスタ４０は、ライン４４を介してＶCC
に結合される制御ゲート４１を有する。トランジスタ４
０のソースはＶSSに結合され、ＶSSは接地電位に保持さ
れる。
の概略平面図を示す。ボンディングパッド３０上に存在
する信号はライン３１上をバッファ４２の入力へと送信
される。バッファ４２の出力は内部回路（図示せず）へ
の入力をライン３３上に提供する。ライン３１上の信号
はまた、ｎ型トランジスタ４０のドレインにも与えら
れ、ｎ型トランジスタ４０は、ライン４４を介してＶCC
に結合される制御ゲート４１を有する。トランジスタ４
０のソースはＶSSに結合され、ＶSSは接地電位に保持さ
れる。
【００１７】デフォルトの動作モードの間は、ボンディ
ングパッドを通る漏洩電流はない。なぜなら、ボンディ
ングパッドでの電圧電位は常にオン状態にあるトランジ
スタ４０を通してＶSSに引かれるからである。
ングパッドを通る漏洩電流はない。なぜなら、ボンディ
ングパッドでの電圧電位は常にオン状態にあるトランジ
スタ４０を通してＶSSに引かれるからである。
【００１８】ボンディングオプションの動作モードの間
は、ボンディングパッドは、（点線で示される）ボンデ
ィングワイヤ４６を介してＶCCに結合され、ライン３１
上に存在する信号をＶCCに強いる。この信号は次にバッ
ファ４２の入力に与えられ、その後ライン３３を介して
内部回路の入力に与えられる。しかしながら、矢印で示
されるように漏洩電流（ＩLEAK）がボンディングワイヤ
４６上に存在することになる。なぜなら、トランジスタ
４０の制御ゲート４１はライン４４を介してＶ CCに接続
されているためトランジスタはオン状態のままだからで
ある。
は、ボンディングパッドは、（点線で示される）ボンデ
ィングワイヤ４６を介してＶCCに結合され、ライン３１
上に存在する信号をＶCCに強いる。この信号は次にバッ
ファ４２の入力に与えられ、その後ライン３３を介して
内部回路の入力に与えられる。しかしながら、矢印で示
されるように漏洩電流（ＩLEAK）がボンディングワイヤ
４６上に存在することになる。なぜなら、トランジスタ
４０の制御ゲート４１はライン４４を介してＶ CCに接続
されているためトランジスタはオン状態のままだからで
ある。
【００１９】このタイプのボンディングオプション回路
の欠点は、トランジスタ４０が常にオン状態であるた
め、常に漏洩電流がボンディングワイヤを通して伝達さ
れていることである。ほとんどの応用例では、図２に示
されるボンディングオプション回路によって生成される
漏洩電流は数百マイクロアンペアの範囲内にあり、これ
は多くの応用例において引き込まれる総電流のうちでは
小さい割合でしかない。しかしながら、ラップトップコ
ンピュータまたはＰＤＡなどのバッテリで動作する装
置、またはペースメーカーなどの低電流ドロー応用例に
おいては、一定した漏洩電流の存在は装置の有効なバッ
テリ寿命を減少し、および／または装置の故障を起こす
ことがある。
の欠点は、トランジスタ４０が常にオン状態であるた
め、常に漏洩電流がボンディングワイヤを通して伝達さ
れていることである。ほとんどの応用例では、図２に示
されるボンディングオプション回路によって生成される
漏洩電流は数百マイクロアンペアの範囲内にあり、これ
は多くの応用例において引き込まれる総電流のうちでは
小さい割合でしかない。しかしながら、ラップトップコ
ンピュータまたはＰＤＡなどのバッテリで動作する装
置、またはペースメーカーなどの低電流ドロー応用例に
おいては、一定した漏洩電流の存在は装置の有効なバッ
テリ寿命を減少し、および／または装置の故障を起こす
ことがある。
【００２０】図３は、デフォルトモードでのこの発明の
ゼロ電流ドロー回路の概略平面図を示す。ボンディング
パッド３０は信号Ｎ０をバッファ５２の入力へライン５
１上に送る。バッファ５２の出力はラインＮ２上のＤフ
リップフロップ（５４）の入力（Ｄ）として提供され
る。Ｄフリップフロップ５４の出力（Ｑ）はライン５９
上で内部回路（図示せず）への入力信号ＤINとして提供
される。クロック信号はＤフリップフロップ５４のＣＬ
Ｋ入力にライン５３上のインバータ５８の出力によって
与えられる。インバータの入力はライン５２上に内部回
路（図示せず）によって与えられるＲＥＳＥＴ信号に接
続される。ボンディングパッド３０はまた、ｎチャネル
プルダウントランジスタ６０のドレインに結合される。
ｎチャネルプルダウントランジスタ６０のソースはＶSS
に結合され、これは接地電位に保持される。ｎチャネル
プルダウントランジスタの制御ゲート５７はラインＮ１
に結合される。ｎチャネルプルダウントランジスタ６０
はボンディングパッドと接地との間に電流路を提供す
る。インバータ５８の出力はまた、ＮＡＮＤゲート５６
の第１の入力として提供される。ＮＡＮＤゲート５６へ
の第２の入力はライン５９上にＤフリップフロップ５４
によって与えられるＤIN信号である。ＮＡＮＤゲートの
出力はラインＮ１上に存在する。
ゼロ電流ドロー回路の概略平面図を示す。ボンディング
パッド３０は信号Ｎ０をバッファ５２の入力へライン５
１上に送る。バッファ５２の出力はラインＮ２上のＤフ
リップフロップ（５４）の入力（Ｄ）として提供され
る。Ｄフリップフロップ５４の出力（Ｑ）はライン５９
上で内部回路（図示せず）への入力信号ＤINとして提供
される。クロック信号はＤフリップフロップ５４のＣＬ
Ｋ入力にライン５３上のインバータ５８の出力によって
与えられる。インバータの入力はライン５２上に内部回
路（図示せず）によって与えられるＲＥＳＥＴ信号に接
続される。ボンディングパッド３０はまた、ｎチャネル
プルダウントランジスタ６０のドレインに結合される。
ｎチャネルプルダウントランジスタ６０のソースはＶSS
に結合され、これは接地電位に保持される。ｎチャネル
プルダウントランジスタの制御ゲート５７はラインＮ１
に結合される。ｎチャネルプルダウントランジスタ６０
はボンディングパッドと接地との間に電流路を提供す
る。インバータ５８の出力はまた、ＮＡＮＤゲート５６
の第１の入力として提供される。ＮＡＮＤゲート５６へ
の第２の入力はライン５９上にＤフリップフロップ５４
によって与えられるＤIN信号である。ＮＡＮＤゲートの
出力はラインＮ１上に存在する。
【００２１】図４は、ボンディングオプションの場合の
ゼロ電流ドロー回路の概略平面図を示す。図４に示され
る回路と図３に示される回路との違いは、ボンディング
パッド３０がボンディングワイヤ７０を通して電圧源Ｖ
CCに結合されている点である。この構成では、ボンディ
ングパッド３０は論理１（ハイ）に引かれる。そのた
め、ラインＮ２上の信号もまたハイである。
ゼロ電流ドロー回路の概略平面図を示す。図４に示され
る回路と図３に示される回路との違いは、ボンディング
パッド３０がボンディングワイヤ７０を通して電圧源Ｖ
CCに結合されている点である。この構成では、ボンディ
ングパッド３０は論理１（ハイ）に引かれる。そのた
め、ラインＮ２上の信号もまたハイである。
【００２２】ゼロ電流ドロー回路の動作は以下に図５か
ら図６に関連して説明される。図５には、デフォルト
（非ボンディングオプション）動作モードでのゼロ電流
ドロー回路の動作を示すタイミングチャートが示されて
いる。時間Ｔ１の後、ＲＥＳＥＴ信号はアサートされ、
このためＣＬＫ信号はハイからローへと切換わる。ライ
ン５３上の論理信号（ＣＬＫ）はＮＡＮＤゲート５６の
第１の入力へ伝達されて、その結果ラインＮ１上に存在
する信号はハイとなる。信号Ｎ０はｎチャネルプルダウ
ントランジスタ６０を通してロー（論理ゼロ）に引か
れ、ｎチャネルプルダウントランジスタ６０はＮ１がハ
イである間はオン状態である。この論理ゼロ信号はバッ
ファを通してラインＮ２上のＤフリップフロップ５４の
入力へ伝達される。そのため、Ｎ２はローである。
ら図６に関連して説明される。図５には、デフォルト
（非ボンディングオプション）動作モードでのゼロ電流
ドロー回路の動作を示すタイミングチャートが示されて
いる。時間Ｔ１の後、ＲＥＳＥＴ信号はアサートされ、
このためＣＬＫ信号はハイからローへと切換わる。ライ
ン５３上の論理信号（ＣＬＫ）はＮＡＮＤゲート５６の
第１の入力へ伝達されて、その結果ラインＮ１上に存在
する信号はハイとなる。信号Ｎ０はｎチャネルプルダウ
ントランジスタ６０を通してロー（論理ゼロ）に引か
れ、ｎチャネルプルダウントランジスタ６０はＮ１がハ
イである間はオン状態である。この論理ゼロ信号はバッ
ファを通してラインＮ２上のＤフリップフロップ５４の
入力へ伝達される。そのため、Ｎ２はローである。
【００２３】時間Ｔ２において、ＲＥＳＥＴ信号はデア
サートされ、このためＣＬＫ信号はローからハイへと切
換わる。ＣＬＫ信号の立上がりエッジはＤフリップフロ
ップ５４をイネーブルして、信号をローであるラインＮ
２からＤINへ伝達させる。すなわち、ＤINは時間Ｔ２以
後はローのままである。ライン５９上の信号はローであ
るため、プルダウントランジスタはオン状態のままであ
り、このため信号Ｎ０は時間Ｔ２以後接地電位に保たれ
る。
サートされ、このためＣＬＫ信号はローからハイへと切
換わる。ＣＬＫ信号の立上がりエッジはＤフリップフロ
ップ５４をイネーブルして、信号をローであるラインＮ
２からＤINへ伝達させる。すなわち、ＤINは時間Ｔ２以
後はローのままである。ライン５９上の信号はローであ
るため、プルダウントランジスタはオン状態のままであ
り、このため信号Ｎ０は時間Ｔ２以後接地電位に保たれ
る。
【００２４】図５に示されるように、Ｎ０上の信号は常
にローであり、そのため電流はｎチャネルプルダウント
ランジスタを通して引き込まれない。
にローであり、そのため電流はｎチャネルプルダウント
ランジスタを通して引き込まれない。
【００２５】図６には、ボンディングオプション動作モ
ードでのゼロ電流ドロー回路の動作を示すタイミングチ
ャートが示されている。
ードでのゼロ電流ドロー回路の動作を示すタイミングチ
ャートが示されている。
【００２６】ボンディングパッド３０はＶCCにワイヤボ
ンディングされているため、ライン５１上の信号はｎチ
ャネルプルダウントランジスタ６０のステータス（オン
またはオフ）にかかわらず、常にハイである。そのた
め、ラインＮ２上の信号はハイのままである。
ンディングされているため、ライン５１上の信号はｎチ
ャネルプルダウントランジスタ６０のステータス（オン
またはオフ）にかかわらず、常にハイである。そのた
め、ラインＮ２上の信号はハイのままである。
【００２７】時間Ｔ１の後、ＲＥＳＥＴ信号はアサート
され、このためＣＬＫ信号はハイからローへと切換わ
る。ライン５３上の論理ゼロ信号はＮＡＮＤゲート５６
への入力として存在し、その結果ラインＮ１がローから
ハイへと切換わり、このことはｎチャネルプルダウント
ランジスタ６０をオンにする。漏洩電流（数百マイクロ
アンペアの範囲内）は、ｎチャネルプルダウントランジ
スタ６０を通してＶCCからＶSSへと引き込まれる。これ
は、ＲＥＳＥＴ信号がハイである期間においてであり、
好ましい実施例では約１ミリ秒の間である。
され、このためＣＬＫ信号はハイからローへと切換わ
る。ライン５３上の論理ゼロ信号はＮＡＮＤゲート５６
への入力として存在し、その結果ラインＮ１がローから
ハイへと切換わり、このことはｎチャネルプルダウント
ランジスタ６０をオンにする。漏洩電流（数百マイクロ
アンペアの範囲内）は、ｎチャネルプルダウントランジ
スタ６０を通してＶCCからＶSSへと引き込まれる。これ
は、ＲＥＳＥＴ信号がハイである期間においてであり、
好ましい実施例では約１ミリ秒の間である。
【００２８】時間Ｔ２では、ＲＥＳＥＴ信号はデアサー
トされ、このためＣＬＫ信号はローからハイへと切換わ
る。ＣＬＫ信号の立上がりエッジはＤフリップフロップ
５４をイネーブルしてラインＮ２上に存在するハイであ
る信号をＤINへ伝達させる。信号ＤINは時間Ｔ２以後ハ
イのまま保たれる。ライン５３上の信号は、ＲＥＳＥＴ
がデアサートされるためＴ２以後はハイである。ｎチャ
ネルプルダウントランジスタ６０は、ラインＮ１上のＮ
ＡＮＤゲートの出力がＲＥＳＥＴ信号のデアサートの後
ハイからローへ切換わるため、オフにされる。そのた
め、プルダウントランジスタ６０を通るＶCCからＶSSへ
の漏洩電流の流れはほぼゼロに削減される。
トされ、このためＣＬＫ信号はローからハイへと切換わ
る。ＣＬＫ信号の立上がりエッジはＤフリップフロップ
５４をイネーブルしてラインＮ２上に存在するハイであ
る信号をＤINへ伝達させる。信号ＤINは時間Ｔ２以後ハ
イのまま保たれる。ライン５３上の信号は、ＲＥＳＥＴ
がデアサートされるためＴ２以後はハイである。ｎチャ
ネルプルダウントランジスタ６０は、ラインＮ１上のＮ
ＡＮＤゲートの出力がＲＥＳＥＴ信号のデアサートの後
ハイからローへ切換わるため、オフにされる。そのた
め、プルダウントランジスタ６０を通るＶCCからＶSSへ
の漏洩電流の流れはほぼゼロに削減される。
【００２９】以上の実施例の説明は例示および説明の目
的で提供されるものである。説明は徹底的なものではな
く、または開示されるそのままの形にこの発明を限定す
ることを意図するものでもなく、明らかに、上の教示に
照らしてこの発明の修正および変更が可能である。ボン
ディングオプションでの使用のためのゼロ電流ドロー回
路を説明することによって、この発明の原理およびその
実用的な応用を最もよく解説し、それによって当業者が
この発明をさまざまな実施例において利用し、また彼ら
の考える特定の使用に適したさまざまな修正を加えてこ
の発明を最もよく利用できるようにした。この発明の範
囲はここに添付される特許請求の範囲によって規定され
ることを意図するものである。
的で提供されるものである。説明は徹底的なものではな
く、または開示されるそのままの形にこの発明を限定す
ることを意図するものでもなく、明らかに、上の教示に
照らしてこの発明の修正および変更が可能である。ボン
ディングオプションでの使用のためのゼロ電流ドロー回
路を説明することによって、この発明の原理およびその
実用的な応用を最もよく解説し、それによって当業者が
この発明をさまざまな実施例において利用し、また彼ら
の考える特定の使用に適したさまざまな修正を加えてこ
の発明を最もよく利用できるようにした。この発明の範
囲はここに添付される特許請求の範囲によって規定され
ることを意図するものである。
【図１】この発明のゼロ電流ドロー回路を含む、集積回
路（シリコンダイおよびパッケージ）の平面図である。
路（シリコンダイおよびパッケージ）の平面図である。
【図２】従来のボンディングオプション回路の概略平面
図である。
図である。
【図３】この発明の第１の構成でのゼロ電流ドロー回路
の概略平面図である。
の概略平面図である。
【図４】この発明の第２の構成でのゼロ電流ドロー回路
の概略平面図である。
の概略平面図である。
【図５】この発明のゼロ電流ドロー回路の動作を示すタ
イミングチャートの図である。
イミングチャートの図である。
【図６】この発明のゼロ電流ドロー回路の動作を示すタ
イミングチャートの図である。
イミングチャートの図である。
１０ 集積回路 ２０ チップパッケージ ２２ 空洞 ２４ パッケージリード ３０ ボンディングパッド ３２ ライン ３４ ボンディングワイヤ ５０ ゼロ電流ドロー回路 １００ 内部回路
Claims (14)
- 【請求項１】 第１の信号を受取るための入力と、 前記第１の信号を伝達するための出力と、 前記入力および前記出力との間に結合されるスイッチン
グ回路とを含み、前記スイッチング回路は第２の信号を
生成するための手段を含み、前記スイッチング回路は前
記第１の信号のために電流路を提供しており、前記第２
の信号を付与すると、前記第１の信号が前記電流路に沿
って与えられる、回路。 - 【請求項２】 前記入力に結合されるトランジスタをさ
らに含み、前記トランジスタは前記電流路を取除くよう
に動作する、請求項１に記載の回路。 - 【請求項３】 前記第２の信号を生成するための前記手
段は、前記入力に結合されるレジスタと、インバータ
と、論理素子とを含み、前記レジスタは前記第２の信号
を付与すると、前記第１の信号の遅延されたものを伝達
するように動作する、請求項１に記載の回路。 - 【請求項４】 前記レジスタはフリップフロップであ
る、請求項３に記載の回路。 - 【請求項５】 前記フリップフロップは遅延フリップフ
ロップである、請求項４に記載の回路。 - 【請求項６】 前記論理素子はＮＡＮＤゲートである、
請求項３に記載の回路。 - 【請求項７】 前記トランジスタはｎチャネルトランジ
スタである、請求項２に記載の回路。 - 【請求項８】 第１の信号を受取るための入力と、 前記第１の信号を伝達するための出力と、 前記入力に結合され、第２の信号に応答して電流路を選
択的に提供するトランジスタと、 前記トランジスタと前記出力との間に結合され、前記第
２の信号を与える回路とを含む、ゼロ電流ドロー回路。 - 【請求項９】 前記トランジスタは前記第２の信号の付
与の際、前記第１の信号を接地に転送する、請求項８に
記載のゼロ電流ドロー回路。 - 【請求項１０】 前記回路は、前記入力に結合される遅
延素子と、インバータと、論理素子とを含み、前記遅延
素子は前記第１の信号のタイムシフトされたものを伝達
するように動作する、請求項８に記載のゼロ電流ドロー
回路。 - 【請求項１１】 前記遅延素子はＤフリップフロップで
ある、請求項１０に記載のゼロ電流ドロー回路。 - 【請求項１２】 前記遅延素子は遅延フリップフロップ
である、請求項１０に記載のゼロ電流ドロー回路。 - 【請求項１３】 前記論理ゲートはＮＡＮＤゲートであ
る、請求項８に記載のゼロ電流ドロー回路。 - 【請求項１４】 前記入力はボンディングパッドに結合
される、請求項８に記載のゼロ電流ドロー回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/876,213 US5920227A (en) | 1997-06-16 | 1997-06-16 | Zero current draw circuit for use during a bonding option |
| US08/876213 | 1997-06-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1117119A true JPH1117119A (ja) | 1999-01-22 |
| JPH1117119A5 JPH1117119A5 (ja) | 2005-07-21 |
Family
ID=25367212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9352749A Pending JPH1117119A (ja) | 1997-06-16 | 1997-12-22 | ゼロ電流ドロー回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5920227A (ja) |
| EP (1) | EP0886380B1 (ja) |
| JP (1) | JPH1117119A (ja) |
| DE (1) | DE69732765T2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6603219B2 (en) | 2000-03-08 | 2003-08-05 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit |
| US7492036B2 (en) | 2005-02-28 | 2009-02-17 | Nec Electronics Corporation | Semiconductor chip and semiconductor device including the same |
| JPWO2016117072A1 (ja) * | 2015-01-22 | 2017-07-06 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW417267B (en) * | 1997-11-20 | 2001-01-01 | Davicom Semiconductor Inc | Structure of bonding option |
| JP2000223576A (ja) * | 1999-02-02 | 2000-08-11 | Rohm Co Ltd | 集積回路 |
| JP3423904B2 (ja) * | 1999-10-06 | 2003-07-07 | 沖電気工業株式会社 | 半導体集積回路 |
| KR100426989B1 (ko) * | 2001-06-13 | 2004-04-13 | 삼성전자주식회사 | 패키지 전원핀을 이용한 제어신호 인가방법 및 그에 따른집적회로 패키지 구조 |
| US7131033B1 (en) | 2002-06-21 | 2006-10-31 | Cypress Semiconductor Corp. | Substrate configurable JTAG ID scheme |
| US7818640B1 (en) | 2004-10-22 | 2010-10-19 | Cypress Semiconductor Corporation | Test system having a master/slave JTAG controller |
| EP2139114A1 (en) * | 2008-06-23 | 2009-12-30 | Dialog Semiconductor GmbH | Ultra-low current push-buttom switch interface circuit |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56153832A (en) * | 1980-04-30 | 1981-11-28 | Nec Corp | Digital to analog converter |
| JPH03104315A (ja) * | 1989-09-19 | 1991-05-01 | Matsushita Electron Corp | Ｃｍｏｓ半導体装置の入力端子電位固定回路 |
| JPH0562465A (ja) * | 1991-08-30 | 1993-03-12 | Hitachi Ltd | ボンデイングオプシヨン回路、及び半導体集積回路 |
| DE69326284T2 (de) * | 1992-06-10 | 2000-03-23 | Nec Corp., Tokio/Tokyo | Halbleiteranordnung mit anschlusswählender Schaltung |
| JPH06195476A (ja) * | 1992-07-21 | 1994-07-15 | Advanced Micro Devicds Inc | マイクロコントローラを組入れる集積回路およびそれによる電力消費を減じるための方法 |
| FR2694851B1 (fr) * | 1992-08-12 | 1994-12-23 | Sgs Thomson Microelectronics | Circuit de tirage vers un état déterminé d'une entrée de circuit intégré. |
| EP0670548A1 (en) * | 1994-02-28 | 1995-09-06 | STMicroelectronics, Inc. | Method and structure for recovering smaller density memories from larger density memories |
| US5684411A (en) * | 1995-10-13 | 1997-11-04 | Seiko Communications Systems, Inc. | Self-configuring bus |
-
1997
- 1997-06-16 US US08/876,213 patent/US5920227A/en not_active Expired - Lifetime
- 1997-12-08 EP EP97309890A patent/EP0886380B1/en not_active Expired - Lifetime
- 1997-12-08 DE DE69732765T patent/DE69732765T2/de not_active Expired - Lifetime
- 1997-12-22 JP JP9352749A patent/JPH1117119A/ja active Pending
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| US6603219B2 (en) | 2000-03-08 | 2003-08-05 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit |
| US7492036B2 (en) | 2005-02-28 | 2009-02-17 | Nec Electronics Corporation | Semiconductor chip and semiconductor device including the same |
| US7710138B2 (en) | 2005-02-28 | 2010-05-04 | Nec Electronics Corporation | Semiconductor chip and semiconductor device including the same |
| JPWO2016117072A1 (ja) * | 2015-01-22 | 2017-07-06 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0886380B1 (en) | 2005-03-16 |
| US5920227A (en) | 1999-07-06 |
| EP0886380A2 (en) | 1998-12-23 |
| EP0886380A3 (en) | 2000-02-16 |
| DE69732765D1 (de) | 2005-04-21 |
| DE69732765T2 (de) | 2005-08-11 |
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