JPH1117167A - 電界効果トランジスタ及びその製造方法 - Google Patents
電界効果トランジスタ及びその製造方法Info
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- JPH1117167A JPH1117167A JP9168246A JP16824697A JPH1117167A JP H1117167 A JPH1117167 A JP H1117167A JP 9168246 A JP9168246 A JP 9168246A JP 16824697 A JP16824697 A JP 16824697A JP H1117167 A JPH1117167 A JP H1117167A
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- Japan
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- gate
- effect transistor
- field effect
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Abstract
(57)【要約】
【課題】 ゲート電極を微細化しても、製造工程におい
てゲート電極の倒れにくく、ゲート電極抵抗の高抵抗化
を抑制した電界効果トランジスタを提供する。 【解決手段】 半導体基板３の表面上には３ｎｍから１
０ｎｍの絶縁膜となるＳｉＯ２膜２を形成され、ＳｉＯ
２膜２上にはゲート電極５が形成されている。また、ゲ
ート電極５両側の下の半導体領域はそれぞれソース７ｓ
およびドレイン領域７ｄとなっている。ゲート電極はそ
の断面が長方形となっており、また、ゲート電極の中央
部分に楕円柱状のゲート電極６を埋め込んだ構造となっ
ている。楕円柱状のゲート電極によってゲート電極を支
えることによってゲート電極が倒れてしまうことを防止
することができる。
てゲート電極の倒れにくく、ゲート電極抵抗の高抵抗化
を抑制した電界効果トランジスタを提供する。 【解決手段】 半導体基板３の表面上には３ｎｍから１
０ｎｍの絶縁膜となるＳｉＯ２膜２を形成され、ＳｉＯ
２膜２上にはゲート電極５が形成されている。また、ゲ
ート電極５両側の下の半導体領域はそれぞれソース７ｓ
およびドレイン領域７ｄとなっている。ゲート電極はそ
の断面が長方形となっており、また、ゲート電極の中央
部分に楕円柱状のゲート電極６を埋め込んだ構造となっ
ている。楕円柱状のゲート電極によってゲート電極を支
えることによってゲート電極が倒れてしまうことを防止
することができる。
Description
【０００１】
【発明の属する技術分野】本発明はゲート電極を解像度
以上に微細に形成し、かつゲート電極の高抵抗化を抑制
し、かつ製造工程において欠陥の発生を防止する構造に
より構成される電界効果トランジスタに関するものであ
る。
以上に微細に形成し、かつゲート電極の高抵抗化を抑制
し、かつ製造工程において欠陥の発生を防止する構造に
より構成される電界効果トランジスタに関するものであ
る。
【０００２】
【従来の技術】近年、コンピュータを始めとする電子機
器の高性能化により、半導体集積回路には高集積化、高
速化、低消費電力化が求められている。これらの半導体
集積回路の大部分はＭＯＳ型トランジスタと呼ばれる半
導体素子で構成されている。
器の高性能化により、半導体集積回路には高集積化、高
速化、低消費電力化が求められている。これらの半導体
集積回路の大部分はＭＯＳ型トランジスタと呼ばれる半
導体素子で構成されている。
【０００３】以下、図面を参照しながら、上記した従来
のＭＯＳ型半導体装置の一例について説明する。
のＭＯＳ型半導体装置の一例について説明する。
【０００４】図３（ａ）〜（ｄ）は、従来の電界効果ト
ランジスタの製造工程を示す断面図である。
ランジスタの製造工程を示す断面図である。
【０００５】まず、図３（ａ）に示すように、半導体基
板３上に、ゲート酸化膜１を形成し、ＣＶＤ法でゲート
電極材料であるポリシリコンを約１００〜３００nm堆積
する。次に、図３（ｂ）に示すように、リソグラフィで
用いるレジストをゲート電極材料上に塗布し、リソグラ
フィでレジストパターン４を形成する。
板３上に、ゲート酸化膜１を形成し、ＣＶＤ法でゲート
電極材料であるポリシリコンを約１００〜３００nm堆積
する。次に、図３（ｂ）に示すように、リソグラフィで
用いるレジストをゲート電極材料上に塗布し、リソグラ
フィでレジストパターン４を形成する。
【０００６】次に、図３（ｃ）に示すように異方性エッ
チングでゲート電極の断面が長方形あるいは台形になる
ようにゲート電極を加工する。最後に、図３（ｄ）に示
すように、ゲート電極の上に残ったレジストマスクを取
り除く。
チングでゲート電極の断面が長方形あるいは台形になる
ようにゲート電極を加工する。最後に、図３（ｄ）に示
すように、ゲート電極の上に残ったレジストマスクを取
り除く。
【０００７】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、以下のような問題があった。
うな構成では、以下のような問題があった。
【０００８】ゲート電極を形成するリソグラフィ工程に
おいて特にゲート長が短い場合には、ゲート長に対する
レジスト膜厚の比が大きいため現像後のレジストを支え
る部分が弱く、レジストが倒れる可能性が大きくなって
しまう。また、極微細ゲートを形成する際、ゲート電極
の高さは、ゲート長に対する比が１前後であるかあるい
は１以下であることがほとんどであり、ゲート長に制限
される。このためゲート電極の断面積が大きくなり、そ
の結果ゲート抵抗が大きくなる。上記の高抵抗化を避け
るためにゲート電極のアスペクト比を大きくする方法が
考えられるが、この場合、アスペクト比の大きいゲート
電極は、製造が困難であり、上記ゲート電極を支える部
分が弱く、ゲート電極が倒れる可能性が大きくなる。
おいて特にゲート長が短い場合には、ゲート長に対する
レジスト膜厚の比が大きいため現像後のレジストを支え
る部分が弱く、レジストが倒れる可能性が大きくなって
しまう。また、極微細ゲートを形成する際、ゲート電極
の高さは、ゲート長に対する比が１前後であるかあるい
は１以下であることがほとんどであり、ゲート長に制限
される。このためゲート電極の断面積が大きくなり、そ
の結果ゲート抵抗が大きくなる。上記の高抵抗化を避け
るためにゲート電極のアスペクト比を大きくする方法が
考えられるが、この場合、アスペクト比の大きいゲート
電極は、製造が困難であり、上記ゲート電極を支える部
分が弱く、ゲート電極が倒れる可能性が大きくなる。
【０００９】そこで、本発明は上記問題点に鑑み、ゲー
ト長の細線化をして形成される電界効果トランジスタに
おいて、ゲート電極抵抗上昇の抑制、工程時における歩
留まり向上を図る電界効果トランジスタを提供すること
を目的とする。
ト長の細線化をして形成される電界効果トランジスタに
おいて、ゲート電極抵抗上昇の抑制、工程時における歩
留まり向上を図る電界効果トランジスタを提供すること
を目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に本発明が講じた手段は、ゲート電極の側面に少なくと
も一つ以上の柱状の突起部を持つことである。具体的に
は、本発明に係る第一の電界効果トランジスタは、請求
項１に記載されるように、ゲート電極の側面に柱状の突
起部を持ち、製造工程においてゲート電極が倒れないよ
うに支える構造となっている。
に本発明が講じた手段は、ゲート電極の側面に少なくと
も一つ以上の柱状の突起部を持つことである。具体的に
は、本発明に係る第一の電界効果トランジスタは、請求
項１に記載されるように、ゲート電極の側面に柱状の突
起部を持ち、製造工程においてゲート電極が倒れないよ
うに支える構造となっている。
【００１１】本発明は上記した構成によって、ゲート電
極の側面に付けられた突起部により上記ゲート電極を支
える構造により、ゲート電極が倒れにくくなるため、ト
ランジスタの歩留まり低下が抑制される。さらに、ゲー
ト電極を支えるための突起部の形状はリソグラフィ工程
におけるレジストマスクパターンから由来しているので
構造はリソグラフィのマスクパターンに含まれているの
で、リソグラフィ工程においてレジスト現像後のレジス
トパターンが倒れる可能性が低下し、歩留まりが向上す
る。
極の側面に付けられた突起部により上記ゲート電極を支
える構造により、ゲート電極が倒れにくくなるため、ト
ランジスタの歩留まり低下が抑制される。さらに、ゲー
ト電極を支えるための突起部の形状はリソグラフィ工程
におけるレジストマスクパターンから由来しているので
構造はリソグラフィのマスクパターンに含まれているの
で、リソグラフィ工程においてレジスト現像後のレジス
トパターンが倒れる可能性が低下し、歩留まりが向上す
る。
【００１２】また、本発明に係る電界効果トランジスタ
の製造方法は、請求項４に記載されるように、等方性エ
ッチングで逆メサ構造のゲート電極を形成する工程を備
えている。この方法により、リソグラフィ工程で得られ
たゲート電極用のレジストマスク細線幅より細いゲート
幅のゲート電極が得られることとなる。
の製造方法は、請求項４に記載されるように、等方性エ
ッチングで逆メサ構造のゲート電極を形成する工程を備
えている。この方法により、リソグラフィ工程で得られ
たゲート電極用のレジストマスク細線幅より細いゲート
幅のゲート電極が得られることとなる。
【００１３】本発明は上記した構成によって、ゲート電
極の高抵抗化が抑制される。また、リソグラフィの解像
度より細いゲート電極を形成することによりゲート電極
の細線化を図ることができる。
極の高抵抗化が抑制される。また、リソグラフィの解像
度より細いゲート電極を形成することによりゲート電極
の細線化を図ることができる。
【００１４】
【発明の実施の形態】以下本発明の一実施例の電界効果
トランジスタの構造について、図面を参照しながら説明
する。
トランジスタの構造について、図面を参照しながら説明
する。
【００１５】（実施例１）図１は本発明の第１の実施例
における電界効果トランジスタの構造を示す構造斜視図
である。半導体基板と上記半導体基板の表面上には３ｎ
ｍから１０ｎｍの絶縁膜となるＳｉＯ↓２膜を形成さ
れ、上記ＳｉＯ↓２膜上にはゲート電極が形成されてい
る。また、ゲート電極両側の下の半導体領域はそれぞれ
ソースおよびドレイン領域となっている。
における電界効果トランジスタの構造を示す構造斜視図
である。半導体基板と上記半導体基板の表面上には３ｎ
ｍから１０ｎｍの絶縁膜となるＳｉＯ↓２膜を形成さ
れ、上記ＳｉＯ↓２膜上にはゲート電極が形成されてい
る。また、ゲート電極両側の下の半導体領域はそれぞれ
ソースおよびドレイン領域となっている。
【００１６】ゲート電極はその断面が長方形あるいは逆
メサとなる構造となっており、ゲート電極の下部は、図
１のａの部分で示されるように、０．０５〜０．１０μ
ｍであり、ゲート電極の上部では、図１ｂに示されるよ
うに０．０５〜０．１０μｍである。ゲート電極の上部
の長さは下部の長さより大きいか等しくなっている。ゲ
ート電極はそのゲート長が０．０５〜０．１０μｍであ
り、ゲート電極の高さは０．１〜０．３μｍである。ゲ
ート電極の中央部分に楕円柱状のゲート電極を埋め込ん
だ構造となっており、楕円柱状のゲート電極によってゲ
ート電極を支えることによってゲート電極が倒れてしま
うことを防止する構造となっている。楕円柱状のゲート
電極の大きさはゲート長方向に対してその幅は０．１０
〜０．１５μｍであり、ゲート幅方向に対してその幅は
０．０５〜０．１０μｍである。
メサとなる構造となっており、ゲート電極の下部は、図
１のａの部分で示されるように、０．０５〜０．１０μ
ｍであり、ゲート電極の上部では、図１ｂに示されるよ
うに０．０５〜０．１０μｍである。ゲート電極の上部
の長さは下部の長さより大きいか等しくなっている。ゲ
ート電極はそのゲート長が０．０５〜０．１０μｍであ
り、ゲート電極の高さは０．１〜０．３μｍである。ゲ
ート電極の中央部分に楕円柱状のゲート電極を埋め込ん
だ構造となっており、楕円柱状のゲート電極によってゲ
ート電極を支えることによってゲート電極が倒れてしま
うことを防止する構造となっている。楕円柱状のゲート
電極の大きさはゲート長方向に対してその幅は０．１０
〜０．１５μｍであり、ゲート幅方向に対してその幅は
０．０５〜０．１０μｍである。
【００１７】半導体基板３の表面上には３ｎｍから１０
ｎｍの絶縁膜となるＳｉＯ２膜２を形成され、ＳｉＯ２
膜２上にはゲート電極５が形成されている。また、ゲー
ト電極５両側の下の半導体領域はそれぞれソース７ｓお
よびドレイン領域７ｄとなっている。
ｎｍの絶縁膜となるＳｉＯ２膜２を形成され、ＳｉＯ２
膜２上にはゲート電極５が形成されている。また、ゲー
ト電極５両側の下の半導体領域はそれぞれソース７ｓお
よびドレイン領域７ｄとなっている。
【００１８】（実施例２）図２（ａ）〜（ｄ）は本発明
の第２の実施例における電界効果トランジスタの製造工
程を示す断面図である。
の第２の実施例における電界効果トランジスタの製造工
程を示す断面図である。
【００１９】まず図２（ａ）に示すように、半導体基板
３の上に厚みが２〜１０ｎｍのシリコン酸化膜からなる
ゲート酸化膜２を形成し、厚みが０．１〜０．３μｍの
ポリシリコン膜からなるゲート電極材料１を堆積する。
３の上に厚みが２〜１０ｎｍのシリコン酸化膜からなる
ゲート酸化膜２を形成し、厚みが０．１〜０．３μｍの
ポリシリコン膜からなるゲート電極材料１を堆積する。
【００２０】次に、図２（ｂ）に示すように、レジスト
を形成する。このときレジストマスクの厚さは０．４〜
１．０μｍである。レジストパターンを形成する際には
リソグラフィ工程を行うが、リソグラフィで用いるマス
クパターンとして図４に示すような、ゲート部分に少な
くとも１つ以上の突起部６がついているマスクパターン
を用いることを特徴とする。突起部の大きさはゲート長
の方向に対して０．１０μｍ〜０．１５μｍであり、ゲ
ート幅の方向に対して０．０５μｍ〜０．１５μｍであ
る。
を形成する。このときレジストマスクの厚さは０．４〜
１．０μｍである。レジストパターンを形成する際には
リソグラフィ工程を行うが、リソグラフィで用いるマス
クパターンとして図４に示すような、ゲート部分に少な
くとも１つ以上の突起部６がついているマスクパターン
を用いることを特徴とする。突起部の大きさはゲート長
の方向に対して０．１０μｍ〜０．１５μｍであり、ゲ
ート幅の方向に対して０．０５μｍ〜０．１５μｍであ
る。
【００２１】次に、図２（ｃ）に示すように、ドライエ
ッチングを行って、ゲート電極５を形成する。このとき
ドライエッチングの条件としての等方性エッチングの要
素が強められた条件を用い、逆メサ構造に電極が形成さ
れる。このとき逆メサ構造のゲート電極は上方で０．０
５〜０．１０μｍ、下方では０．０３〜０．０５μｍと
なる。なお、ドライエッチングの条件を異方性エッチン
グにすることによって、ゲート電極の断面が長方形とな
るようなゲート電極を形成することができる。
ッチングを行って、ゲート電極５を形成する。このとき
ドライエッチングの条件としての等方性エッチングの要
素が強められた条件を用い、逆メサ構造に電極が形成さ
れる。このとき逆メサ構造のゲート電極は上方で０．０
５〜０．１０μｍ、下方では０．０３〜０．０５μｍと
なる。なお、ドライエッチングの条件を異方性エッチン
グにすることによって、ゲート電極の断面が長方形とな
るようなゲート電極を形成することができる。
【００２２】次に、図２（ｄ）に示すように、レジスト
を除去する。以下の工程は省略するが、ソースドレイン
領域に何らかのイオン注入を行い、上記ソースドレイン
領域上に金属電極を形成し、層間絶縁膜を介して何層か
の金属配線を形成することで、半導体装置が形成され
る。
を除去する。以下の工程は省略するが、ソースドレイン
領域に何らかのイオン注入を行い、上記ソースドレイン
領域上に金属電極を形成し、層間絶縁膜を介して何層か
の金属配線を形成することで、半導体装置が形成され
る。
【００２３】以上の工程を経て製造された電界効果トラ
ンジスタは、形成されたゲート電極がゲート電極を形成
する工程あるいはその後の何らかの工程によって倒れる
可能性が低くなり歩留まりを抑制することが出来る。ま
た、アスペクト比を高くすることができゲート抵抗が低
くなる。さらに、リソグラフィの解像度以上に細いゲー
ト電極が得られることとなる。
ンジスタは、形成されたゲート電極がゲート電極を形成
する工程あるいはその後の何らかの工程によって倒れる
可能性が低くなり歩留まりを抑制することが出来る。ま
た、アスペクト比を高くすることができゲート抵抗が低
くなる。さらに、リソグラフィの解像度以上に細いゲー
ト電極が得られることとなる。
【００２４】
【発明の効果】以上のように本発明によると以下の効果
が得られる。
が得られる。
【００２５】第一の効果として微細ゲートパターンのリ
ソグラフィ工程におけるレジストパターン及び微細ゲー
ト長のゲート電極が突起部の支えによって倒壊すること
を抑制できる。
ソグラフィ工程におけるレジストパターン及び微細ゲー
ト長のゲート電極が突起部の支えによって倒壊すること
を抑制できる。
【００２６】第二の効果として等方性エッチングで逆メ
サ構造にすることによりリソグラフィの解像度以細のゲ
ート長の電極を形成する事ができる。
サ構造にすることによりリソグラフィの解像度以細のゲ
ート長の電極を形成する事ができる。
【００２７】第三の効果として微細なゲート長のゲート
電極に対してアスペクト比を高くとることおよび逆メサ
構造にすることにより、ゲート電極の細線抵抗の高抵抗
化を抑制する事ができる。
電極に対してアスペクト比を高くとることおよび逆メサ
構造にすることにより、ゲート電極の細線抵抗の高抵抗
化を抑制する事ができる。
【００２８】第四の効果として微細なゲート長のゲート
電極に対してアスペクト比を高くとることにより、ゲー
ト電極堆積時の堆積膜厚を薄くかつ精度よく形成する必
要がなくなる。
電極に対してアスペクト比を高くとることにより、ゲー
ト電極堆積時の堆積膜厚を薄くかつ精度よく形成する必
要がなくなる。
【００２９】以上の効果により微細なゲート長の電界効
果トランジスタを確実かつ容易に形成できる。ゲート長
を短く、ゲート高さを高くすれば本発明による効果は大
きくなる。
果トランジスタを確実かつ容易に形成できる。ゲート長
を短く、ゲート高さを高くすれば本発明による効果は大
きくなる。
【図１】本発明の第１の実施形態における電界効果トラ
ンジスタの構造を示す斜視図
ンジスタの構造を示す斜視図
【図２】本発明の第２の実施形態における電界効果トラ
ンジスタの製造工程を示す工程斜視図
ンジスタの製造工程を示す工程斜視図
【図３】従来の電界効果トランジスタの製造工程を示す
工程斜視図
工程斜視図
【図４】本発明の第１の実施形態におけるリソグラフィ
用のマスクパターンを示す平面図
用のマスクパターンを示す平面図
１ ゲート電極材料 ２ ゲート酸化膜 ３ 半導体基板 ４ レジストマスク ５ ゲート電極 ６ 突起部 ７ｓ ソース領域 ７ｄ ドレイン領域
Claims (5)
- 【請求項１】半導体基板と、前記半導体基板上に形成し
たゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極
と、前記ゲート電極の両側に形成したソース領域及びド
レイン領域とを備え、前記ゲート電極の側面に柱状の突
起部を持つ電界効果トランジスタ。 - 【請求項２】ゲート電極の断面が逆メサ構造である請求
項１に記載の電界効果トランジスタ。 - 【請求項３】ゲート長に対するゲート電極の高さの比が
大きい請求項２に記載の電界効果トランジスタ。 - 【請求項４】半導体基板上にゲート絶縁膜を形成する工
程と、前記ゲート絶縁膜上にゲート電極材料を堆積する
工程と、突起部を設けたゲートマスクを形成する工程
と、前記マスクを用いた前記ゲート絶縁材料のエッチン
グによりゲート電極を形成する工程とを含む電界効果ト
ランジスタの製造方法。 - 【請求項５】ゲート電極を形成する工程は、ゲート電極
材料を等方性エッチングにより、逆メサ構造にする請求
請４に記載の電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9168246A JPH1117167A (ja) | 1997-06-25 | 1997-06-25 | 電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9168246A JPH1117167A (ja) | 1997-06-25 | 1997-06-25 | 電界効果トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1117167A true JPH1117167A (ja) | 1999-01-22 |
Family
ID=15864476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9168246A Pending JPH1117167A (ja) | 1997-06-25 | 1997-06-25 | 電界効果トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1117167A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010021785A1 (en) * | 2008-08-19 | 2010-02-25 | Freescale Semiconductor Inc. | Transistor with gain variation compensation |
| US8052655B2 (en) | 2006-09-29 | 2011-11-08 | Novo Nordisk A/S | Injection device with electronic detecting means |
| JP2013258287A (ja) * | 2012-06-13 | 2013-12-26 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| KR20160038669A (ko) * | 2014-09-30 | 2016-04-07 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | Ｆｉｎ―ｆｅｔ 디바이스들을 제조하기 위한 방법 및 장치 |
-
1997
- 1997-06-25 JP JP9168246A patent/JPH1117167A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8052655B2 (en) | 2006-09-29 | 2011-11-08 | Novo Nordisk A/S | Injection device with electronic detecting means |
| WO2010021785A1 (en) * | 2008-08-19 | 2010-02-25 | Freescale Semiconductor Inc. | Transistor with gain variation compensation |
| CN102124548A (zh) * | 2008-08-19 | 2011-07-13 | 飞思卡尔半导体公司 | 具有增益变化补偿的晶体管 |
| US7982247B2 (en) | 2008-08-19 | 2011-07-19 | Freescale Semiconductor, Inc. | Transistor with gain variation compensation |
| JP2013258287A (ja) * | 2012-06-13 | 2013-12-26 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| KR20160038669A (ko) * | 2014-09-30 | 2016-04-07 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | Ｆｉｎ―ｆｅｔ 디바이스들을 제조하기 위한 방법 및 장치 |
| US10692701B2 (en) | 2014-09-30 | 2020-06-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Dry etching apparatus |
| US11120974B2 (en) | 2014-09-30 | 2021-09-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device |
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