JPH03265145A - たて型ｍｏｓトランジスタの製造方法 - Google Patents
たて型ｍｏｓトランジスタの製造方法Info
- Publication number
- JPH03265145A JPH03265145A JP2064802A JP6480290A JPH03265145A JP H03265145 A JPH03265145 A JP H03265145A JP 2064802 A JP2064802 A JP 2064802A JP 6480290 A JP6480290 A JP 6480290A JP H03265145 A JPH03265145 A JP H03265145A
- Authority
- JP
- Japan
- Prior art keywords
- epitaxial layer
- type silicon
- high concentration
- conductivity type
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/63—Vertical IGFETs
Landscapes
- Non-Volatile Memory (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明はＳ○工基板上のＭＯＳトランジスタの製造方
法に関する。
法に関する。
［発明の概要］
高濃度の第１伝導型のシリコン基板上に、低濃度の第２
伝導型シリコンエピタキシャル層を形成し、その上に高
濃度の第１伝導型シリコンエピタキシャル層を形成する
０次に表面に熱酸化膜を形成し、シリコン窒化膜を堆積
したのち、フォトリソ工程と異方性エツチングにより、
素子形成領域となる部分を残して、高濃度の第１伝導型
のシリコン基板内部まで除去する。
伝導型シリコンエピタキシャル層を形成し、その上に高
濃度の第１伝導型シリコンエピタキシャル層を形成する
０次に表面に熱酸化膜を形成し、シリコン窒化膜を堆積
したのち、フォトリソ工程と異方性エツチングにより、
素子形成領域となる部分を残して、高濃度の第１伝導型
のシリコン基板内部まで除去する。
この後、再び下地の熱酸化膜を形成し、シリコン窒化膜
を堆積し、基板の平坦部上のシリコン窒化膜及び下地の
熱酸化膜のみを異方性エツチングにより除去する。露出
した基板平坦部に対して等方性エツチングを行った後、
熱酸化を行い、高濃度の第１伝導型シリコンエピタキシ
ャル層と、低濃度の第２伝導型シリコンエピタキシャル
層と、高濃度の第１伝導型のシリコン基板の一部より成
るシリコン島を基板より厚い熱酸化膜により分離し、得
られたシリコン島内にたて型ＭＯ５Ｉ−ランジスクを形
成する６のである。
を堆積し、基板の平坦部上のシリコン窒化膜及び下地の
熱酸化膜のみを異方性エツチングにより除去する。露出
した基板平坦部に対して等方性エツチングを行った後、
熱酸化を行い、高濃度の第１伝導型シリコンエピタキシ
ャル層と、低濃度の第２伝導型シリコンエピタキシャル
層と、高濃度の第１伝導型のシリコン基板の一部より成
るシリコン島を基板より厚い熱酸化膜により分離し、得
られたシリコン島内にたて型ＭＯ５Ｉ−ランジスクを形
成する６のである。
従来、Ｓ○工基板上に形成された横型のＭＯＳトランジ
スタが知られていた。
スタが知られていた。
［発明が解決しようとする課題］
しかし、多様な方法により得られるＳＯＩ基板は、製造
方法により、結晶性の悪化、素子形成層の膜厚の不均一
さ等の問題を有しており、それに起因するＭＯ５Ｉ−ラ
ンジスタ特性の悪化、同一基板内での不均一さなどが現
れている。さらにＳＯ■基板上の素子形成層、特にチャ
ネル部の膜厚を非常に薄くして、チャネル部全体を空乏
化できるようにすると、ＭＯＳトランジスタの緒特性の
飛躍的向上が見られることが最近指摘されているが、こ
の様な薄い素子形成層を基板全面にわたり形成すること
はきわめて困難である。また素子を微細化することは有
意義であるが、横型ＭＯＳトランジスタでは、フォトリ
ソ技術により制限されているという欠点があった。
方法により、結晶性の悪化、素子形成層の膜厚の不均一
さ等の問題を有しており、それに起因するＭＯ５Ｉ−ラ
ンジスタ特性の悪化、同一基板内での不均一さなどが現
れている。さらにＳＯ■基板上の素子形成層、特にチャ
ネル部の膜厚を非常に薄くして、チャネル部全体を空乏
化できるようにすると、ＭＯＳトランジスタの緒特性の
飛躍的向上が見られることが最近指摘されているが、こ
の様な薄い素子形成層を基板全面にわたり形成すること
はきわめて困難である。また素子を微細化することは有
意義であるが、横型ＭＯＳトランジスタでは、フォトリ
ソ技術により制限されているという欠点があった。
そこで本発明は均一な膜厚の素子形成領域を基板全面に
形成し、ＳＯＩ構造の特長を十分に引きだしたＭＯＳト
ランジスタを高密度で形成することを目的としている。
形成し、ＳＯＩ構造の特長を十分に引きだしたＭＯＳト
ランジスタを高密度で形成することを目的としている。
［課題を解決するための手段］
上記課題を解決するために、この発明は高濃度の第１伝
導型のシリコン基板上に、低濃度の第２伝導型シリコン
エピタキシャル層を形成し、その上に高濃度の第１伝導
型シリコンエピタキシャル層を形成し、フォトリソ、エ
ツチング、酸化工程により前記３層からなるシリコン島
を基板より厚い酸化膜により分離し、このシリコン島内
にたて型ＭＯＳトランジスタを形成するちのである。
導型のシリコン基板上に、低濃度の第２伝導型シリコン
エピタキシャル層を形成し、その上に高濃度の第１伝導
型シリコンエピタキシャル層を形成し、フォトリソ、エ
ツチング、酸化工程により前記３層からなるシリコン島
を基板より厚い酸化膜により分離し、このシリコン島内
にたて型ＭＯＳトランジスタを形成するちのである。
〔作用１
本発明のたで型ＭＯ５Ｉ−ランジスタの製造方法によれ
ば、基板全面にわたり、高密度でＳＯＩ構造の特長を十
分に引きだしたＭＯ５Ｉ−ランジスタが形成できる。
ば、基板全面にわたり、高密度でＳＯＩ構造の特長を十
分に引きだしたＭＯ５Ｉ−ランジスタが形成できる。
［実施例］
以下にこの発明の実施例を図面に基づいて説明する。
第１図（ａ）〜（ｇ）は本発明によるたて型ＭＯＳトラ
ンジスタの製造方法の工程順断面図である。
ンジスタの製造方法の工程順断面図である。
まず高濃度の第１伝導型シリコン基板１上に低濃度の第
２伝導型のシリコンエピタキシャル層２を例えば２００
０人形成し、さらに高濃度の第１伝導型のシリコンエピ
タキシャル層３を例えば５０００Ａ形成する（第１図（
ａ））、２及び３のエビクキシャル層の形成は、通常の
エピタキシャル７去で６良いが、ＭＬＥ （分子゛層エ
ビクキシー）技術を用いることにより、膜厚の高精度化
ができ、不純物拡散を最小限に押さえることらできる。
２伝導型のシリコンエピタキシャル層２を例えば２００
０人形成し、さらに高濃度の第１伝導型のシリコンエピ
タキシャル層３を例えば５０００Ａ形成する（第１図（
ａ））、２及び３のエビクキシャル層の形成は、通常の
エピタキシャル７去で６良いが、ＭＬＥ （分子゛層エ
ビクキシー）技術を用いることにより、膜厚の高精度化
ができ、不純物拡散を最小限に押さえることらできる。
次に高濃度の第１伝導型のシリコンエピタキシャル層３
の表面に熱酸化膜４を約５００人形成した後、シリコン
窒化膜５を約１５００ス堆積する。
の表面に熱酸化膜４を約５００人形成した後、シリコン
窒化膜５を約１５００ス堆積する。
表面にレジストを塗布し、フォトリソ工程によって必要
なパターニングを行った後、ＲＩＥ等の異方性エツチン
グにより、高濃度の第１伝導型シリコン基板ｌ内部に達
するようエツチングを行い、レジストを除去する（第１
図（ｂ））、パタニング幅は、後の工程を経て得られる
たで型トランジスタのチャネル部の厚さを決めるもので
あるから、通常のフォトリソ、エツチング技術によって
チャネル部の完全空乏化ができる微細なチャネル部厚さ
が得られない場合は、熱酸化工程と、形成された熱酸化
膜をフッ酸等で除去する工程を加えて、必要なチャネル
部厚さに調整する。
なパターニングを行った後、ＲＩＥ等の異方性エツチン
グにより、高濃度の第１伝導型シリコン基板ｌ内部に達
するようエツチングを行い、レジストを除去する（第１
図（ｂ））、パタニング幅は、後の工程を経て得られる
たで型トランジスタのチャネル部の厚さを決めるもので
あるから、通常のフォトリソ、エツチング技術によって
チャネル部の完全空乏化ができる微細なチャネル部厚さ
が得られない場合は、熱酸化工程と、形成された熱酸化
膜をフッ酸等で除去する工程を加えて、必要なチャネル
部厚さに調整する。
次に下地の酸化膜６を熱酸化により形成し、さらにシリ
コン窒化膜５を堆積する（第１図（Ｃ））。
コン窒化膜５を堆積する（第１図（Ｃ））。
この後、異方性エツチングにより、高濃度の第１伝導型
シリコン基板１の表面が露出するまでエツチングする（
第１図（ｄ））。次にフッ酸−硝酸系エッチャントによ
り高濃度の第１伝導型シリコン基板１を例えば２０００
人エツチングする（第１図（ｅ））、この後通常ＬＯＣ
Ｏ３酸化と呼ばれる手法により厚い酸化膜７を形成する
と、素子形成領域となるシリコン島９が高濃度の第１伝
導型シリコン基板１より分離される（第１図（ｆ））、
シリコン窒化膜５と下地の酸化Ｍ６を除去した後、熱酸
化によりゲート酸化！１０を形成する０次に多結晶シリ
コンを堆積し、必要に応じて平坦化を行ってゲート電極
１１を形成する（第１図（ｇ））。この後は図示しない
が、必要な層間絶縁膜を形成し、アルミニウム等により
配線すれば集積回路を形成できる。上記実施例では、厚
い酸化膜７で分離された高濃度の第１伝導型シリコン基
板の一部８と、高濃度の第１伝導型のシリコンエピタキ
シャル層３を一対のソース、ドレインとし、低濃度の第
２伝導型のシリコンエピタキシャル層２をチャネルとす
るたて型ＭＯＳトランジスタが形成される。チャネル長
は２０００人であり、チャネル部の完全空乏化が達成で
きる厚さに形成すれば、従来のシリコン基板上に形成し
たＭＯＳ）ランジスクに比べて飛躍的に特性の優れたＳ
ＯＩ構造のＭＯ５Ｉ−ランジスタが得られる。
シリコン基板１の表面が露出するまでエツチングする（
第１図（ｄ））。次にフッ酸−硝酸系エッチャントによ
り高濃度の第１伝導型シリコン基板１を例えば２０００
人エツチングする（第１図（ｅ））、この後通常ＬＯＣ
Ｏ３酸化と呼ばれる手法により厚い酸化膜７を形成する
と、素子形成領域となるシリコン島９が高濃度の第１伝
導型シリコン基板１より分離される（第１図（ｆ））、
シリコン窒化膜５と下地の酸化Ｍ６を除去した後、熱酸
化によりゲート酸化！１０を形成する０次に多結晶シリ
コンを堆積し、必要に応じて平坦化を行ってゲート電極
１１を形成する（第１図（ｇ））。この後は図示しない
が、必要な層間絶縁膜を形成し、アルミニウム等により
配線すれば集積回路を形成できる。上記実施例では、厚
い酸化膜７で分離された高濃度の第１伝導型シリコン基
板の一部８と、高濃度の第１伝導型のシリコンエピタキ
シャル層３を一対のソース、ドレインとし、低濃度の第
２伝導型のシリコンエピタキシャル層２をチャネルとす
るたて型ＭＯＳトランジスタが形成される。チャネル長
は２０００人であり、チャネル部の完全空乏化が達成で
きる厚さに形成すれば、従来のシリコン基板上に形成し
たＭＯＳ）ランジスクに比べて飛躍的に特性の優れたＳ
ＯＩ構造のＭＯ５Ｉ−ランジスタが得られる。
［発明の効果］
以上述べたように、本発明の方法によれば、特種な装置
を使用し、その製造上費用、時間ともに必要な従来のＳ
ＱＩ基板を使用しなくとも、通常のシリコン基板上に通
常の半導体プロセスでＳＯｉ■構造のＭＯＳトランジス
タを形成することができる。さらに、たて型ＭＯＳトラ
ンジスタなので、基板に占める面積は、従来の横型ＭＯ
Ｓトランジスタに比べて数分の−となり、一基板上に、
より多くのＭＯＳトランジスタが形成でき、コスト低減
に大きく貢献できる。また、従来の横型ＭＯＳトランジ
スタでフォトリソ及びエツチング技術により制限されて
いたチャネル長（ゲート長）の制御がたで型構造をとる
と、チャネル部を形成するエピタキシャル層の膜厚で制
御できるので、分子層エビクキシー（ＭＬＥ）技術等の
使用により、より高精度で行うことができ、チャネル長
は従来限界と考えられている０、２５ＬＬｍ以下にも容
易に制御することができるに のように本発明の方法によれば、通常の基板上のＭＯＳ
トランジスタに比べ優れた緒特性を有するＳＯＩ構造の
ＭＯＳ）ランジスクを通常のプロセスを使用して基板全
面にわたり、高集積密度で形成することができるという
効果がある。
を使用し、その製造上費用、時間ともに必要な従来のＳ
ＱＩ基板を使用しなくとも、通常のシリコン基板上に通
常の半導体プロセスでＳＯｉ■構造のＭＯＳトランジス
タを形成することができる。さらに、たて型ＭＯＳトラ
ンジスタなので、基板に占める面積は、従来の横型ＭＯ
Ｓトランジスタに比べて数分の−となり、一基板上に、
より多くのＭＯＳトランジスタが形成でき、コスト低減
に大きく貢献できる。また、従来の横型ＭＯＳトランジ
スタでフォトリソ及びエツチング技術により制限されて
いたチャネル長（ゲート長）の制御がたで型構造をとる
と、チャネル部を形成するエピタキシャル層の膜厚で制
御できるので、分子層エビクキシー（ＭＬＥ）技術等の
使用により、より高精度で行うことができ、チャネル長
は従来限界と考えられている０、２５ＬＬｍ以下にも容
易に制御することができるに のように本発明の方法によれば、通常の基板上のＭＯＳ
トランジスタに比べ優れた緒特性を有するＳＯＩ構造の
ＭＯＳ）ランジスクを通常のプロセスを使用して基板全
面にわたり、高集積密度で形成することができるという
効果がある。
第１図（ａ）〜（ｇ）は、本発明によるたて型ＭＯＳト
ランジスタの製造方法の工程順断面図である。 ｌ・・・高濃度の第１伝導型シリコン基板２・・・低濃
度の第２伝導型シリコンエピタキシャル層 ３・・・高濃度の第１伝導型シリコンエビクキシヤル層 ４・・・熱酸化膜 シリコン窒化膜 ・下地の熱酸化膜 ・厚い酸化膜 ・高濃度の第１伝導型シリコン基板の 一部 ９・・・シリコン島 １０・・・ゲート酸化膜 １１・・・ゲート電極 以上
ランジスタの製造方法の工程順断面図である。 ｌ・・・高濃度の第１伝導型シリコン基板２・・・低濃
度の第２伝導型シリコンエピタキシャル層 ３・・・高濃度の第１伝導型シリコンエビクキシヤル層 ４・・・熱酸化膜 シリコン窒化膜 ・下地の熱酸化膜 ・厚い酸化膜 ・高濃度の第１伝導型シリコン基板の 一部 ９・・・シリコン島 １０・・・ゲート酸化膜 １１・・・ゲート電極 以上
Claims (1)
- 高濃度の第１伝導型のシリコン基板上に低濃度の第２
伝導型のシリコンエピタキシャル層を形成し、前記低濃
度の第２伝導型のシリコンエピタキシャル層上に高濃度
の第１伝導型のシリコンエピタキシャル層を形成する工
程と、前記高濃度の第１伝導型のシリコンエピタキシャ
ル層上に熱酸化膜を形成し、前記熱酸化膜上にシリコン
窒化膜を堆積する工程と、シリコン窒化膜上にレジスト
を塗布しフォトリソ技術により必要なパターンを形成し
た後前記高濃度の第１伝導型のシリコン基板内部に達す
るように異方性エッチングによって垂直にエッチングす
る工程と、前記レジストを除去した後、露出している前
記高濃度の第一伝導型のシリコンエピタキシャル層の側
面と、前記低濃度の第２伝導型のシリコンエピタキシャ
ル層の側面と、前記高濃度の第１伝導型のシリコン基板
上に下地の熱酸化膜を形成する工程と、前記下地の熱酸
化膜上にシリコン窒化膜を堆積する工程と、異方性エッ
チングにより前記高濃度の第１伝導型のシリコン基板上
に水平方向に堆積している前記シリコン窒化膜ならびに
前記下地の酸化膜を除去する工程と、露出した前記高濃
度の第１伝導型のシリコン基板を等方性エッチングで一
部除去する工程と、熱酸化を行い、前記高濃度の第１伝
導型シリコンエピタキシャル層と前記低濃度の第２伝導
型のシリコンエピタキシャル層と前記高濃度の第１伝導
型のシリコン基板の一部より成るシリコン島を、前記高
濃度の第１伝導型のシリコン基板から厚い熱酸化膜によ
り分離する工程と、得られた前記シリコン島中の前記高
濃度の第１伝導型のシリコンエピタキシャル層と前記高
濃度の第１伝導型のシリコン基板の一部を一対のソース
、ドレインとし、前記低濃度の第２伝導型のシリコンエ
ピタキシャル層をチャネルとしてたて型ＭＯＳトランジ
スタを形成する工程を有することを特徴とするたて型Ｍ
ＯＳトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2064802A JPH03265145A (ja) | 1990-03-15 | 1990-03-15 | たて型ｍｏｓトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2064802A JPH03265145A (ja) | 1990-03-15 | 1990-03-15 | たて型ｍｏｓトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03265145A true JPH03265145A (ja) | 1991-11-26 |
Family
ID=13268740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2064802A Pending JPH03265145A (ja) | 1990-03-15 | 1990-03-15 | たて型ｍｏｓトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03265145A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009043990A (ja) * | 2007-08-09 | 2009-02-26 | Elpida Memory Inc | 縦型ｍｏｓトランジスタの製造方法 |
-
1990
- 1990-03-15 JP JP2064802A patent/JPH03265145A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009043990A (ja) * | 2007-08-09 | 2009-02-26 | Elpida Memory Inc | 縦型ｍｏｓトランジスタの製造方法 |
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