JPH1117559A - データインタリーブ回路 - Google Patents

Abstract

(57)【要約】 【課題】 データインタリーブ回路の消費電力を低減す
る。 【解決手段】 畳み込み符号器１から与えられた３ビッ
トのシンボルデータＳＹＭは、書き込み制御部１１によ
って、メモリ１２の３個の入力端子ＤＩ₀ 〜ＤＩ₂ に３
ビット単位で与えられる。メモリ１２は、１ワード１９
２ビット構成で、出力端子ＤＯ_3i-3〜ＤＯ_3i-1（但し、
ｉ＝１〜６３）からの出力信号が入力端子ＤＩ_3i〜ＤＩ
_3i+2に与えられ、シフトレジスタが構成されている。メ
モリ１２の出力端子ＤＯ₀ 〜ＤＯ₁₉₁ は、読み出し選択
部２０の入力側に並列に接続され、この読み出し選択部
２０によって、データ速度指示信号ＳＰＤに基づいた読
み出し順序で順次選択読み出しされ、直列の送信情報Ｏ
ＵＴとして出力される。メモリ１２に対して、シンボル
データＳＹＭのデータ速度に応じた書き込み動作が行わ
れるので、低速データ時の消費電力が低減できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、無線通信等におい
て受信側での誤りの分散を行うために、送信側でデータ
の送信順序を入れ替えて送信するためのデータインタリ
ーブ回路、特にその低消費電力化に関するものである。

【０００２】

【従来の技術】符号分割多元接続（Code Division Mult
iple Access 、以下、「ＣＤＭＡ」という）通信方式等
の無線通信においては、送信すべきデータを畳み込み符
号器を用いてシンボルデータと呼ばれる符号列に変換
し、そのシンボルデータを無線信号によって送信してい
る。一方、受信側では、受信した無線信号をシンボルデ
ータに復調した後、復号器を用いてそのシンボルデータ
から元のデータを再生している。この復号器による復号
過程において、伝送路上で生じた誤りが訂正されて、元
のデータが正しく再生されるようになっている。携帯電
話等においては、データによって異なる有意度が与えら
れる。即ち、無音状態や通話が混雑している時には、低
い有意度が与えられ、回線に空きがあるような状態では
高い有意度が与えられる。そして、この有意度に応じ
て、元のデータ速度が、１２００，２４００，４８０
０，９６００ｂｐｓの４種類の中の１つに設定されるよ
うになっている。一方、送信するシンボルデータの速度
は、元のデータ速度には無関係に、一定の送信速度を保
つ必要がある。このため、元のデータ速度が遅く、送信
シンボルデータ数が少ない場合には、同一のシンボルデ
ータをデータ速度に応じて複数回繰り返して送信するこ
とによって、送信速度を一定に保っている。

【０００３】また、ＣＤＭＡ通信方式等の無線通信の場
合、フェージング等によってデータブロックの欠落等の
通信エラーが発生する可能性が高い。連続した一定期間
の送信データがすべて欠落した場合、通常の畳み込み符
号とその復号だけでは、欠落部分を推定・修正して元の
データの状態に復元することは不可能である。このた
め、送信側で、畳み込み符号化後に送信するデータの送
信順序を比較的長い周期で並べ換えるインターリーブと
呼ばれる方法がしばしば用いられている。そして、この
インタリーブによってシンボルデータの連続性、つまり
元のデータの連続性を無くした上で、シンボルデータの
送信が行われる。従来、シンボルデータの繰り返しを行
う回路と、インタリーブを行う回路は、別々の回路ブロ
ックとして構成されていた。シンボルデータの繰り返し
を行う回路では、シンボルデータの一時蓄積用のメモリ
を用いて、このメモリに必要な回数分だけ同一シンボル
データを繰り返して書き込む操作を行うとともに、一度
に複数のシンボルデータが入力されるので、セレクタ等
を用いて、書き込み位置の選択を行うようにしていた。
また、インタリーブを行う回路では、予め決められてい
る元のデータ速度毎のシンボルデータの並べ換えの規則
に則り、一時蓄積用のメモリに書き込まれたシンボルデ
ータを順次読み出すことによって、シンボルデータ列の
並べ換え動作を行い、送信情報として出力するようにし
ている。

【０００４】

【発明が解決しようとする課題】しかしながら、従来の
シンボルデータの繰り返しを行う回路、及びインタリー
ブを行う回路では、次のような課題があった。シンボル
データの繰り返しを行う回路では、シンボルデータの絶
対数が少ない低速データの場合も、シンボルデータの絶
対数が多い高速データの場合にも、同じ回数だけメモリ
へシンボルデータの書き込み処理を行う必要があり、デ
ータ速度に関係なく回路の動作回数が一定となる。この
ため、低速データの場合にはシンボルデータ数が少な
く、書き込み回数も少なくて済むにも拘らず、回路の消
費電力を減少させることができない。更に、書き込み位
置の選択のためにセレクタ等の選択回路が必要となり、
回路規模の増大と消費電力の増大を招くことになる。ま
た、インタリーブを行う回路では、データの読み出し順
序に則り、シンボルデータが蓄積されているメモリのア
ドレスが変わる毎にアドレス変更を行って、蓄積された
データを読み出す必要がある。このためデータ速度に関
係なく、メモリに蓄積されたデータをすべて読み出して
並べ換えを行う必要があり、回路の消費電力を減少させ
ることができない。本発明は、前記従来技術が持ってい
た課題を解決し、シンボルデータの繰り返しを行う回路
とインタリーブを行う回路を一体化するとともに、デー
タ速度に応じた回数だけシンボルデータの書き込み及び
読み出し行うことにより、消費電力を低減することがで
きるデータインタリーブ回路を提供するものである。

【０００５】

【課題を解決するための手段】前記課題を解決するた
め、本発明の内の第１の発明は、データインタリーブ回
路において、データ速度に応じた第１の周期でＭ（但
し、Ｍは複数）ビット単位の入力データが順次与えら
れ、該与えられた入力データをＭビット単位で順次シフ
トして保持するとともに、該保持した入力データを並列
に出力するＮ（但し、Ｎは複数）段の保持手段と、前記
Ｎ段の保持手段に保持された入力データを、前記データ
速度に応じた第２の周期でＭ×Ｎビットの並列データと
して読み出す読み出し手段と、前記読み出された並列デ
ータを、入力の順序とは異なる一定の順序で逐次選択し
て、前記データ速度に応じた第３の周期で直列データと
して出力する選択手段とを、備えている。

【０００６】第２の発明は、第１の発明の保持手段を、
１ワード当たりＭ×Ｎビットを有し、かつ該各ビット毎
に入力端子と出力端子とを持つメモリを用い、第１から
第Ｍの該入力端子に前記Ｍビットの入力データが与えら
れるとともに、第Ｍ＋１から第Ｍ×Ｎの該入力端子には
第１から第Ｍ×（Ｎ−１）の該出力端子からの前記並列
データがそれぞれ与えられることによって、該与えられ
た入力データがＭビット単位で順次シフトして保持され
る構成にしている。本発明によれば、以上のようにデー
タインタリーブ回路を構成したので、次のような作用が
行われる。第１の周期でＭビット単位の入力データが順
次与えられると、保持手段によってＭビット単位でシフ
トされ、Ｍ×Ｎビットのデータが保持される。このＭ×
Ｎビットのデータは、読み出し手段によって並列データ
として読み出される。更に、選択手段によって、データ
速度に応じた周期で入力された順序とは異なる順序選択
されて直列データとして出力される。

【０００７】

【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態を示すデータインタリ
ーブ回路の構成図である。このデータインタリーブ回路
１０は、例えば携帯電話機等の無線端末機に組み込まれ
るものであり、畳み込み符号器１からのシンボルデータ
ＳＹＭが与えられる書き込み制御部１１を有している。
例えば、符号化率Ｒ＝１／３の無線端末機の場合、畳み
込み符号器１は、送信データＳＤを符号化し、１ビット
の送信データＳＤに対して、この畳み込み符号器１の拘
束長分の影響を受けた３シンボルのシンボルデータＳＹ
Ｍを生成して、書き込み制御部１１に出力するものであ
る。また、畳み込み符号器１は、１フレーム単位の処理
周期によって畳み込み符号化を行うようになっており、
１フレームの最大データ数は、例えば１９２ビットとな
っている。従って、畳み込み符号器１から出力されるシ
ンボルデータＳＹＭは、１フレーム当たり５７６シンボ
ルとなる。

【０００８】通常は、入力される送信データＳＤの速度
が遅く、１フレーム単位のデータ数が１９２ビット以下
の場合でも、繰り返し処理を行うことで、１フレーム内
のシンボル数は、いつでも５７６シンボル存在すること
になる。書き込み制御部１１は、畳み込み符号器１から
与えられたシンボルデータＳＹＭを、その出力側に接続
された保持手段（例えば、メモリ）１２に、順次書き込
む処理を行うものである。書き込み制御部１１には、外
部から書き込むシンボルデータＳＹＭの元のデータ速度
（例えば、１２００，２４００，４８００，または９６
００ｂｐｓ）を示すデータ速度指示信号ＳＰＤが与えら
れており、このデータ速度指示信号ＳＰＤに基づいて書
き込むデータ量の制御を行うようになっている。メモリ
１２は、書き込み制御部１１から入力端子ＤＩに与えら
れるシンボルデータＳＹＭを一時蓄積するものであり、
一時蓄積するシンボルデータＳＹＭにあわせて、１９２
ビット×３ワードの記憶容量を有している。即ち、メモ
リ１２は、アドレス端子ＡＤに与えられるアドレス信号
ＡＤＲを３回変更することによって、１フレーム分のす
べてのシンボルデータＳＹＭを書き込むことができる記
憶容量に設定されている。メモリ１２のアドレス端子Ａ
Ｄにはアドレス制御部１３が、出力端子ＤＯには読み出
し手段及び選択手段（例えば、読み出し選択部）２０
が、それぞれ接続されている。

【０００９】アドレス制御部１３は、メモリ１２に対す
る書き込み及び読み出しアドレスの制御を行うものであ
り、このメモリ１２の最大３ワードのアドレスを管理す
るために、書き込み用の２ビットのアドレスカウンタ１
３ａ、及び読み出し用の２ビットのアドレスカウンタ１
３ｂを有している。読み出し選択部２０は、前記データ
速度指示信号ＳＰＤに基づいて、そのデータ速度毎に指
定されている読み出し規則に則り、メモリ１２からデー
タを読み出して、送信情報ＯＵＴとして出力する機能を
有している。図２は、図１中のメモリ１２の入力端子Ｄ
Ｉと出力端子ＤＯの接続関係を示す接続図である。メモ
リ１２は、１９２個の入力端子ＤＩ₀ ，ＤＩ₁ ，…，Ｄ
Ｉ₁₉₁ 、及び同じく１９２個の出力端子ＤＯ₀ ，Ｄ
Ｏ₁ ，…，ＤＯ₁₉₁ を有している。そして、メモリ１２
の３個の入力端子ＤＩ₀ 〜ＤＩ₂ に、書き込み制御部１
１から３個のシンボルデータＳＹＭが与えられている。
更に、入力端子ＤＩ_3i〜ＤＩ_3i+2（但し、ｉ＝１〜６
３）には、それぞれ出力端子ＤＯ_3i-3〜ＤＯ_3i-1からの
出力信号が与えられるようになっている。また、出力端
子ＤＯ₀ 〜ＤＯ₁₉₁ は、読み出し選択部２０の１９２本
の入力側に並列に接続されている。このように、メモリ
１２はシフトレジスタを構成するように接続されてい
る。

【００１０】図３は、図１中の読み出し選択部２０の構
成図である。この読み出し選択部２０は、メモリ１２の
出力端子ＤＯ₀ 〜ＤＯ₁₉₁ から出力される出力信号の内
の最下位ビット（以下、「ＬＳＢ」という）から、第７
２番目のビットまでを、４本ずつに区切って、その内の
１つをそれぞれ選択するための１８個の４入力セレクタ
２１₁ 〜２１₁₈を有している。また、メモリ１２の出力
信号の内の第７３番目のビットから第１４４番目のビッ
トまでは、８本ずつに区切られて、９個の８入力セレク
タ２２₁ 〜２２₉ の入力側に接続されている。更に、メ
モリ１２の出力信号の内の第１４５番目のビットから最
上位ビット（以下、「ＭＳＢ」という）までは、１６本
ずつに区切られて、３個の１６入力セレクタ２３₁ 〜２
３₃ の入力側に接続されている。１８個のセレクタ２１
₁ 〜２１₁₈の出力側は、１２００ｂｐｓ出力信号として
出力されるとともに、２本ずつに区切られて９個の２入
力セレクタ２４₁ 〜２４₉ の入力側に接続されている。
セレクタ２４₁ 〜２４₉ 、及びセレクタ２２₁ 〜２２₉
の出力側は、２４００ｂｐｓ出力信号として出力される
とともに、２本ずつに区切られて９個の２入力セレクタ
２５₁ 〜２５₉ の入力側に接続されている。セレクタ２
５₁ 〜２５₉ 、及びセレクタ２３₁ 〜２３₃ の出力側
は、４８００ｂｐｓ出力信号として出力されるととも
に、２本ずつに区切られて６個の２入力セレクタ２６₁
〜２６₆ の入力側に接続されている。そして、セレクタ
２６₁ 〜２６₆ の出力側に、９６００ｂｐｓ出力信号が
出力されるようになっている。

【００１１】更に１２００ｂｐｓ出力信号は、３本ずつ
に区切られて６個の３入力セレクタ２７_ｊ（但し、ｊ＝
１〜６）の入力側に接続されている。２４００ｂｐｓ出
力信号は、３本ずつに区切られて６個の３入力セレクタ
２８_ｊの入力側に接続されている。４８００ｂｐｓ出力
信号は、２本ずつに区切られて６個の２入力セレクタ２
９_ｊの入力側に接続されている。これらのセレクタ２７
_ｊ，２８_ｊ，２９_ｊの出力側、及び９６００ｂｐｓ出力
信号は、それぞれ４入力セレクタ３０_ｊの入力側に接続
され、このセレクタ３０_ｊの出力側に送信情報ＯＵＴが
出力されるようになっている。次に、動作を説明する。

【００１２】９６００ｂｐｓの場合、１９２ビット（５
７６シンボル）のデータをメモリ１２に書き込む必要が
あるため、図１の畳み込み符号器１から１度に３個のシ
ンボルデータＳＹＭが出力されると、書き込み制御部１
１では、図２に示すように、メモリ１２に対して３シン
ボルずつ順次書き込み処理を行う。６４回書き込み動作
をすることにより、１９２シンボルのシンボルデータＳ
ＹＭがメモリ１２へ書き込まれ、アドレス制御部１３内
の書き込み用のアドレスカウンタ１３ａを１回更新す
る。メモリ１２内のシンボルデータＳＹＭは、３ビット
単位で上位桁にシフトされてメモリ１２に再び書き込ま
れるので、６４回の書き込み動作が終了した時点で、１
ワード（１９２ビット）分のデータをすべて書き込んだ
ことになる。そして、アドレスカウンタ１３ａが更新さ
れて、次のアドレスに対する書き込みを行い、３ワード
すべてに書き込みが終了した時点で５７６シンボルの書
き込みを終えたことになる。４８００ｂｐｓの場合に
は、データ量が９６ビット（２８８シンボル）であるの
で、９６００ｂｐｓの場合と同様に６４回の書き込みで
１９２シンボルのデータの書き込みを終えるとアドレス
を１回更新し、次のアドレスで指示されたメモリ位置に
残りの９６シンボルデータを同様に３シンボル単位で３
２回書き込みを行う。４８００ｂｐｓの場合には、メモ
リ１２のアドレスは、１回だけ更新されたことになる。

【００１３】２４００ｂｐｓの場合には、データ量が４
８ビット（１４４シンボル）であるので、３個のシンボ
ルデータ毎に４８回の書き込みですべてのシンボルのデ
ータの書き込みを終えたことになり、アドレスの更新は
行われない。１２００ｂｐｓの場合には、データ量が２
４ビット（７２シンボル）であるので、３個のシンボル
データ毎に２４回の書き込みですべてのシンボルのデー
タの書き込みを終えたことになり、２４００ｂｐｓの場
合と同様に、アドレスの更新は行われない。このように
して、畳み込み符号器１からのシンボルデータＳＹＭ
は、同一のシンボルデータＳＹＭを繰り返して複数回書
き込むことなく、データ速度に応じたシンボルデータＳ
ＹＭを１回だけメモリ１２に書き込むことで、書き込み
処理が完了する。

【００１４】畳み込み符号器１から出力された１フレー
ム分のシンボルデータＳＹＭをすべてメモリ１２に書き
込む処理が終了すると、読み出し選択部２０では、外部
から与えられるデータ速度指示信号ＳＰＤに基づいて、
メモリ１２からのシンボルデータＳＹＭの読み出し順序
の選択を行い、順次シンボルデータＳＹＭの選択出力が
行われる。ＣＤＭＡ通信方式の端末機で、最もデータ速
度の遅い１２００ｂｐｓの場合、メモリ１２に書き込ま
れたシンボルデータＳＹＭは、図３に示すように、ＭＳ
Ｂから４ビット毎に読み出される。また、データ速度が
２４００ｂｐｓの場合には８ビット毎に、データ速度が
４８００ｂｐｓの場合には１６ビット毎に、データ速度
が９６００ｂｐｓの場合には３２ビット毎に、それぞれ
読み出される。１２００ｂｐｓの場合、全部で７２個の
シンボルデータＳＹＭは、読み出し選択部２０の４：１
セレクタ２１_１〜２１₁₈，２７_ｊの選択信号を０選択に
設定して読み出しを行う。この時、同時に６個のシンボ
ルデータＳＹＭを読み出すことができ、１回目の読み出
しで、１、５、９、１３、１７、２１番目のシンボルデ
ータＳＹＭを取り出すことができ、次にセレクタ２１_１
〜２１₁₈の選択信号は動作させずにセレクタ２７_ｊの選
択信号のみを０から１に動作させることで、続いて２
５、２９、３３、３７、４１、４５番目のシンボルデー
タＳＹＭを読み出すことができる。

【００１５】更に、セレクタ２７_ｊの選択信号のみを１
回更新して１から２へ動作させることにより、４９、５
３、５７、６１、６５、６９番目のデータを読み出すこ
とができる。この動作を８回繰り返した後に、セレクタ
２１_１〜２１₁₈の選択信号を１回更新して０から１を選
択するように設定し、セレクタ２７_ｊは、再び０を選択
するように設定して読み出しを行うことで、次の２、
６、１０、１４、１８、２２番目のデータを読み出すこ
とができる。以降、順次セレクタ２７_ｊの選択信号を読
み出す毎に更新し、２を選択して読み出すまでの動作を
８回繰り返した後にセレクタ２１_１〜２１₁₈の選択信号
を１回更新し、同様にセレクタ２７_ｊの制御、更新をシ
ンボルデータＳＹＭの読み出しとともに繰り返し行う。
セレクタ２１_１〜２１₁₈の選択信号が３を選択し、セレ
クタ２７_ｊの選択信号が０から２までの巡回を８回繰り
返した時点で、読み出しが終るとともに６ビット毎に９
６回の読み出し｛３（セレクタ２７_ｊの動作回数）×８
（繰り返し回数）×４（セレクタ２１_１〜２１₁₈の動作
回数）｝を行い、５７６個のシンボルを読み出したこと
になる。

【００１６】このような読み出し動作の場合、メモリ１
２の１ワード当たりのビット数が１９２ビットであるこ
とから、メモリ１２のアドレスを更新する必要がない。
このため、選択用のセレクタ２１，２７等の一部だけが
動作するだけで１度に６ビットのシンボルデータＳＹＭ
が得られるので、読み出し選択部２０の動作回数は６分
の１に低減できる。また、データ速度が４８００ｂｐｓ
以上の場合には、メモリ１２のアドレスを変更する必要
が生じるが、その場合にも、アドレス信号ＡＤＲとセレ
クタ２１，２２，２９等を同時に動作させなければなら
ない頻度が非常に少なくなる。更に、読み出し選択部２
０の動作回数は６分の１であるので、回路が同時動作を
する率が減少し、消費電力の低減が可能になる。以上の
ように、この第１の実施形態では、次の（１）〜（３）
のような利点がある。

【００１７】（１） 畳み込み符号器１からのシンボル
データＳＹＭを、メモリ１２に書き込む際に、シフトレ
ジスタを構成するように接続したメモリ１２を用いてい
るので、メモリ１２への書き込み選択回路が不要にな
り、回路規模の縮小と低消費電力化が可能になる。 （２） メモリ１２へのシンボルデータＳＹＭの書き込
みが、元のデータ速度に依存せず１回で済むので、回路
の動作率の低減が可能になり、回路の低消費電力化が達
成される。更に、同一シンボルデータＳＹＭを複数回書
き込む必要が亡くなるので、高速に繰り返して書き込む
必要がなくなり、高速クロック信号が不要になり、低消
費電力化が可能になる。 （３） 読み出し選択部２０では、インタリーブの規則
性に着目し、メモリ１２のビットとワードの関係を１９
２ビット×３ワード構成にするとともに、読み出しのた
めのセレクタ２１等の選択回路の構成を４の倍数関係に
設定している。これにより、メモリ１２の動作回数、選
択回路の動作回数の削減が可能になり、更に、１度に６
ビットのシンボルデータＳＹＭをメモリ１２から読み出
すことが可能になっている。読み出し選択部２０の動作
回数が６分の１に減少することにより、回路の消費電力
の低減が可能となる。

【００１８】第２の実施形態 図４は、本発明の第２の実施形態を示すデータインタリ
ーブ回路の構成図である。このデータインタリーブ回路
４０は、例えば携帯電話システムの無線基地局側の送信
機に組み込まれるもので、符号化率Ｒ＝１／２の畳み込
み符号器２からのシンボルデータＳＹＭが与えられる書
き込み制御部４１を有している。書き込み制御部４１に
は、１ビットの送信データＳＤに対して、畳み込み符号
器２の拘束長分の影響を受けた２シンボルのシンボルデ
ータＳＹＭが与えられる。また、畳み込み符号器２は、
１フレーム当たりの最大データ数１９２ビットに対応し
て、常に１フレーム当たり３８４シンボルのシンボルデ
ータＳＹＭが与えられるようになっている。書き込み制
御部４１は、畳み込み符号器２から与えられたシンボル
データＳＹＭを、その出力側に接続されたメモリ４２
に、順次書き込む処理を行うものである。書き込み制御
部４１は、データ速度指示信号ＳＰＤに基づいて書き込
むデータ量の制御を行うようになっている。

【００１９】メモリ４２は、書き込み制御部４１から入
力端子ＤＩに与えられるシンボルデータＳＹＭを一時蓄
積するものであり、一時蓄積するシンボルデータＳＹＭ
にあわせて、１９２ビット×２ワードの記憶容量を有し
ている。即ち、メモリ４２は、アドレス端子ＡＤに与え
られるアドレス信号ＡＤＲを２回変更することによっ
て、１フレーム分のすべてのシンボルデータＳＹＭを書
き込むことができる記憶容量に設定されている。メモリ
４２のアドレス端子ＡＤにはアドレス制御部４３が、出
力端子ＤＯには読み出し選択部５０が、それぞれ接続さ
れている。アドレス制御部４３は、メモリ４２に対する
書き込み及び読み出しアドレスの制御を行うものであ
り、このメモリ４２の２ワードのアドレスを管理するた
めに、書き込み用及び読み出し用のそれぞれ１ビットの
アドレスカウンタ４３ａ，４３ｂを有している。読み出
し選択部５０は、前記データ速度指示信号ＳＰＤに基づ
いて、そのデータ速度毎に指定されている読み出し規則
に則り、メモリ４２からデータを読み出して、送信情報
ＯＵＴとして出力する機能を有している。

【００２０】図５は、図４中のメモリ４２の入力端子Ｄ
Ｉと出力端子ＤＯの接続関係を示す接続図である。メモ
リ４２は、１９２個の入力端子ＤＩ₀ ，ＤＩ₁ ，…，Ｄ
Ｉ₁₉₁ 、及び１９２個の出力端子ＤＯ₀ ，ＤＯ₁ ，…，
ＤＯ₁₉₁ を有している。そして、メモリ４２の２個の入
力端子ＤＩ₀ 〜ＤＩ₁ に、書き込み制御部４１から２個
のシンボルデータＳＹＭが与えられている。更に、入力
端子ＤＩ_2k〜ＤＩ_2k+1（但し、ｋ＝１〜９５）には、そ
れぞれ出力端子ＤＯ_2k-2〜ＤＯ_2k-1からの出力信号が与
えられるようになっている。また、出力端子ＤＯ₀ 〜Ｄ
Ｏ₁₉₁ は、読み出し選択部５０の１９２本の入力側に並
列に接続されている。このように、メモリ４２はシフト
レジスタを構成するように接続されている。図６は、図
４中の読み出し選択部５０の構成図である。この読み出
し選択部５０は、メモリ４２の出力端子ＤＯ₀ 〜ＤＯ
₁₉₁ から出力される出力信号の内のＬＳＢから、第１４
４番目のビットまでを、８本ずつに区切って、その内の
１つをそれぞれ選択するための１８個の８入力セレクタ
５１₁〜５１₁₈を有している。また、メモリ４２の出力
信号の内の第１４５番目のビットから第２８８番目のビ
ットまでは、１６本ずつに区切られて、９個の１６入力
セレクタ５２₁ 〜５２₉ の入力側に接続されている。更
に、メモリ４２の出力信号の内の第２８９番目のビット
からＭＳＢまでは、３２本ずつに区切られて、３個の３
２入力セレクタ５３₁ 〜５３₃ の入力側に接続されてい
る。

【００２１】１８個のセレクタ５１₁ 〜５１₁₈の出力側
は、１２００ｂｐｓ出力信号として出力されるととも
に、２本ずつに区切られて９個の２入力セレクタ５４₁
〜５４₉ の入力側に接続されている。セレクタ５４₁ 〜
５４₉ 、及びセレクタ５２₁ 〜５２₉ の出力側は、２４
００ｂｐｓ出力信号として出力されるとともに、２本ず
つに区切られて９個の２入力セレクタ５５₁ 〜５５₉ の
入力側に接続されている。セレクタ５５₁ 〜５５₉ 、及
びセレクタ５３₁ 〜５３₃ の出力側は、４８００ｂｐｓ
出力信号として出力されるとともに、２本ずつに区切ら
れて６個の２入力セレクタ５６₁ 〜５６₆ の入力側に接
続されている。そして、セレクタ５６₁ 〜５６₆ の出力
側に、９６００ｂｐｓ出力信号が出力されるようになっ
ている。更に１２００ｂｐｓ出力信号は、３本ずつに区
切られて６個の３入力セレクタ５７_ｌ（但し、ｌ＝１〜
６）の入力側に接続されている。２４００ｂｐｓ出力信
号は、３本ずつに区切られて６個の３入力セレクタ５８
_ｌの入力側に接続されている。４８００ｂｐｓ出力信号
は、２本ずつに区切られて６個の２入力セレクタ５９_ｌ
の入力側に接続されている。これらのセレクタ５７_ｌ，
５８_ｌ，５９_ｌの出力側、及び９６００ｂｐｓ出力信号
は、それぞれ４入力セレクタ６０_ｌの入力側に接続さ
れ、このセレクタ６０_ｌの出力側に送信情報ＯＵＴが出
力されるようになっている。

【００２２】次に、動作を説明する。図４の畳み込み符
号器２から１度に２個のシンボルデータＳＹＭが出力さ
れると、書き込み制御部４１では、図５に示すように、
メモリ４２に対して２シンボルずつ順次書き込み処理を
行う。９６回書き込み動作をすることにより、１９２シ
ンボルのシンボルデータＳＹＭがメモリ４２へ書き込ま
れ、アドレス制御部４３内の書き込み用のアドレスカウ
ンタ４３ａを１回更新する。メモリ４２内のシンボルデ
ータＳＹＭは、２ビット単位で上位桁にシフトされてメ
モリ４２に再び書き込まれるので、９６回の書き込み動
作が終了した時点で、１ワード（１９２ビット）分のデ
ータをすべて書き込んだことになる。そして、アドレス
カウンタ４３ａが更新されて、次のアドレスに対する書
き込みが開始される。このようにして、畳み込み符号器
２からのシンボルデータＳＹＭは、同一のシンボルデー
タＳＹＭを繰り返して複数回書き込むことなく、データ
速度に応じたシンボルデータＳＹＭを１回だけメモリ４
２に書き込むことで、書き込み処理が完了する。

【００２３】畳み込み符号器２から出力された１フレー
ム分のシンボルデータＳＹＭを、すべてメモリ４２に書
き込む処理が終了すると、読み出し選択部５０では、外
部から与えられるデータ速度指示信号ＳＰＤに基づい
て、メモリ４２からのシンボルデータＳＹＭの読み出し
順序の選択を行い、順次シンボルデータＳＹＭの選択出
力が行われる。ＣＤＭＡ通信方式の無線基地局で、最も
データ速度の遅い１２００ｂｐｓの場合、メモリ４２に
書き込まれたシンボルデータＳＹＭは、図６に示すよう
に、ＭＳＢから８ビット毎に読み出される。また、デー
タ速度が２４００ｂｐｓの場合には１６ビット毎に、デ
ータ速度が４８００ｂｐｓの場合には３２ビット毎に、
データ速度が９６００ｂｐｓの場合には６４ビット毎
に、それぞれ読み出される。例えば、データ速度が１２
００ｂｐｓの場合、全部で４８個のシンボルデータＳＹ
Ｍは、メモリ１２のＭＳＢから８ビット毎に、次のよう
な順序で８回繰り返して読み出される。

【００２４】１、９、１７、２５、３３、４１、５、１
３、２１、２９、３７、４５、３、１１、１９、２７、
３５、４３、７、１５、２３、３１、３９、４７、２、
１０、１８、２６、３４、４２、６、１４、２２、３
０、３８、４６、４、１２、２０、２８、３６、４４、
８、１６、２４、３２、４０、４８ このような読み出し動作の場合、メモリ４２の１ワード
当たりのビット数が１９２ビットであることから、この
メモリ４２のアドレスを更新する必要がない。このた
め、選択用のセレクタ５１，５２等の一部だけが動作す
るだけで１度に６ビットのシンボルデータＳＹＭが得ら
れるので、読み出し選択部５０の動作回数は６分の１に
低減できる。また、データ速度が９６００ｂｐｓの場合
以外、メモリ４２のアドレスの更新をする必要がなく、
セレクタ５１等を動作させることだけでインタリーブ規
則に則った読み出し動作が可能である。

【００２５】データ速度が９６００ｂｐｓの場合には、
メモリ４２のアドレスを変更する必要が生じるが、その
場合にも、アドレス信号ＡＤＲとセレクタ５１，５２等
の両方を同時に動作させなければならない頻度が非常に
少なくなる。更に、読み出し選択部５０の動作回数は６
分の１であるので、回路が同時動作をする率が減少し、
消費電力の低減が可能になる。このように、第２の実施
形態のデータインタリーブ回路４０は、第１の実施形態
のデータインタリーブ回路１０と同様の利点を有する。
なお、本発明は、上記実施形態に限定されず、種々の変
形が可能である。この変形例としては、例えば、次の
（ａ）〜（ｅ）のようなものがある。

【００２６】（ａ） データ速度は１２００〜９６００
ｂｐｓに限定されず、アプリケーションに応じた任意の
データ速度に適用することができる。 （ｂ） フレーム長は１９２ビットに限定されず、アプ
リケーションに応じた任意のフレーム長に適用すること
ができる。その場合、メモリ１２，４２の記憶容量は、
そのフレーム長に合わせた容量に設定すれば良い。 （ｃ） 符号化率Ｒは、１／２，１／３に限定されず、
アプリケーションに応じた任意の符号化率に適用するこ
とができる。 （ｄ） シンボルデータＳＹＭの一時蓄積用に、シフト
レジスタを構成するように接続されたメモリ１２，４２
を用いているが、蓄積する必要のあるシンボルデータＳ
ＹＭの量が少ない場合等には、フリップフロップやラッ
チ等の素子を用いても同様の機能を実現することができ
る。 （ｅ） 第２の実施形態におけるメモリ４２は、１９２
ビット×２ワードの構成になっているが、ＣＤＭＡの方
式によって１度に６ビットのデータを読み出す必要がな
い場合には、メモリ４２のビット方向をインタリーブの
データ読み出し間隔の最少数である１６の倍数に設定
し、その分だけワード方向を増やすことでも、同様の機
能を実現することができる、

【００２７】

【発明の効果】以上詳細に説明したように、第１の発明
によれば、入力データをＭビット単位でシフトして保持
する保持手段を有するとともに、並列に出力されたＭ×
Ｎビットのデータを入力の順序とは異なる順序で選択し
て出力する選択手段を有している。これにより、入力が
低速データの場合でも１回の書き込み動作で高速の出力
データを得ることができるので、回路が同時動作をする
率が減少し、消費電力の低減が可能になる。第２の発明
によれば、保持手段としてメモリを用い、シフトレジス
タを構成するように接続しているので、容量の大きな保
持手段を容易に得ることができ、回路規模の縮小と低消
費電力化が可能になる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示すデータインタリ
ーブ回路の構成図である。

【図２】図１中のメモリ１２の入力端子ＤＩと出力端子
ＤＯの接続関係を示す接続図である。

【図３】図１中の読み出し選択部２０の構成図である。

【図４】本発明の第２の実施形態を示すデータインタリ
ーブ回路の構成図である。

【図５】図４中のメモリ４２の入力端子ＤＩと出力端子
ＤＯの接続関係を示す接続図である。

【図６】図４中の読み出し選択部５０の構成図である。

【符号の説明】

１０，４０ データインタリーブ回路 １１，４１ 書き込み制御部 １２，４２ メモリ １３，４３ アドレス制御部 ２０，５０ 読み出し選択部

Claims (2)

【特許請求の範囲】
1. 【請求項１】 データ速度に応じた第１の周期でＭ（但
   し、Ｍは複数）ビット単位の入力データが順次与えら
   れ、該与えられた入力データをＭビット単位で順次シフ
   トして保持するとともに、該保持した入力データを並列
   に出力するＮ（但し、Ｎは複数）段の保持手段と、 前記Ｎ段の保持手段に保持された入力データを、前記デ
   ータ速度に応じた第２の周期でＭ×Ｎビットの並列デー
   タとして読み出す読み出し手段と、 前記読み出された並列データを、入力の順序とは異なる
   一定の順序で逐次選択して、前記データ速度に応じた第
   ３の周期で直列データとして出力する選択手段とを、 備えたことを特徴とするデータインタリーブ回路。
2. 【請求項２】 前記保持手段は、１ワード当たりＭ×Ｎ
   ビットを有し、かつ該各ビット毎に入力端子と出力端子
   とを持つメモリを用い、第１から第Ｍの該入力端子に前
   記Ｍビットの入力データが与えられるとともに、第Ｍ＋
   １から第Ｍ×Ｎの該入力端子には第１から第Ｍ×（Ｎ−
   １）の該出力端子からの前記並列データがそれぞれ与え
   られることによって、該与えられた入力データがＭビッ
   ト単位で順次シフトして保持される構成としたことを特
   徴とする請求項１記載のデータインタリーブ回路。