JPH11177357A

JPH11177357A - 利得可変増幅回路

Info

Publication number: JPH11177357A
Application number: JP9339683A
Authority: JP
Inventors: Kenichi Takano; 健一高野; Akihiko Ishikawa; 明彦石川
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1997-12-10
Filing date: 1997-12-10
Publication date: 1999-07-02

Abstract

(57)【要約】【課題】利得を所定の値に設定することが可能な利得可
変増幅回路に関し、ＣＭＯＳ化した場合の、利得のバラ
ツキを少なく補正し易い回路を実現する。【解決手段】予め個別に設定された相互コンダクタンス
Ｇｍ０〜Ｇｍｎを有する電圧入力−電流出力型の複数の
差動増幅器Ａ０〜Ａｎの入力端子Ｖｉｎ＋，Ｖｉｎ−及
び出力端子Ｉ＋，Ｉ−をそれぞれ共通接続し、選択制御
部Ｓ０〜Ｓｎが、該差動増幅器Ａ０〜Ａｎをプログラマ
ブルな制御信号Ｎ０〜Ｎｎにより選択作動する。好まし
くは、各差動増幅器Ａ０〜Ａｎの該電圧／電流変換部に
おける差動対のソース結合部に外部からのバイアス供給
が可能なＣＭＯＳ抵抗を接続する。

Description

【発明の詳細な説明】

【発明の属する技術分野】本発明は利得可変増幅回路に
関し、特に利得を所定の値に設定することが可能な相補
形金属酸化膜半導体（Complementary Metal-Oxide Semi
conductor＝ＣＭＯＳ)を用いた利得可変増幅回路に関す
るものである。

【０００１】近年、ＣＭＯＳ・ＬＳＩ（Large Scale In
tegrated Circuit）は、その高集積・低消費電力性によ
りＬＳＩの主流になっている。また、ディジタル回路と
アナログ回路を混載させたアナログ・ディジタル混載Ｌ
ＳＩは、信頼性の向上及び低コスト化が可能であるとこ
ろから、そのニーズは高まっている。

【０００２】このようなアナログ・ディジタル混載ＬＳ
ＩをＣＭＯＳで実現するためには、アナログ回路もＣＭ
ＯＳ化することが必要である。

【０００３】

【従来の技術】図７は、従来のバイポーラ素子を用いた
利得可変増幅回路を示しおり、２つの定電流回路３０
０，３１０と２つの差動増幅部４００，４１０とで構成
されている。

【０００４】定電流回路３００は、オペアンプＯＰ１と
トランジスタＱ１５と抵抗Ｒf１とで成る電流源と、こ
の電流源の出力端子であるトランジスタＱ１５のコレク
タに接続されたトランジスタＱ１，Ｑ２で成るカレント
ミラー回路と、このカレントミラー回路の出力端子であ
るトランジスタＱ２のコレクタに接続されたトランジス
タＱ３，Ｑ４で成るカレントミラー回路と、で構成され
ている。

【０００５】定電流回路３１０は、定電流回路３００と
同じ構成を有し、定電流回路３００におけるオペアンプ
ＯＰ１、抵抗Ｒf１、トランジスタＱ１５，Ｑ１，Ｑ
２，Ｑ３，Ｑ４の代わりにそれぞれオペアンプＯＰ２、
抵抗Ｒf２、トランジスタＱ１６，Ｑ１１，Ｑ１２，Ｑ
１３，Ｑ１４を用いた構成になっている。

【０００６】差動増幅部４００は、トランジスタＱ５,
Ｑ６及び抵抗Ｒｅ１，Ｒｅ２で構成された差動増幅回路
であり、トランジスタＱ７，Ｑ８のベースは、それぞれ
入力Ｖin＋，Ｖin−接続され、コレクタは、それぞれト
ランジスタＱ９，Ｑ１０のベースに接続され、さらにそ
れぞれトランジスタＱ５，Ｑ６のエミッタに接続されて
いる。このトランジスタＱ５，Ｑ６のベース及びコレク
タは、電源Ｖccに共通接続されている。

【０００７】同じ抵抗値を有する抵抗Ｒe１，Ｒe２は、
それぞれ一端がトランジスタＱ７，Ｑ８のエミッタに接
続され、他端子が定電流回路３００のトランジスタＱ４
のコレクタに共通接続されている。

【０００８】差動増幅部４１０は、トランジスタＱ９，
Ｑ１０及び抵抗Ｒc１，Ｒc２で構成された差動増幅回路
であり、トランジスタＱ９，Ｑ１０のコレクタは、それ
ぞれ出力Ｖout＋，Ｖout−に接続され、エミッタは定電
流回路３１０のトランジスタＱ１４のコレクタに接続さ
れている。同じ抵抗値を有する負荷抵抗Ｒc１，Ｒc２
は、それぞれ一端がトランジスタＱ９，Ｑ１０のコレク
タに接続され、他端子が電源Ｖccに共通接続されてい
る。

【０００９】動作において、定電流回路３００のトラン
ジスタＱ１のコレクタ電流の値は、入力電圧Ｖrefと抵
抗Ｒf１で決まるトランジスタＱ１５のコレクタ電流の
値Ｉ１（＝基準電圧Ｖref／抵抗Ｒf１）と同じになる。
このトランジスタＱ１とカレントミラー回路を構成する
トランジスタＱ２のコレクタ電流値も電流値Ｉ１と同じ
になる。従って、トランジスタＱ３のコレクタ電流も電
流値Ｉ１と同じになる。従って、トランジスタＱ３とカ
レントミラー回路を構成するトランジスタＱ４のコレク
タ電流の値は電流値Ｉ１となる。この電流値Ｉ１を計算
の便宜上２Ｉrefと置く。

【００１０】定電流回路３１０のトランジスタＱ１４の
コレクタ電流値（２Ｉvarと置く）は、定電流回路３０
０と同様に電流値Ｉ２＝制御電圧Ｖvar／抵抗Ｒf２とな
る。

【００１１】差動増幅部４００，４１０の２段で構成さ
れる差動増幅回路は、エミッタ電流バイアスに対するト
ランジスタＱ７〜Ｑ１０の相互コンダクタンスの従属性
を利用した、相互コンダクタンス増幅回路を構成してい
る。この時の利得係数Ｇは、次式（１）で示される。

【００１２】Ｇ＝Ｖout／Ｖin＝（Ｒc１／Ｒe１）×（Ｉvar／Ｉref）・・・式（１）

【００１３】すなわち、利得係数Ｇは、抵抗比と電流比
の乗算値によって決まることを示している。従って、基
準電流Ｉref及び制御電流Ｉvarを制御することで利得係
数Ｇを可変することができる。

【００１４】

【発明が解決しようとする課題】このような従来の利得
可変増幅回路をＣＭＯＳ化した場合、次の問題点があ
る。（１）差動増幅回路における差動対の基準電流Ｉref及
び制御電流Ｉvarに対して、ＣＭＯＳトランジスタの相
互コンダクタンスＧｍがリニアに可変しないため電流比
で利得可変を行うのは困難である。

【００１５】（２）さらに、相互コンダクタンスＧｍ
は、キャリアの実効移動度及び単位面積当たりのゲート
酸化膜容量といった製造工程に影響され易いパラメータ
を含むため、絶対バラツキ以外に製造バラツキがあり利
得の補正が難しい。（３）差動対の基準電流Ｉref及び制御電流Ｉvarを直接
コントロールすることになるため素子特性のバラツキが
大きいＣＭＯＳには不向きな回路構成である。

【００１６】従って本発明は、利得を所定の値に設定す
ることが可能である利得可変増幅回路において、ＣＭＯ
Ｓ化した場合の、利得のバラツキを少なく補正し易い回
路を実現することを目的とする。

【００１７】

【課題を解決するための手段】上記の課題を解決するた
め、本発明に係る利得可変増幅回路は、図１に示す如く
入力端子Ｖ＋，Ｖ−及び出力端子Ｉ＋，Ｉ−がそれぞれ
共通接続され予め個別に設定された相互コンダクタンス
Ｇｍ０〜Ｇｍｎを有する電圧入力−電流出力型の複数の
ＣＭＯＳ差動増幅器Ａ０〜Ａｎと、各差動増幅器Ａ０〜
Ａｎをプログラマブルな制御信号Ｎ０〜Ｎｎにより選択
作動する選択制御部Ｓ０〜Ｓｎと、で構成することを特
徴としている。

【００１８】すなわち、この利得可変増幅回路は、電圧
／電流変換特性を持つ複数のＣＭＯＳ差動増幅器Ａ０〜
Ａｎを備え、これらの差動増幅器Ａ０〜Ａｎのそれぞれ
の相互コンダクタンスＧｍ０〜Ｇｍｎは、個別に予め設
定されている。そして、各差動増幅器Ａ０〜Ａｎの電圧
入力端子Ｖ＋，Ｖ−及び電流出力端子Ｉ＋，Ｉ−をそれ
ぞれ共通接続して利得可変増幅回路全体の電圧入力端子
Ｖin＋，Ｖin−及び電流出力端子Ｉout＋，Ｉout−とす
る。

【００１９】さらに、この利得可変増幅回路は、選択制
御部Ｓ０〜Ｓｎを備え、これらの選択制御部Ｓ０〜Ｓｎ
は、それぞれ制御信号Ｎ０〜Ｎｎに基づいて差動増幅器
Ａ０〜Ａｎを利得可変増幅回路の構成要素として選択又
は非選択とする。

【００２０】この結果、選択された差動増幅器同士の出
力電流のみが電流出力端子Ｉout＋，Ｉout−で加算され
ることになり、利得可変増幅回路全体の相互コンダクタ
ンスＧｍは、選択された差動増幅器の相互コンダクタン
スの和となる。

【００２１】従って、制御信号Ｎ０〜Ｎｎを適当に設定
（プログラム）することにより、所定の相互コンダクタ
ンスＧｍを実現できる。従って、入力信号電圧に相互コ
ンダクタンスを乗算した出力信号電流値である電流増幅
率（利得）のＣＭＯＳプロセスの素子特性のバラツキに
起因する変動を補正することが可能となる。

【００２２】また本発明では、上記の差動増幅器Ａ０〜
Ａｎが、差動対を構成する電圧／電流変換部と、該電圧
／電流変換部に電流を供給するカレントミラー部とで構
成され、該選択制御部は、該制御信号が該差動増幅器を
選択するときのみ該カレントミラー部を動作させること
ができる。

【００２３】すなわち、本発明における差動増幅器Ａ０
〜Ａｎは、それぞれ電圧入力端子Ｖ＋，Ｖ−間の差動電
圧を該電圧／電流変換部で電圧／電流変換して電流出力
端子Ｉ＋，Ｉ−に差動電流出力する。この電圧／電流変
換部は、カレントミラー部から定電流が供給される。

【００２４】そして、選択制御部Ｓ０〜Ｓｎは、それぞ
れ制御信号Ｎ０〜Ｎｎに従って、カレントミラー部をオ
ン・オフし、差動増幅器Ａ０〜Ａｎをプログラマブルに
選択／非選択して、動作／不動作状態にする。

【００２５】また本発明では、上記の差動増幅器Ａ０〜
Ａｎが、該制御信号が該差動増幅器を選択しないときの
み該選択制御部によって該差動増幅器の代わりに動作す
るとともに、無信号入力時に該差動増幅器に流れる電流
と同一の電流を該出力端子に出力する基準電流源をさら
に有することができる。

【００２６】すなわち、差動増幅器Ａ０〜Ａｎは、それ
ぞれ無信号入力時に差動増幅器Ａ０〜Ａｎに流れる電流
と同一の電流を出力する基準電流源を備える。そして、
その出力端子を各差動増幅器の電流出力端子Ｉ＋，Ｉ−
に接続する。また、各基準電流源は、それぞれ制御信号
Ｎ０〜Ｎｎが差動増幅器Ａ０〜Ａｎを選択しないときの
み該選択制御部Ｓ０〜Ｓｎによって差動増幅器Ａ０〜Ａ
ｎの代わりに動作する。

【００２７】この結果、差動増幅器が選択制御部により
動作を停止させられたとき、その代わりに基準電流源が
無信号入力時の差動増幅器が出力する出力電流と同一の
電流を出力することが可能となる。すなわち、差動増幅
器が動作を停止した時、無信号入力時においても流れる
基準電流は、出力端子Ｉout＋，Ｉout−に出力されなく
なり利得可変増幅回路全体の出力基準電流が変動してし
まう。これを基準電流源の電流で補償することができ
る。

【００２８】また本発明では、上記の電圧／電流変換部
における差動対のソース結合部に抵抗を接続してもよ
い。

【００２９】すなわち、電圧／電流変換部における差動
対のトランジスタのソース間に、この差動対の相互コン
ダクタンスのパラメータとしての抵抗を接続することが
できる。

【００３０】また本発明では、上記の抵抗の代わりに外
部からのバイアス供給が可能なＣＭＯＳ抵抗を接続する
ことができる。

【００３１】すなわち、外部からのバイアス供給が可能
なＭＯＳ抵抗を差動対のソース結合部に接続された抵抗
の代わりに接続することができる。

【００３２】この結果、ＭＯＳ抵抗にバイアスを供給す
ることにより差動増幅器の相互コンダクタンスの値を可
変にすることが可能となる。各差動増幅器及び利得可変
増幅回路全体の相互コンダクタンス（従って電流増幅
率）の調整範囲を広げることが可能となる。

【００３３】また本発明に係る利得可変増幅回路は、出
力端子に接続された能動負荷をさらに有してもよい。

【００３４】すなわち、図１において、利得可変増幅回
路の電流出力端子Ｉout＋，Ｉout−にそれぞれ能動負荷
Ｚ１，Ｚ２（破線囲まれた部分）を接続することより電
流出力を電圧出力に変換し、利得可変増幅回路全体とし
て電圧／電圧変換回路とすることができる。

【００３５】さらに本発明では、能動負荷Ｚ１，Ｚ２の
代わりに負荷として抵抗であってもよい。

【００３６】すなわち、能動負荷Ｚ１，Ｚ２を固定抵抗
としても、電圧／電圧変換回路となる。

【００３７】

【発明の実施の形態】図２は、本発明に係る利得可変増
幅回路の実施例（１）を示しており、本実施例において
は図１で示した利得可変増幅回路の増幅器及び選択制御
部のそれぞれの個数ｎが４個である。

【００３８】すなわち、４個の差動増幅器Ａ０〜Ａ３の
入力端子Ｖ＋，Ｖ−は、それぞれ入力端子Ｖin＋，Ｖin
−に共通接続され、差動増幅器Ａ０〜Ａ３の出力端子Ｉ
＋，Ｉ−は、それぞれ出力端子Ｉout＋，Ｉout−に共通
接続されている。そして差動増幅器Ａ０〜Ａ３にはそれ
ぞれ選択制御部Ｓ０〜Ｓ３が接続されている。

【００３９】差動増幅器Ａ０〜Ａ３は、その各基準電流
の相対比を、それぞれ対応した制御信号Ｎ０〜Ｎ４
（“１”／“０”）を４ビットのバイナリコードとした
各ビットの重みの比とすることにより、所定の相互コン
ダクタンス（例えば「２」，「４」，「８」，「１６」
ｍｈｏ）が与えられる。そして、差動増幅器Ａ０〜Ａ３
は、選択制御部Ｓ０〜Ｓ４に制御信号Ｎ０〜Ｎ３（例え
ば“１”，“０”，“１”，“１”）を設定（プログラ
ム）することで選択制御されて差動増幅器Ａ０，Ａ２，
Ａ３が選択される。

【００４０】利得可変増幅回路全体の相互コンダクタン
スは、選択された差動増幅器Ａ０，Ａ２，Ａ３の各相互
コンダクタンスＧｍ０，Ｇｍ２，Ｇｍ４（「２」，
「８」，「１６」）の和として「２６」に設定されたこ
とになる。

【００４１】この結果、ＣＭＯＳプロセスによる製造バ
ラツキ等により差動増幅器Ａ０〜Ａ３の相互コンダクタ
ンスＧｍの特性が初期設定値から外れた場合でも、制御
信号で選択制御することより差動増幅器Ａ０〜Ａ３を選
択して所定の値に合わせ込むことが容易に可能となる。

【００４２】さらに、差動増幅器の並列段数を多くとれ
ば、各増幅器の相互コンダクタンスをその段数Ｋに合わ
せて例えばバイナリコード（１，２，４，…２^K-1））
で重み付けを行い、この差動増幅器の中から適当に増幅
器を選択することで利得可変増幅回路全体の相互コンダ
クタンスを所定の値に精度良く設定することが可能とな
る。

【００４３】図３は、本発明に係る利得可変増幅回路の
実施例（２）を示しており、図１で示した利得可変増幅
回路の出力端子Ｉout＋，Ｉout−と電源ＶDDの間に出力
負荷としてそれぞれ能動負荷Ｚ１，Ｚ２が接続されてい
る。

【００４４】能動負荷Ｚ１，Ｚ２は、バイアス電圧ＶB
＋でコントロールされるトランジスタＭａ，Ｍｃとバイ
アス電圧ＶB−でコントロールされるトランジスタＭ
ｂ，Ｍｄとがそれぞれ縦属接続された構成になってい
る。

【００４５】動作において、能動負荷Ｚ１，Ｚ２による
電圧降下により、差動増幅器Ａ０〜Ａｎの合成波を電圧
出力として取り出すことができる。

【００４６】この結果、利得可変増幅回路は、バイアス
電圧Ｖｂ＋，Ｖｂ−よっても利得が可変である電圧／電
圧変換回路になる。なお、能動負荷Ｚ１，Ｚ２は単に抵
抗としてもよい。

【００４７】図４は、図１〜図３に示した本発明におけ
る差動増幅器の実施例（１）を示しており、電圧／電流
変換部１００と、カレントミラー部２１０及び選択制御
部Ｓから成る電流制御部２００と、で構成されている。
なお、選択制御部Ｓは、図１〜図３に示した選択制御部
Ｓ０〜Ｓｎに相当する。

【００４８】電圧／電流変換部１００は、トランジスタ
Ｍ１，Ｍ２と抵抗Ｒで構成された差動増幅器である。す
なわち、トランジスタＭ１，Ｍ２のゲートとドレイン
は、それぞれ電圧入力端子Ｖ＋，Ｖ−と電流出力端子Ｉ
＋，Ｉ−に接続され、ソース間（ソース結合部）には抵
抗Ｒが接続され、さらに、ソースはカレントミラー部２
１０に接続されている。

【００４９】なお、抵抗ＲはトランジスタＭ１，Ｍ２を
差動対として動作させ出力電流Ｉ＋，Ｉ−を互いに対称
にさせる働きがあるが、トランジスタＭ５，Ｍ６がカス
ケード電流源Ｉｓ及びＭ２０によりカレントミラーにな
っているので省いてもよい。

【００５０】選択制御部Ｓは、縦属接続されたトランジ
スタＭ１７，Ｍ１８で構成されたインバータ回路となっ
ている。すなわち、トランジスタＭ１７のドレインは、
電源ＶDDに接続され、トランジスタＭ１８のソースはグ
ランドＧｎｄに接地され、トランジスタＭ１７，Ｍ１８
のゲートは制御信号端子Ｎに共通接続されている。

【００５１】インバータ回路の出力端子であるトランジ
スタＭ１７のソースとトランジスタＭ１８のドレイン
は、カレントミラー部２１０に接続されている。

【００５２】カレントミラー部２１０は、それぞれ縦属
接続されたトランジスタＭ５，Ｍ９、トランジスタＭ
６，Ｍ１０、及びトランジスタＭ１３，Ｍ１４で構成さ
れている。トランジスタＭ５，Ｍ６のゲートはカスケー
ド電流源Ｉｓ及びトランジスタＭ２０に共通接続されて
カレントミラーを形成しており、ドレインはそれぞれ電
圧／電流変換部１００のトランジスタＭ１，Ｍ２に接続
され、トランジスタＭ１，Ｍ２に電流を供給する定電流
源を構成している。

【００５３】トランジスタＭ１３のドレインとゲートは
電源ＶDDと制御信号端子Ｎにそれぞれ接続され、トラン
ジスタＭ１４のソースとゲートはグランドＧｎｄと上記
のインバータ回路の出力端子にそれぞれ接続されてい
る。トランジスタＭ１３，Ｍ１４は、バッファ回路を形
成しており、トランジスタＭ１３のソースとトランジス
タＭ１４のドレインは接続されその出力端子となってい
る。

【００５４】トランジスタＭ９，Ｍ１０のゲートとソー
スは、それぞれ上記のバッファ回路の出力端子とグラン
ドＧｎｄに接続され、ドレインはそれぞれ電流源回路を
構成するトランジスタＭ５，Ｍ６のソースに接続され、
この電流源をオン・オフする回路となっている。

【００５５】動作において、制御信号端子Ｎに選択を示
す“１”（正論理、以下も同様）を設定すると、インバ
ータ回路の出力は“０”となる。従って、トランジスタ
Ｍ１３，Ｍ１４のゲートにはそれぞれ“１”，“０”が
入力され、バッファ回路の出力は“１”となる。出力信
号“１”が入力されたトランジスタＭ９，Ｍ１０は“オ
ン”状態となり、トランジスタＭ１，Ｍ２の差動対は動
作状態となる。

【００５６】制御信号端子Ｎに非選択を示す“０”を設
定したときは、トランジスタＭ９，Ｍ１０が“オフ”状
態となり、差動対は動作を停止する。

【００５７】この結果、差動増幅器Ａは、制御信号端子
Ｎに“１”が入力されたたときのみ利得可変増幅回路の
要素として動作状態になる。なお、トランジスタＭ１，
Ｍ２のサイズ（ゲート幅）を予め設定しておくことによ
り、所望の重み付けされた相互コンダクタンスＧｍを設
定することができる。

【００５８】図５は、本発明における差動増幅器の実施
例（２）を示しており、図４に示した差動増幅回路に基
準電流源１５０とこの基準電流源１５０に接続されたカ
レントミラー部２１０をさらに接続した構成になってい
る。

【００５９】すなわち、抵抗Ｒ以外のトランジスタＭ
１，Ｍ２，Ｍ５，Ｍ６，Ｍ９，Ｍ１０，Ｍ１３，Ｍ１４
に対応するトランジスタＭ３，Ｍ４，Ｍ７，Ｍ８，Ｍ１
１，Ｍ１２，Ｍ１５，Ｍ１６が追加され、各追加された
トランジスタは対応するトランジスタと同じ接続になっ
ている。

【００６０】但し、トランジスタＭ３，Ｍ４のソース
は、間に抵抗Ｒが挿入される代わりに短絡され、ゲート
は共にバイアス電位端子に接続されており、さらに、ト
ランジスタＭ１５，Ｍ１６のゲートにはそれぞれインバ
ータ回路の出力端子及びコントロール信号端子Ｎが接続
されている点が異なっている。

【００６１】動作において、トランジスタＭ３，Ｍ４
は、無信号入力時のトランジスタＭ１，Ｍ２の基準電流
と同一の電流を出力する基準電流源として動作し、トラ
ンジスタＭ１１，Ｍ１２は、定電流源として動作するト
ランジスタＭ７，Ｍ８をコントロール信号Ｎが選択を示
す“１”のときのみ「オフ」状態とする。

【００６２】

【表１】

【００６３】表１は、上記の電圧／電流変換部１００及
び基準電流源１５０の切替動作を示しており、制御信号
に“１「オン」”が入力された場合、選択制御部のトラ
ンジスタＭ１７，Ｍ１８は、それぞれ「オフ」、「オ
ン」する。差動増幅器側の電圧／電流変換部１００及び
カレントミラー部の動作は、図４で説明した動作により
電圧／電流変換部１００は動作状態（「オン」）とな
る。

【００６４】一方、基準電流源１５０は、トランジスタ
Ｍ１３，Ｍ１４に相当するトランジスタＭ１５，Ｍ１６
にそれぞれトランジスタＭ１３，Ｍ１４の入力信号と逆
の信号が入力されるため動作停止状態（「オフ」）とな
る。

【００６５】同様にして、制御信号に“０「オフ」”が
入力された場合、電圧／電流変換部１００は動作停止状
態（「オフ」）となり、基準電流源１５０は、動作状態
（「オン」）となる。

【００６６】この結果、電圧／電流変換部１００と基準
電流源１５０は、制御信号により相互に動作が切替えら
れる。従って、差動増幅器の非動作時においても差動増
幅器の基準電流に相当する電流が基準電流源から供給さ
れ、利得可変増幅回路全体の出力基準電流の該切替えに
起因する変動を無くすることができる。

【００６７】図６は、本発明における差動増幅器の実施
例（３）を示しており、図５に示した差動増幅器と異な
る点は、ソース結合部の抵抗Ｒの代わりに外部からバイ
アス供給されるＣＭＯＳ抵抗Ｍ１９が接続されているこ
とである。

【００６８】動作において、差動増幅器は、抵抗Ｍ１９
のゲートにバイアス供給することによって抵抗値を変更
し、トランジスタＭ１，Ｍ２で構成される差動増幅器の
相互コンダクタンスの値を調整することが可能となる。

【００６９】この結果、利得可変増幅回路は、制御信号
によった相互コンダクタンスの設定の他に、各差動増幅
器の相互コンダクタンスを調節することによる相互コン
ダクタンスの微調整がさらに可能となった。

【００７０】

【発明の効果】以上説明したように、本発明に係る利得
可変増幅回路によれば、予め個別に設定された相互コン
ダクタンスを有する電圧入力−電流出力型の複数の差動
増幅器の入力端子及び出力端子をそれぞれ共通接続し、
選択制御部が、差動増幅器をプログラマブルな制御信号
により選択作動するように構成したので、ＣＭＯＳ化し
た場合の、利得のバラツキを少なく補正し易い回路を実
現することが可能となる。

【００７１】また、各差動増幅器の該電圧／電流変換部
における差動対のソース結合部に外部からのバイアス供
給が可能なＣＭＯＳ抵抗を接続するように構成したの
で、各差動増幅器の相互コンダクタンス（従って電流増
幅率）の微調整が可能となり、利得可変増幅回路全体の
利得の微調整がし易い回路を実現することが可能とな
る。

【００７２】さらに、プログラマブルな制御信号を用い
れば動作中の利得可変増幅回路の利得をダイナミックに
変更することも可能である。

【図面の簡単な説明】

【図１】本発明に係る利得可変増幅回路の構成例を示し
たブロック図である。

【図２】本発明に係る利得可変増幅回路の実施例（１）
を示したブロック図である。

【図３】本発明に係る利得可変増幅回路の実施例（２）
を示したブロック図である。

【図４】本発明に係る利得可変増幅回路における差動増
幅器の実施例（１）を示した回路図である。

【図５】本発明に係る利得可変増幅回路における差動増
幅器の実施例（２）を示した回路図である。

【図６】本発明に係る利得可変増幅回路における差動増
幅器の実施例（３）を示した回路図である。

【図７】従来の利得可変増幅回路の構成例を示した回路
図である。

【符号の説明】

Ａ，Ａ０，Ａ１，〜，Ａｎ差動増幅器Ｓ，，Ｓ０，Ｓ１，〜，Ｓｎ選択制御部Ｚ１，Ｚ２能動負荷１００電圧／電流変換部１５０基準電流源２００電流制御部２１０カレントミラー部３００，３１０定電流回路４００，４１０差動増幅部図中、同一符号は同一または相当部分を示す。

Claims

【特許請求の範囲】

【請求項１】入力端子及び出力端子がそれぞれ共通接続
され予め個別に設定された相互コンダクタンスを有する
電圧入力−電流出力型の複数のＣＭＯＳ差動増幅器と、各差動増幅器をプログラマブルな制御信号により選択作
動する選択制御部と、で構成されたことを特徴とする利得可変増幅回路。
【請求項２】請求項１において、該差動増幅器が、差動対を構成する電圧／電流変換部
と、該電圧／電流変換部に電流を供給するカレントミラ
ー部と、で構成され、該選択制御部は、該制御信号が該差動増幅器を選択する
ときのみ該カレントミラー部を動作させることを特徴と
した利得可変増幅回路。
【請求項３】請求項２において、該差動増幅器が、該制御信号が該差動増幅器を選択しな
いときのみ該選択制御部によって該差動増幅器の代わり
に動作するとともに、無信号入力時に該差動増幅器に流
れる電流と同一の電流を該出力端子に出力する基準電流
源をさらに有することを特徴とした利得可変増幅回路。
【請求項４】請求項２乃至４のいずれかにおいて、該電圧／電流変換部における差動対のソース結合部に抵
抗が接続されていることを特徴とした利得可変増幅回
路。
【請求項５】請求項４において、該抵抗の代わりに外部からのバイアス供給が可能なＣＭ
ＯＳ抵抗が接続されることを特徴とした利得可変増幅回
路。
【請求項６】請求項１乃至５のいずれかにおいて、出力端子に接続された能動負荷をさらに有することを特
徴とした利得可変増幅回路。
【請求項７】請求項５において、該能動負荷の代わりとして固定抵抗を負荷とすることを
特徴とした利得可変増幅回路。