JPH11191565A5 - - Google Patents

Info

Publication number
JPH11191565A5
JPH11191565A5 JP1997367155A JP36715597A JPH11191565A5 JP H11191565 A5 JPH11191565 A5 JP H11191565A5 JP 1997367155 A JP1997367155 A JP 1997367155A JP 36715597 A JP36715597 A JP 36715597A JP H11191565 A5 JPH11191565 A5 JP H11191565A5
Authority
JP
Japan
Prior art keywords
semiconductor device
substrate
conductor pattern
insulating film
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP1997367155A
Other languages
English (en)
Other versions
JPH11191565A (ja
JP3819576B2 (ja
Filing date
Publication date
Application filed filed Critical
Priority to JP36715597A priority Critical patent/JP3819576B2/ja
Priority claimed from JP36715597A external-priority patent/JP3819576B2/ja
Priority to US09/167,529 priority patent/US6259163B1/en
Priority to US09/285,656 priority patent/US6251704B1/en
Publication of JPH11191565A publication Critical patent/JPH11191565A/ja
Publication of JPH11191565A5 publication Critical patent/JPH11191565A5/ja
Application granted granted Critical
Publication of JP3819576B2 publication Critical patent/JP3819576B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Description

【0008】
【課題を解決するための手段】
前記目的を達成するため,参考例として,半導体チップを表面側に有する基板と,この基板の裏面側,すなわち実装側に形成された導体パターンとを有し,この導体パターンの所定の接続部以外は絶縁膜で被覆され,かつ当該接続部にはハンダバンプが接合されている半導体装置において,前記絶縁膜で被覆された前記導体パターンにおける接続部外方の部分が,基板側に傾斜している半導体装置を提案できる
本発明によれば,半導体チップを表面側に有する基板と,この基板の裏面側に形成された導体パターンとを有し,この導体パターンの所定の接続部以外は絶縁膜で被覆され,かつ当該接続部にはハンダバンプが接合されている半導体装置において,前記絶縁膜の厚さは,前記接続部に近づくにつれて次第に薄くなっていることを特徴とする半導体装置が提供される。
かかる作用効果を有する半導体装置において,前記絶縁膜で被覆された前記導体パターンにおける接続部外方の部分を,基板側に傾斜させるだけでなく,次第に肉薄となるように成形してもよい。さらに,接続部に対応する基板の裏面側を,ハンダバンプ側に膨出した形状とし,導体パターンの基板側を当該膨出した形状に沿った形状としてもよい。
本発明によれば,半導体チップを表面側に有する基板と,この基板の裏面側に形成された導体パターンとを有し,この導体パターンの所定の接続部以外は絶縁膜で被覆され,かつ当該接続部にはハンダバンプが接合されている半導体装置において,前記導体パターンにおける接続部の外側の周辺部には,段差が設けられ,前記段差部分における前記絶縁膜の厚さは,前記接続部に近づくにつれて次第に薄くなっていることを特徴とする半導体装置が提供される。
かかる構成の半導体装置によっても,ハンダバンプに発生するストレスの方向が斜めになると共に分散される。したがって,ハンダバンプに発生するクラックが原因の電気的特性の劣化や断線を大幅に改善することができる。
前記接続部は,前記絶縁膜よりも前記ハンダバンプ側に突出し,当該突出している部分は,前記ハンダバンプ内に埋設されていてもよい。
本発明によれば,半導体チップを表面側に有する基板と,この基板の裏面側に形成された導体パターンとを有し,この導体パターンの所定の接続部以外は絶縁膜で被覆され,当該接続部にはハンダバンプが接合されている半導体装置において,接続部は絶縁膜よりもハンダバンプ側に突出していることを特徴とする半導体装置が提供される。
前記発明は,接続部自体が突出した構成であったが,接続部に対して突出している部分を別途接合し,この突出している部分とハンダバンプとを接合するようにしてもよい。すなわち,この発明によれば,半導体チップを表面側に有する基板と,この基板の裏面側に形成された導体パターンとを有し,この導体パターンの所定の接続部以外は絶縁膜で被覆され,当該接続部にはハンダバンプが電気的に接続されている半導体装置において,導体からなりかつ絶縁膜よりも前記ハンダバンプ側に突出する部分が前記接続部に接合され,ハンダバンプはこの突出している部分と接合されていることを特徴とする,半導体装置が提供される。このように,突出している部分を接続部と別体とした構造であっても,上記発明の場合と同様な作用効果が得られる。
かかる場合,突出している部分は,金属メッキで構成したり,金属バンプで構成してもよい。金属メッキの場合には,導体パターンの基本材料が銅であってその表面にNi(ニッケル)やAu(金)でメッキする際,連続した処理工程において当該突出している部分分を形成することができ,能率的である。また金属バンプの場合には,例えば樹脂封止型の半導体装置において金属細線でインーリードを接続する際に使用されている金属バンプをそのまま用いたり,金属細線と一体になっている金属バンプの場合には,当該金属細線部分を切断したものをそのまま使用することができる。したがって製造が容易でコストも低廉なものにできる。
前記突出している部分の外形,すなわち絶縁膜からハンダバンプ側に突出した部分の外形の形態としては,突出側,すなわちハンダバンプ側に凸に湾曲した形状としたり,さらに円錐台形状(断面が台形の形状)としたり,円錐形状(断面が三角形の形状)とすることが提案できる。またその他に単なる円柱形状(断面が四角形)であってもよい。なお接続部の平面形態が四角形の場合には,それに合わせてこれら突出している部分の外形を各々四角錐台,四角錐,四角柱とすればよい。
さらに絶縁膜よりも突出している部分の外形の形態としては,球の一部を平面で切除した際の曲面部分の形状としたり,突出している部分の側部の外周面が,全周に渡って外方に凸に湾曲した形状としたり,基板側に向かうにつれて次第に広がった形状としてもよい。
接合用のハンダバンプ自体の形状は,従来から使用されているボール形状のもの(いわゆるハンダボール)をそのまま用いることができる。さらに基板上に搭載される半導体チップは,少なくともその一部,例えばインナーリードと電極パッドの部分が,樹脂やその他の絶縁材料によってモールドされたものであってもよい。
本発明の第2の目的,すなわち前記したようなクラックの発生率が少なく,その方向も導体パターンに沿った断線しやすいものではない半導体装置を製造する方法としては,まず,半導体チップを表面側に有する基板と,この基板の裏面側に形成された導体パターンとを有し,この導体パターンの所定の接続部以外は絶縁膜で被覆され,かつ当該接続部にはハンダバンプが接合されている半導体装置を製造する方法において,基板の裏面側に導体パターンを形成する工程と,前記導体パターンにおける所定の接続部以外の部分に絶縁体を配置する工程と,前記所定の接続部以外のエリアの導体パターンのみが圧縮されるように,前記絶縁体を基板に加圧する工程と,その後,前記基板の表面側に半導体チップを搭載する工程と,前記接続部にハンダバンプを接合する工程と,を有することを特徴とする,半導体装置の製造方法が提案できる。
かかる特徴を有する半導体装置の製造方法によれば,導体パターンにおける所定の接続部以外の部分に,例えばセラミック板や樹脂板などの絶縁体を配置し,この絶縁体を基板側に加圧するようにしたので,導体パターンの厚みによって絶縁体と基板との間にあった空隙内に,導体パターンの周辺部等が押し潰されて侵入し,さらにまた基板や絶縁体自体が変形するので,上述の半導体装置を容易に製造することができる。
この場合,導体パターンとして多く用いられているCu(銅)の表面の接続部に,Ni(ニッケル)やAu(金)でメッキを薄く施す工程は,加圧前に行ってもよく,また加圧後ハンダバンプを接合する前に行ってもよい。
前記絶縁体を配置する工程は,前記接続部に対応する位置に孔を有し絶縁体を構成するセラミックス板を,前記導体パターンが形成された基板の裏面に配置するようにしてもよい。
前記絶縁膜を基板に加圧する工程は,前記セラミックス板を,前記所定の接続部以外のエリアの導体パターンのみが圧縮されるように,前記基板に加圧してもよい。
前記絶縁膜を基板に加圧する工程は,前記セラミックス板の上面全面を前記基板に加圧してもよい。
前記絶縁膜を基板に加圧する工程により,前記導体パターンの厚さは,前記接続部から離れるにつれて次第に薄くなるようにしてもよい。
前記絶縁膜を基板に加圧する工程により,前記絶縁膜の厚さは,前記接続部から離れるにつれて次第に厚くなるようにしてもよい。
また別の観点による本発明によれば,半導体チップを表面側に有する基板と,この基板の裏面側に形成された導体パターンとを有し,この導体パターンの所定の接続部以外は絶縁膜で被覆され,かつ当該接続部にはハンダバンプが接合されている半導体装置を製造する方法において,基板の裏面側に導体パターンを形成する工程と,前記導体パターンにおける所定の接続部の外側の周辺部に,エッチング処理によって,基板の裏面より突出した基部と,当該基部から前記接続部に向かって傾斜するテーパを成形する工程と,その後前記導体パターンにおける所定の接続部以外に絶縁膜を形成する工程と,その後,前記基板の表面側に半導体チップを搭載する工程と,前記接続部にハンダバンプを接合する工程と,を有することを特徴とする半導体装置の製造方法が提供される。
かかる製造方法によれば,導体パターンにおける所定の接続部の周縁部をエッチング処理によってテーパ形状に成形した後に,前記導体パターンにおける所定の接続部以外の部分に絶縁膜を形成するようにしたので,上述した半導体装置を容易に製造することができる。
この場合,所定の接続部以外の部分に絶縁膜を形成するにあたり,接続部が絶縁膜よりも突出するように膜厚を設定すれば,上述した半導体装置を容易に製造することができる。
所定の接続部以外の部分に絶縁膜を形成するにあたり,接続部が絶縁膜よりも突出するように膜厚を設定するようにしてもよい。
前記接続部の突出した部分が前記ハンダバンプ内に埋設されるように,前記接続部に前記ハンダバンプを接合するようにしてもよい。
前記絶縁膜は,前記導体パターンが形成されていない基板の裏面にも形成されてもよい。
前記絶縁膜を形成する前に,前記導体パターンにおける所定の接続部に金属メッキを施してもよい。
前記絶縁膜を形成した後に,前記導体パターンにおける所定の接続部に金属メッキを施してもよい。
前記テーパ上の絶縁膜は,前記接続部から離れるについて次第に厚くなるように形成されていてもよい。
前記絶縁膜は,前記基部上の厚さが同じになるように形成されていてもよい。
前記絶縁膜は,前記基部と当該基部上の絶縁膜を合わせた厚さが前記接続部の厚さになるように形成されていてもよい。
参考例として,半導体チップを表面側に有する基板と,この基板の裏面側に形成された導体パターンとを有し,この導体パターンの所定の接続部以外は絶縁膜で被覆され,かつ当該接続部にはハンダバンプが電気的に接続されている半導体装置を製造する方法において,基板の裏面側に導体パターンを形成する工程と,前記導体パターンにおける所定の接続部以外の部分に絶縁膜を形成する工程と,その後前記接続部表面に金属メッキを施して絶縁膜よりも突出させる工程と,その後前記絶縁膜よりも突出した金属メッキ部分にハンダバンプを接合する工程とを有する半導体装置の製造方法を提案できる。
この製造方法では,導体パターンにおける所定の接続部以外の部分に絶縁膜を形成した後,前記接続部表面に金属メッキを施して絶縁膜よりも突出させるようにしたので,上述の半導体装置を容易に製造することができる。
別の参考例によれば,半導体チップを表面側に有する基板と,この基板の裏面側に形成された導体パターンとを有し,この導体パターンの所定の接続部以外は絶縁膜で被覆され,かつ当該接続部にはハンダバンプが電気的に接続されている半導体装置を製造する方法において,基板の裏面側に導体パターンを形成する工程と,前記導体パターンにおける所定の接続部に金属メッキを施す工程と,その後前記金属メッキ部分以外の導体パターンを絶縁膜で被覆して,金属メッキ部分を絶縁膜よりも突出させる工程と,その後前記絶縁膜よりも突出した金属メッキ部分にハンダバンプを接合する工程とを有する半導体装置の製造方法を提案できる。
この製造方法は,先に記した製造方法とは異なり,導体パターンにおける所定の接続部に金属メッキを施した後,当該金属メッキ部分以外の導体パターンを絶縁膜で被覆して,金属メッキ部分を絶縁膜よりも突出させるようにしている。かかる製造方法によっても,上述の半導体装置を容易に製造することができる。
また別の参考例によれば,半導体チップを表面側に有する基板と,この基板の裏面側に形成された導体パターンとを有し,この導体パターンの所定の接続部以外は絶縁膜で被覆され,かつ当該接続部にはハンダバンプが電気的に接続されている半導体装置を製造する方法において,基板の裏面側に導体パターンを形成する工程と,前記導体パターンにおける所定の接続部以外の部分に絶縁膜を形成する工程と,その後前記接続部表面に金属バンプを接合させて絶縁膜よりも突出させる工程と,その後前記絶縁膜よりも突出した金属バンプにハンダバンプを接合する工程とを有する半導体装置の製造方法を提供できる
この製造方法によれば,導体パターンにおける所定の接続部以外の部分に絶縁膜を形成した後,前記接続部表面に金属バンプを接合して絶縁膜よりも突出させるようにしたので,上述の半導体装置を容易に製造することができる。
さらに別の参考例によれば,半導体チップを表面側に有する基板と,この基板の裏面側に形成された導体パターンとを有し,この導体パターンの所定の接続部以外は絶縁膜で被覆され,かつ当該接続部にはハンダバンプが電気的に接続されている半導体装置を製造する方法において,基板の裏面側に導体パターンを形成する工程と,前記導体パターンにおける所定の接続部に金属バンプを接合させる工程と,その後前記金属バンプ以外の導体パターンを絶縁膜で被覆して,金属バンプ部分を絶縁膜よりも突出させる工程と,その後前記絶縁膜よりも突出した金属バンプにハンダバンプを接合する工程とを有する半導体装置の製造方法を提案できる。
この半導体装置の製造方法は,前記した製造方法と異なり,先に導体パターンにおける所定の接続部に金属バンプを接合し,その後に当該金属バンプ以外の導体パターンを絶縁膜で被覆して,金属バンプ部分を絶縁膜よりも突出させるようにしている。かかる製造方法によっても,上述の半導体装置を容易に製造することができる。
別の参考例によれば,半導体チップを表面側に有する基板と,この基板の裏面側に形成された導体パターンとを有し,この導体パターンの所定の接続部以外は絶縁膜で被覆され,かつ当該接続部にはハンダバンプが電気的に接続されている半導体装置を製造する方法において,基板の裏面側に導体パターンを形成する工程と,前記導体パターンにおける所定の接続部以外の部分に絶縁膜を形成する工程と,その後前記接続部表面に前記ハンダバンプよりも小さい他のハンダバンプを接合させて絶縁膜よりも突出させる工程と,その後前記絶縁膜よりも突出した前記他のハンダバンプに前記ハンダバンプを接合する工程とを有する半導体装置の製造方法を提案できる。
この製造方法は,先に記した製造方法において用いた金属バンプに代えて,本来のハンダバンプとは別の小さいハンダバンプを使用したものであり,上述の半導体装置を容易に製造することができる。しかも本来のハンダバンプを接合する際に使用する技術や装置をそのまま用いたり,応用することで実施できる。なお他のハンダバンプの材料は,本来のハンダバンプの材料と同一のものであってもよいが,必要に応じて物性が異なった他のハンダ材料を用いてもよい。
別の参考例によれば,半導体チップを表面側に有する基板と,この基板の裏面側に形成された導体パターンとを有し,この導体パターンの所定の接続部以外は絶縁膜で被覆され,かつ当該接続部にはハンダバンプが電気的に接続されている半導体装置を製造する方法において,基板の裏面側に導体パターンを形成する工程と,前記導体パターンにおける所定の接続部に前記ハンダバンプよりも小さい他のハンダバンプを接合させる工程と,その後前記他のハンダバンプ以外の導体パターンを絶縁膜で被覆して,前記他のハンダバンプ部分を絶縁膜よりも突出させる工程と,その後前記絶縁膜よりも突出した前記他のハンダバンプに前記ハンダバンプを接合する工程とを有する半導体装置の製造方法を提案できる。
この半導体装置の製造方法は,先に記した製造方法における絶縁膜の形成工程と,他のハンダバンプの接合工程の順序を入れ換えたものであり,このプロセスによっても上述の半導体装置を容易に製造することができる。もちろんこの製造方法においても,本来のハンダバンプを接合する際に使用する技術や装置をそのまま用いたり,応用することができる。また他のハンダバンプの材料は,本来のハンダバンプの材料と同一のものとしてもよく,必要に応じて物性が異なった他のハンダ材料で構成しても構わない。
【0070】
【発明の効果】
発明にかかる半導体装置によれば,例えば配線基板へ実装後に実施される信頼性試験において温度変化の激しい雰囲気におかれても,ハンダバンプにクラックが発生しづらく,また発生としたとしても断線に至ることを抑えている。したがって,電気特性の劣化のない信頼性の高い半導体装置を提供することができる。さらに本発明にかかる半導体装置の製造方法によれば,そのような半導体装置を効率よく容易に製造することが可能である。

Claims (33)

  1. 半導体チップを表面側に有する基板と,この基板の裏面側に形成された導体パターンとを有し,この導体パターンの所定の接続部以外は絶縁膜で被覆され,かつ当該接続部にはハンダバンプが接合されている半導体装置において,
    前記絶縁膜の厚さは,前記接続部に近づくにつれて次第に薄くなっていることを特徴とする,半導体装置。
  2. 前記導体パターンの厚さは,前記接続部から離れるにつれて次第に薄くなっていることを特徴とする,請求項1に記載の半導体装置。
  3. 接続部に対応する基板の裏面側が,ハンダバンプ側に膨出した形状であって,導体パターンの基板側は当該膨出形状に沿った形状であることを特徴とする,請求項2に記載の半導体装置。
  4. 半導体チップを表面側に有する基板と,この基板の裏面側に形成された導体パターンとを有し,この導体パターンの所定の接続部以外は絶縁膜で被覆され,かつ当該接続部にはハンダバンプが接合されている半導体装置において,
    前記導体パターンにおける接続部の外側の周辺部には,段差が設けられ,
    前記段差部分における前記絶縁膜の厚さは,前記接続部に近づくにつれて次第に薄くなっていることを特徴とする,半導体装置。
  5. 前記接続部は,前記絶縁膜よりも前記ハンダバンプ側に突出し,当該突出している部分は,前記ハンダバンプ内に埋設されていることを特徴する,請求項4に記載の半導体装置。
  6. 半導体チップを表面側に有する基板と,この基板の裏面側に形成された導体パターンとを有し,この導体パターンの所定の接続部以外は絶縁膜で被覆され,当該接続部にはハンダバンプが接合されている半導体装置において,
    接続部は,絶縁膜よりも前記ハンダバンプ側に突出していることを特徴とする,半導体装置。
  7. 半導体チップを表面側に有する基板と,この基板の裏面側に形成された導体パターンとを有し,この導体パターンの所定の接続部以外は絶縁膜で被覆され,当該接続部にはハンダバンプが電気的に接続されている半導体装置において,
    導体からなりかつ絶縁膜よりも前記ハンダバンプ側に突出する部分が前記接続部に接合され,ハンダバンプはこの突出している部分と接合されていることを特徴とする,半導体装置。
  8. 突出している部分は,金属メッキで構成されていることを特徴とする,請求項6に記載の半導体装置。
  9. 突出している部分は,金属バンプであることを特徴とする,請求項6に記載の半導体装置。
  10. 突出している部分の外形は,円錐台形状であることを特徴とする,請求項5,6,7又は8のいずれかに記載の半導体装置。
  11. 突出している部分の外形は,円錐形状であることを特徴とする,請求項5,6,7又は8のいずれかに記載の半導体装置。
  12. 突出している部分の外形は,球の一部を平面で切除した際の曲面部分の形状であることを特徴とする,請求項5,6,7又は8のいずれかに記載の半導体装置。
  13. 突出している部分の側部外周面は,全周に渡って外方に凸に湾曲した形状であることを特徴とする,請求項5,6,7又は8のいずれかに記載の半導体装置。
  14. 突出している部分の側部外周面は,基板側に向かうにつれて次第に広がった形状であることを特徴とする,請求項5,6,7又は8のいずれかに記載の半導体装置。
  15. ハンダバンプはボール形状であることを特徴とする,請求項1,2,3,4,5,6,7,8,9,10,11,12,13又は14のいずれかに記載の半導体装置。
  16. 半導体チップは少なくともその一部がモールドされたものであることを特徴とする,請求項1,2,3,4,5,6,7,8,9,10,11,12,13,14又は15のいずれかに記載の半導体装置。
  17. 半導体チップを表面側に有する基板と,この基板の裏面側に形成された導体パターンとを有し,この導体パターンの所定の接続部以外は絶縁膜で被覆され,かつ当該接続部にはハンダバンプが接合されている半導体装置を製造する方法において,
    基板の裏面側に導体パターンを形成する工程と,
    前記導体パターンにおける所定の接続部以外の部分に絶縁体を配置する工程と,
    前記所定の接続部以外のエリアの導体パターンのみが圧縮されるように,前記絶縁体を基板に加圧する工程と,
    その後,前記基板の表面側に半導体チップを搭載する工程と,
    前記接続部にハンダバンプを接合する工程と,を有することを特徴とする,半導体装置の製造方法。
  18. 加圧前に,導体パターンにおける所定の接続部に金属メッキを施す工程を有することを特徴とする,請求項17に記載の半導体装置の製造方法。
  19. 加圧後かつ接続部にハンダバンプを接合する前に,導体パターンにおける所定の接続部に金属メッキを施す工程を有することを特徴とする,請求項17に記載の半導体装置の製造方法。
  20. 前記絶縁体を配置する工程は,前記接続部に対応する位置に孔を有し絶縁体を構成するセラミックス板を,前記導体パターンが形成された基板の裏面に配置することを特徴とする,請求項17〜19のいずれかに記載の半導体装置の製造方法。
  21. 前記絶縁膜を基板に加圧する工程は,前記セラミックス板を,前記所定の接続部以外のエリアの導体パターンのみが圧縮されるように,前記基板に加圧することを特徴とする,請求項20に記載の半導体装置の製造方法。
  22. 前記絶縁膜を基板に加圧する工程は,前記セラミックス板の上面全面を前記基板に加圧することを特徴とする,請求項21に記載の半導体装置の製造方法。
  23. 前記絶縁膜を基板に加圧する工程により,前記導体パターンの厚さは,前記接続部から離れるにつれて次第に薄くなることを特徴とする,請求項17〜22のいずれかに記載の半導体装置の製造方法。
  24. 前記絶縁膜を基板に加圧する工程により,前記絶縁膜の厚さは,前記接続部から離れるにつれて次第に厚くなることを特徴とする,請求項17〜22のいずれかに記載の半導体装置の製造方法。
  25. 半導体チップを表面側に有する基板と,この基板の裏面側に形成された導体パターンとを有し,この導体パターンの所定の接続部以外は絶縁膜で被覆され,かつ当該接続部にはハンダバンプが接合されている半導体装置を製造する方法において,
    基板の裏面側に導体パターンを形成する工程と,
    前記導体パターンにおける所定の接続部の外側の周辺部に,エッチング処理によって,基板の裏面より突出した基部と,当該基部から前記接続部に向かって傾斜するテーパを成形する工程と,
    その後前記導体パターンにおける所定の接続部以外に絶縁膜を形成する工程と,
    その後,前記基板の表面側に半導体チップを搭載する工程と,
    前記接続部にハンダバンプを接合する工程と,を有することを特徴とする,半導体装置の製造方法。
  26. 所定の接続部以外の部分に絶縁膜を形成するにあたり,接続部が絶縁膜よりも突出するように膜厚を設定することを特徴とする,請求項25に記載の半導体装置の製造方法。
  27. 前記接続部の突出した部分が前記ハンダバンプ内に埋設されるように,前記接続部に前記ハンダバンプを接合することを特徴とする,請求項26に記載の半導体装置の製造方法。
  28. 前記絶縁膜は,前記導体パターンが形成されていない基板の裏面にも形成されることを特徴とする,請求項25〜27のいずれかに記載の半導体装置の製造方法。
  29. 前記絶縁膜を形成する前に,前記導体パターンにおける所定の接続部に金属メッキを施すことを特徴とする,請求項25〜28のいずれかに記載の半導体装置の製造方法。
  30. 前記絶縁膜を形成した後に,前記導体パターンにおける所定の接続部に金属メッキを施すことを特徴とする,請求項25〜28のいずれかに記載の半導体装置の製造方法。
  31. 前記テーパ上の絶縁膜は,前記接続部から離れるについて次第に厚くなるように形成されていることを特徴とする,請求項25〜30のいずれかに記載の半導体装置の製造方法。
  32. 前記絶縁膜は,前記基部上の厚さが同じになるように形成されていることを特徴とする,請求項25〜31のいずれかに記載の半導体装置の製造方法。
  33. 前記絶縁膜は,前記基部と当該基部上の絶縁膜を合わせた厚さが前記接続部の厚さになるように形成されていることを特徴とする,請求項25〜32のいずれかに記載の半導体装置の製造方法。
JP36715597A 1997-12-25 1997-12-25 半導体装置及びその製造方法 Expired - Fee Related JP3819576B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP36715597A JP3819576B2 (ja) 1997-12-25 1997-12-25 半導体装置及びその製造方法
US09/167,529 US6259163B1 (en) 1997-12-25 1998-10-07 Bond pad for stress releif between a substrate and an external substrate
US09/285,656 US6251704B1 (en) 1997-12-25 1999-04-05 Method of manufacturing semiconductor devices having solder bumps with reduced cracks

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP36715597A JP3819576B2 (ja) 1997-12-25 1997-12-25 半導体装置及びその製造方法

Publications (3)

Publication Number Publication Date
JPH11191565A JPH11191565A (ja) 1999-07-13
JPH11191565A5 true JPH11191565A5 (ja) 2005-06-16
JP3819576B2 JP3819576B2 (ja) 2006-09-13

Family

ID=18488607

Family Applications (1)

Application Number Title Priority Date Filing Date
JP36715597A Expired - Fee Related JP3819576B2 (ja) 1997-12-25 1997-12-25 半導体装置及びその製造方法

Country Status (2)

Country Link
US (2) US6259163B1 (ja)
JP (1) JP3819576B2 (ja)

Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001015551A (ja) * 1999-06-29 2001-01-19 Toshiba Corp 半導体装置およびその製造方法
US6774474B1 (en) * 1999-11-10 2004-08-10 International Business Machines Corporation Partially captured oriented interconnections for BGA packages and a method of forming the interconnections
US10388626B2 (en) * 2000-03-10 2019-08-20 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming flipchip interconnect structure
ATE459099T1 (de) 2000-03-10 2010-03-15 Chippac Inc Flipchip-verbindungsstruktur und dessen herstellungsverfahren
US6495910B1 (en) * 2000-08-25 2002-12-17 Siliconware Precision Industries Co., Ltd. Package structure for accommodating thicker semiconductor unit
US6698077B2 (en) * 2000-12-27 2004-03-02 International Business Machines Corporation Display fabrication using modular active devices
JP2003059971A (ja) * 2001-08-20 2003-02-28 Nec Kansai Ltd 配線基板及びその製造方法並びに半導体装置
US6583019B2 (en) * 2001-11-19 2003-06-24 Gennum Corporation Perimeter anchored thick film pad
TWI245402B (en) 2002-01-07 2005-12-11 Megic Corp Rod soldering structure and manufacturing process thereof
JP2003243448A (ja) * 2002-02-18 2003-08-29 Seiko Epson Corp 半導体装置及びその製造方法並びに電子機器
US20040099716A1 (en) * 2002-11-27 2004-05-27 Motorola Inc. Solder joint reliability by changing solder pad surface from flat to convex shape
US8853001B2 (en) 2003-11-08 2014-10-07 Stats Chippac, Ltd. Semiconductor device and method of forming pad layout for flipchip semiconductor die
WO2005048307A2 (en) * 2003-11-08 2005-05-26 Chippac, Inc. Flip chip interconnection pad layout
US8129841B2 (en) 2006-12-14 2012-03-06 Stats Chippac, Ltd. Solder joint flip chip interconnection
US8076232B2 (en) * 2008-04-03 2011-12-13 Stats Chippac, Ltd. Semiconductor device and method of forming composite bump-on-lead interconnection
USRE47600E1 (en) 2003-11-10 2019-09-10 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming electrical interconnect with stress relief void
US8350384B2 (en) * 2009-11-24 2013-01-08 Stats Chippac, Ltd. Semiconductor device and method of forming electrical interconnect with stress relief void
US8216930B2 (en) 2006-12-14 2012-07-10 Stats Chippac, Ltd. Solder joint flip chip interconnection having relief structure
US7659633B2 (en) 2004-11-10 2010-02-09 Stats Chippac, Ltd. Solder joint flip chip interconnection having relief structure
US8026128B2 (en) 2004-11-10 2011-09-27 Stats Chippac, Ltd. Semiconductor device and method of self-confinement of conductive bump material during reflow without solder mask
US8574959B2 (en) 2003-11-10 2013-11-05 Stats Chippac, Ltd. Semiconductor device and method of forming bump-on-lead interconnection
US20070105277A1 (en) 2004-11-10 2007-05-10 Stats Chippac Ltd. Solder joint flip chip interconnection
US9029196B2 (en) * 2003-11-10 2015-05-12 Stats Chippac, Ltd. Semiconductor device and method of self-confinement of conductive bump material during reflow without solder mask
TWI534915B (zh) 2003-11-10 2016-05-21 恰巴克有限公司 引線上凸塊之倒裝晶片互連
USRE44500E1 (en) 2003-11-10 2013-09-17 Stats Chippac, Ltd. Semiconductor device and method of forming composite bump-on-lead interconnection
US8841779B2 (en) 2005-03-25 2014-09-23 Stats Chippac, Ltd. Semiconductor device and method of forming high routing density BOL BONL and BONP interconnect sites on substrate
JP2008535225A (ja) * 2005-03-25 2008-08-28 スタッツ チップパック リミテッド 基板上に狭い配線部分を有するフリップチップ配線
US9258904B2 (en) * 2005-05-16 2016-02-09 Stats Chippac, Ltd. Semiconductor device and method of forming narrow interconnect sites on substrate with elongated mask openings
US20060255473A1 (en) 2005-05-16 2006-11-16 Stats Chippac Ltd. Flip chip interconnect solder mask
CN102280414B (zh) * 2006-04-27 2014-04-23 株式会社半导体能源研究所 制造半导体器件的方法
JP2007318114A (ja) * 2006-04-27 2007-12-06 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法、並びに当該半導体装置を有する電子機器
JP2007329390A (ja) * 2006-06-09 2007-12-20 Hitachi Kokusai Electric Inc パッケージおよびその端子形成方法
US7713782B2 (en) * 2006-09-22 2010-05-11 Stats Chippac, Inc. Fusible I/O interconnection systems and methods for flip-chip packaging involving substrate-mounted stud-bumps
US9847309B2 (en) 2006-09-22 2017-12-19 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming vertical interconnect structure between semiconductor die and substrate
US8193034B2 (en) 2006-11-10 2012-06-05 Stats Chippac, Ltd. Semiconductor device and method of forming vertical interconnect structure using stud bumps
US8174119B2 (en) * 2006-11-10 2012-05-08 Stats Chippac, Ltd. Semiconductor package with embedded die
US7928582B2 (en) * 2007-03-09 2011-04-19 Micron Technology, Inc. Microelectronic workpieces and methods for manufacturing microelectronic devices using such workpieces
US8349721B2 (en) 2008-03-19 2013-01-08 Stats Chippac, Ltd. Semiconductor device and method of forming insulating layer on conductive traces for electrical isolation in fine pitch bonding
US7759137B2 (en) * 2008-03-25 2010-07-20 Stats Chippac, Ltd. Flip chip interconnection structure with bump on partial pad and method thereof
US9345148B2 (en) 2008-03-25 2016-05-17 Stats Chippac, Ltd. Semiconductor device and method of forming flipchip interconnection structure with bump on partial pad
US20090250814A1 (en) * 2008-04-03 2009-10-08 Stats Chippac, Ltd. Flip Chip Interconnection Structure Having Void-Free Fine Pitch and Method Thereof
US7897502B2 (en) 2008-09-10 2011-03-01 Stats Chippac, Ltd. Method of forming vertically offset bond on trace interconnects on recessed and raised bond fingers
US8659172B2 (en) * 2008-12-31 2014-02-25 Stats Chippac, Ltd. Semiconductor device and method of confining conductive bump material with solder mask patch
US8198186B2 (en) 2008-12-31 2012-06-12 Stats Chippac, Ltd. Semiconductor device and method of confining conductive bump material during reflow with solder mask patch
US20100237500A1 (en) * 2009-03-20 2010-09-23 Stats Chippac, Ltd. Semiconductor Substrate and Method of Forming Conformal Solder Wet-Enhancement Layer on Bump-on-Lead Site
US8039384B2 (en) 2010-03-09 2011-10-18 Stats Chippac, Ltd. Semiconductor device and method of forming vertically offset bond on trace interconnects on different height traces
JP2011238819A (ja) * 2010-05-12 2011-11-24 Toyoda Gosei Co Ltd 発光装置及びパッケージ
US8409978B2 (en) 2010-06-24 2013-04-02 Stats Chippac, Ltd. Semiconductor device and method of forming vertically offset bond on trace interconnect structure on leadframe
US8492197B2 (en) 2010-08-17 2013-07-23 Stats Chippac, Ltd. Semiconductor device and method of forming vertically offset conductive pillars over first substrate aligned to vertically offset BOT interconnect sites formed over second substrate
US8435834B2 (en) 2010-09-13 2013-05-07 Stats Chippac, Ltd. Semiconductor device and method of forming bond-on-lead interconnection for mounting semiconductor die in FO-WLCSP
JP6007796B2 (ja) * 2013-01-09 2016-10-12 ソニー株式会社 回路基板の製造方法
CN108292914B (zh) 2015-12-11 2021-11-02 株式会社村田制作所 弹性波装置
JP2019176043A (ja) * 2018-03-29 2019-10-10 ファナック株式会社 回路基板及びその製造方法
KR102543188B1 (ko) * 2018-11-19 2023-06-14 삼성전자주식회사 유기 인터포저를 포함하는 반도체 패키지

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0463434A (ja) * 1990-07-03 1992-02-28 Mitsubishi Electric Corp 半導体装置
US5386624A (en) * 1993-07-06 1995-02-07 Motorola, Inc. Method for underencapsulating components on circuit supporting substrates
US5508561A (en) * 1993-11-15 1996-04-16 Nec Corporation Apparatus for forming a double-bump structure used for flip-chip mounting
US5466635A (en) * 1994-06-02 1995-11-14 Lsi Logic Corporation Process for making an interconnect bump for flip-chip integrated circuit including integral standoff and hourglass shaped solder coating
JP3260253B2 (ja) * 1995-01-06 2002-02-25 松下電器産業株式会社 半導体装置の検査方法と検査用導電性接着剤
JP2679681B2 (ja) * 1995-04-28 1997-11-19 日本電気株式会社 半導体装置、半導体装置用パッケージ及びその製造方法
KR100186752B1 (ko) * 1995-09-04 1999-04-15 황인길 반도체 칩 본딩방법
US5847458A (en) * 1996-05-21 1998-12-08 Shinko Electric Industries Co., Ltd. Semiconductor package and device having heads coupled with insulating material
JPH1084014A (ja) * 1996-07-19 1998-03-31 Shinko Electric Ind Co Ltd 半導体装置の製造方法
JPH10209326A (ja) * 1997-01-24 1998-08-07 Sumitomo Kinzoku Electro Device:Kk ボールグリッドアレイ及びその製造方法
US6002172A (en) * 1997-03-12 1999-12-14 International Business Machines Corporation Substrate structure and method for improving attachment reliability of semiconductor chips and modules
US5849641A (en) * 1997-03-19 1998-12-15 Lam Research Corporation Methods and apparatus for etching a conductive layer to improve yield
US5889655A (en) * 1997-11-26 1999-03-30 Intel Corporation Integrated circuit package substrate with stepped solder mask openings
US6075290A (en) * 1998-02-26 2000-06-13 National Semiconductor Corporation Surface mount die: wafer level chip-scale package and process for making the same

Similar Documents

Publication Publication Date Title
JPH11191565A5 (ja)
JP3819576B2 (ja) 半導体装置及びその製造方法
US5485949A (en) Capillary for a wire bonding apparatus and a method for forming an electric connection bump using the capillary
US7462936B2 (en) Formation of circuitry with modification of feature height
US6667541B1 (en) Terminal land frame and method for manufacturing the same
US5844306A (en) Die pad structure for solder bonding
US7285855B2 (en) Packaged device and method of forming same
EP0913864A1 (en) Mounting structure of semiconductor bare chip
US6612024B1 (en) Method of mounting a device to a mounting substrate
JP2000277649A (ja) 半導体装置及びその製造方法
JPH09162230A (ja) 電子回路装置及びその製造方法
US6426554B1 (en) Semiconductor device
JPWO2005069364A1 (ja) 実装済基板、電子部品実装方法、電子部品、及び配線基板
JP4045718B2 (ja) 樹脂封止型半導体装置およびその製造方法
JP4587573B2 (ja) 半導体素子実装体および半導体素子実装体の製造方法
JP4013452B2 (ja) 樹脂封止型半導体装置の製造方法
JPH07254632A (ja) 半導体装置及びその製造方法
JP2000214216A (ja) 半導体検査装置
JP3974212B2 (ja) 異方性導電膜を有する半導体チップ、その実装方法ならびに実装構造
JP4234518B2 (ja) 半導体搭載用基板製造方法、半導体パッケージ製造方法、半導体搭載用基板及び半導体パッケージ
KR20020085103A (ko) 이방성 도전필름을 이용한 플립칩 본딩장치 및 플립칩본딩방법
JPH0992767A (ja) 複合リードフレームおよび半導体装置
JPH07249708A (ja) 半導体装置及びその実装構造
JPH05251491A (ja) ワイヤボンディング方法と半導体装置
JPH09275180A (ja) リードフレームおよびそれを用いた半導体集積回路装置ならびにその製造方法