JPH11194969A - メモリ制御回路およびメモリ装置 - Google Patents
メモリ制御回路およびメモリ装置Info
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- JPH11194969A JPH11194969A JP43198A JP43198A JPH11194969A JP H11194969 A JPH11194969 A JP H11194969A JP 43198 A JP43198 A JP 43198A JP 43198 A JP43198 A JP 43198A JP H11194969 A JPH11194969 A JP H11194969A
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Abstract
(57)【要約】
【課題】 同一アドレスに対するメモリ書き込みアクセ
スが連続した時のメモリスループットを向上させる。 【解決手段】 アドレス／コマンド比較回路２は、同一
アドレスに対しメモリ書き込みアクセスが連続したと
き、後続メモリリクエストのコマンド／アドレス情報と
先行メモリリクエストのアクセス先バンクのアクセス中
コマンド／アドレス情報を比較する。不一致の時は、バ
ンクビジー回路４，ＮＯＲゲート７及びアンドゲート８
により、バンクビジー解除後にメモリアクセスを行い、
一致した時はメモリバンク１４に書き込むデータを後続
リクエストの書き込みデータに更新して、実際のメモリ
アクセスは１回しか実行しない。このため、同一メモリ
アドレスに対する書き込みアクセスが連続したときのメ
モリスループットを向上させることを可能とする。
スが連続した時のメモリスループットを向上させる。 【解決手段】 アドレス／コマンド比較回路２は、同一
アドレスに対しメモリ書き込みアクセスが連続したと
き、後続メモリリクエストのコマンド／アドレス情報と
先行メモリリクエストのアクセス先バンクのアクセス中
コマンド／アドレス情報を比較する。不一致の時は、バ
ンクビジー回路４，ＮＯＲゲート７及びアンドゲート８
により、バンクビジー解除後にメモリアクセスを行い、
一致した時はメモリバンク１４に書き込むデータを後続
リクエストの書き込みデータに更新して、実際のメモリ
アクセスは１回しか実行しない。このため、同一メモリ
アドレスに対する書き込みアクセスが連続したときのメ
モリスループットを向上させることを可能とする。
Description
【０００１】
【発明の属する技術分野】本発明は、同一アドレスに対
するメモリ書き込みアクセスが連続したときに有効なメ
モリ制御回路および、このメモリ制御回路を使用したメ
モリ装置に関する。
するメモリ書き込みアクセスが連続したときに有効なメ
モリ制御回路および、このメモリ制御回路を使用したメ
モリ装置に関する。
【０００２】
【従来の技術】従来のこの種のメモリ制御装置は、例え
ば、特開平７−２１０４５６号公報に記載されているよ
うに、そして図４に示すように、現在及び前回のメモリ
アクセス時の行アドレスをそれぞれ第１レジスタ３１及
び第２レジスタ３２に保持し、比較器により行アドレス
を比較することにより行アドレスの変化を検出する。そ
して、制御回路３４は、行アドレスに変化がないのに高
速アクセスモードとなっていない場合には、ＤＲＡＭ制
御部３５に行アドレスストローブ信号のオン時間を増加
させることにより、高速アクセスモードでのアクセスを
行うことを可能とし、メモリアクセス速度の向上を図っ
ている。逆に、行アドレスが変化したのに高速アクセス
モードとなっている場合には、制御回路３４はＤＲＡＭ
制御部３５に行アドレス信号のオン時間を減少させる。
ば、特開平７−２１０４５６号公報に記載されているよ
うに、そして図４に示すように、現在及び前回のメモリ
アクセス時の行アドレスをそれぞれ第１レジスタ３１及
び第２レジスタ３２に保持し、比較器により行アドレス
を比較することにより行アドレスの変化を検出する。そ
して、制御回路３４は、行アドレスに変化がないのに高
速アクセスモードとなっていない場合には、ＤＲＡＭ制
御部３５に行アドレスストローブ信号のオン時間を増加
させることにより、高速アクセスモードでのアクセスを
行うことを可能とし、メモリアクセス速度の向上を図っ
ている。逆に、行アドレスが変化したのに高速アクセス
モードとなっている場合には、制御回路３４はＤＲＡＭ
制御部３５に行アドレス信号のオン時間を減少させる。
【０００３】この結果、メモリアクセスが同じ行アドレ
スについて繰り返し行われる場合は長時間にわたって高
速アクセスモードとなり、行アドレスが頻繁に変化する
場合には高速アクセスモードが短時間で終わるようにさ
れる。
スについて繰り返し行われる場合は長時間にわたって高
速アクセスモードとなり、行アドレスが頻繁に変化する
場合には高速アクセスモードが短時間で終わるようにさ
れる。
【０００４】
【発明が解決しようとする課題】しかしながら、上述の
従来技術では同一アドレスのメモリ書き込みアクセスが
頻発するようなプログラムではメモリスループットが低
下するという問題がある。
従来技術では同一アドレスのメモリ書き込みアクセスが
頻発するようなプログラムではメモリスループットが低
下するという問題がある。
【０００５】その理由は、同一アドレスのメモリ書き込
みリクエストが連続した時、後続のメモリ書き込みリク
エストは先行リクエストと同一アドレス、すなわち同一
行アドレスにアクセスするため、高速アクセスモードで
アクセスするが、後続リクエストもメモリアクセスを行
わなければならず、後続リクエストの書き込みデータが
先行リクエストの書き込みデータと異なっていても、メ
モリ論理回路からアドレスレジスタへのアドレスの設
定，アドレスレジスタによるＤＲＡＭへのアクセス及び
ＤＲＡＭへの書き込みを行うからである。
みリクエストが連続した時、後続のメモリ書き込みリク
エストは先行リクエストと同一アドレス、すなわち同一
行アドレスにアクセスするため、高速アクセスモードで
アクセスするが、後続リクエストもメモリアクセスを行
わなければならず、後続リクエストの書き込みデータが
先行リクエストの書き込みデータと異なっていても、メ
モリ論理回路からアドレスレジスタへのアドレスの設
定，アドレスレジスタによるＤＲＡＭへのアクセス及び
ＤＲＡＭへの書き込みを行うからである。
【０００６】本発明の目的は、同一アドレスに対するメ
モリ書き込みアクセスが連続した時のメモリスループッ
トを向上させる。
モリ書き込みアクセスが連続した時のメモリスループッ
トを向上させる。
【０００７】
【課題を解決するための手段】本発明のメモリ制御回路
は、同一アドレスにメモリ書き込みリクエストが連続し
た時に、後続メモリリクエストのアドレス情報と先行メ
モリリクエストのアドレス情報を比較し、一致のとき
は、先行メモリリクエストに係るメモリ書き込み動作が
所定の時点を経過していなければ、メモリに書き込むデ
ータを後続メモリリクエストの書き込みデータに変更す
ることを特徴とする。
は、同一アドレスにメモリ書き込みリクエストが連続し
た時に、後続メモリリクエストのアドレス情報と先行メ
モリリクエストのアドレス情報を比較し、一致のとき
は、先行メモリリクエストに係るメモリ書き込み動作が
所定の時点を経過していなければ、メモリに書き込むデ
ータを後続メモリリクエストの書き込みデータに変更す
ることを特徴とする。
【０００８】より具体的には、本発明のメモリ制御回路
は、Ｎ個のメモリバンクを有するメモリ装置のメモリ制
御回路において、各メモリバンクの最新コマンド／アド
レス情報を入力としメモリリクエストのアクセス先バン
クアドレスをセレクト信号とするコマンド／アドレスセ
レクタ（図１の１）と、コマンド／アドレスセレクタの
出力とメモリリクエストの読み出しコマンド／アドレス
情報とを比較するコマンド／アドレス比較回路（図１の
２）と、メモリアクセス開始時に所定のバンクビジー時
間をセットしてクロックサイクル毎にカウントダウンす
ることにより、カウンタ値が”０”の時にバンクビジー
解除となるバンクビジーカウンタ（図１の１１）と、バ
ンクビジーカウンタを入力としメモリリクエストのアク
セス先バンクアドレスをセレクト信号とするバンクビジ
ーセレクタ（図１の３）と、ビジーセレクタ出力が”
０”でない時、つまりメモリリクエストのアクセス先バ
ンクがビジーである時バンクビジーを検出するバンクビ
ジー回路（図１の４）と、バンクビジーセレクタの出力
と所定の値と比較するバンクビジー比較回路（図１の
５）と、バンクビジー比較回路出力とコマンド／アドレ
ス比較回路出力との論理積をとりコマンド／アドレス一
致信号を生成するアンドゲート１（図１の６）と、コマ
ンド／アドレス一致信号とバンクビジーとのＮＯＲ論理
をるＮＯＲゲート（図１の７）と、ＮＯＲゲートの出力
とメモリリクエストの論理積をとるアンドゲート２（図
１の８）と、アンドゲート出力信号をイネーブルとして
メモリリクエストのバンクアドレスをデコードし、メモ
リリクエストのアクセス先バンクの起動信号を生成する
バンクデコーダ（図１の９）と、コマンド／アドレス一
致信号をイネーブルとしてメモリリクエストのバンクア
ドレスをデコードし、メモリリクエストのアクセス先バ
ンクのバンクアドレス一致信号を生成するアドレス一致
デコーダ（図１の１５）と、アクセス先バンクの起動信
号をセット信号とし、コマンド／アドレスをメモリバン
ク（図１の１４）に出力するコマンド／アドレスレジス
タ（図１の１３）と、バンク起動信号と前記バンクアド
レス一致信号を入力しその論理和をとるＯＲゲート（図
１の１０）と、ＯＲゲート出力をセット信号とし、メモ
リバンクに書き込みデータを出力する書き込みデータレ
ジスタ（図１の１２）とを有することを特徴とする。
は、Ｎ個のメモリバンクを有するメモリ装置のメモリ制
御回路において、各メモリバンクの最新コマンド／アド
レス情報を入力としメモリリクエストのアクセス先バン
クアドレスをセレクト信号とするコマンド／アドレスセ
レクタ（図１の１）と、コマンド／アドレスセレクタの
出力とメモリリクエストの読み出しコマンド／アドレス
情報とを比較するコマンド／アドレス比較回路（図１の
２）と、メモリアクセス開始時に所定のバンクビジー時
間をセットしてクロックサイクル毎にカウントダウンす
ることにより、カウンタ値が”０”の時にバンクビジー
解除となるバンクビジーカウンタ（図１の１１）と、バ
ンクビジーカウンタを入力としメモリリクエストのアク
セス先バンクアドレスをセレクト信号とするバンクビジ
ーセレクタ（図１の３）と、ビジーセレクタ出力が”
０”でない時、つまりメモリリクエストのアクセス先バ
ンクがビジーである時バンクビジーを検出するバンクビ
ジー回路（図１の４）と、バンクビジーセレクタの出力
と所定の値と比較するバンクビジー比較回路（図１の
５）と、バンクビジー比較回路出力とコマンド／アドレ
ス比較回路出力との論理積をとりコマンド／アドレス一
致信号を生成するアンドゲート１（図１の６）と、コマ
ンド／アドレス一致信号とバンクビジーとのＮＯＲ論理
をるＮＯＲゲート（図１の７）と、ＮＯＲゲートの出力
とメモリリクエストの論理積をとるアンドゲート２（図
１の８）と、アンドゲート出力信号をイネーブルとして
メモリリクエストのバンクアドレスをデコードし、メモ
リリクエストのアクセス先バンクの起動信号を生成する
バンクデコーダ（図１の９）と、コマンド／アドレス一
致信号をイネーブルとしてメモリリクエストのバンクア
ドレスをデコードし、メモリリクエストのアクセス先バ
ンクのバンクアドレス一致信号を生成するアドレス一致
デコーダ（図１の１５）と、アクセス先バンクの起動信
号をセット信号とし、コマンド／アドレスをメモリバン
ク（図１の１４）に出力するコマンド／アドレスレジス
タ（図１の１３）と、バンク起動信号と前記バンクアド
レス一致信号を入力しその論理和をとるＯＲゲート（図
１の１０）と、ＯＲゲート出力をセット信号とし、メモ
リバンクに書き込みデータを出力する書き込みデータレ
ジスタ（図１の１２）とを有することを特徴とする。
【０００９】［作用］本発明では、Ｎ個のメモリバンク
を有するコンピュータの記憶装置において、同一アドレ
スに連続して書き込みアクセスが起こった時、後続メモ
リリクエストのコマンド／アドレス情報と先行メモリリ
クエストのアクセス先バンクのアクセス中コマンド／ア
ドレス情報を比較し、不一致の時はバンクビジー解除後
にメモリアクセスを行い、一致した時はメモリに書き込
むデータを後続リクエストの書き込みデータに更新し
て、実際のメモリアクセスは１回しか実行しない。この
ため、同一メモリアドレスに対する書き込みアクセスが
連続した時のメモリスループットを向上させることが可
能となる。
を有するコンピュータの記憶装置において、同一アドレ
スに連続して書き込みアクセスが起こった時、後続メモ
リリクエストのコマンド／アドレス情報と先行メモリリ
クエストのアクセス先バンクのアクセス中コマンド／ア
ドレス情報を比較し、不一致の時はバンクビジー解除後
にメモリアクセスを行い、一致した時はメモリに書き込
むデータを後続リクエストの書き込みデータに更新し
て、実際のメモリアクセスは１回しか実行しない。この
ため、同一メモリアドレスに対する書き込みアクセスが
連続した時のメモリスループットを向上させることが可
能となる。
【００１０】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。
面を参照して説明する。
【００１１】図１は、本発明の第１の実施例である、Ｎ
個のバンクに対するメモリ制御回路を示す。本メモリ制
御回路は、コマンド／アドレスセレクタ１，コマンド／
アドレス比較回路２，バンクビジーセレクタ３，バンク
ビジー回路４，バンクビジー比較回路５，２つのアンド
ゲート６，８，ＮＯＲゲート７，バンクデコーダ９，Ｏ
Ｒゲート１０，バンクビジーカウンタ１１，書き込みデ
ータレジスタ１２，コマンド／アドレスレジスタ１３，
メモリバンク１４及びアドレス一致デコーダ１５を有す
る。
個のバンクに対するメモリ制御回路を示す。本メモリ制
御回路は、コマンド／アドレスセレクタ１，コマンド／
アドレス比較回路２，バンクビジーセレクタ３，バンク
ビジー回路４，バンクビジー比較回路５，２つのアンド
ゲート６，８，ＮＯＲゲート７，バンクデコーダ９，Ｏ
Ｒゲート１０，バンクビジーカウンタ１１，書き込みデ
ータレジスタ１２，コマンド／アドレスレジスタ１３，
メモリバンク１４及びアドレス一致デコーダ１５を有す
る。
【００１２】コマンド／アドレスセレクタは各バンクに
アクセス中のコマンド／アドレス情報をコマンド／アド
レスレジスタ１３から入力し、メモリリクエストのアク
セス先のバンクアドレスをセレクト信号とし、受信した
リクエストのアクセス先バンクのコマンド／アドレス情
報をセレクトする。コマンド／アドレス比較回路２は、
コマンド／アドレスセレクタ１の出力と、受信したリク
エストのアドレス／書き込みコマンド情報とを比較し、
アドレスが一致しているか、書き込み命令かをチェック
して条件が満足しているとき、論理”１”を出力する。
アクセス中のコマンド／アドレス情報をコマンド／アド
レスレジスタ１３から入力し、メモリリクエストのアク
セス先のバンクアドレスをセレクト信号とし、受信した
リクエストのアクセス先バンクのコマンド／アドレス情
報をセレクトする。コマンド／アドレス比較回路２は、
コマンド／アドレスセレクタ１の出力と、受信したリク
エストのアドレス／書き込みコマンド情報とを比較し、
アドレスが一致しているか、書き込み命令かをチェック
して条件が満足しているとき、論理”１”を出力する。
【００１３】一方、各バンク内のバンクビジーカウンタ
１１には、メモリアクセス開始時に所定のバンクビジー
時間がセットされ、クロックサイクル毎にカウントダウ
ンすることにより、カウンタ値が”０”の時にバンクビ
ジー解除となる。バンクビジーセレクタ３は、各バンク
ビジーカウンタ１１の出力を入力とし、メモリリクエス
トのアクセス先のバンクアドレスをセレクト信号とす
る。このビジーセレクタ３の出力が”１”、すなわちメ
モリリクエストのアクセス先のバンクがビジーの時、バ
ンクビジー回路４はバンクビジー信号を論理”１”とし
て出力する。
１１には、メモリアクセス開始時に所定のバンクビジー
時間がセットされ、クロックサイクル毎にカウントダウ
ンすることにより、カウンタ値が”０”の時にバンクビ
ジー解除となる。バンクビジーセレクタ３は、各バンク
ビジーカウンタ１１の出力を入力とし、メモリリクエス
トのアクセス先のバンクアドレスをセレクト信号とす
る。このビジーセレクタ３の出力が”１”、すなわちメ
モリリクエストのアクセス先のバンクがビジーの時、バ
ンクビジー回路４はバンクビジー信号を論理”１”とし
て出力する。
【００１４】バンクビジー比較回路５は、バンクビジー
セレクタ３の出力と、設定値”Ｘ”とを比較し、バンク
ビジーセレクタ３の出力値が設定値”Ｘ”より大きい時
に論理”１”を出力する。ここで、Ｘとは、ＤＲＡＭの
カラム信号が入力するタイミング値を意味する。
セレクタ３の出力と、設定値”Ｘ”とを比較し、バンク
ビジーセレクタ３の出力値が設定値”Ｘ”より大きい時
に論理”１”を出力する。ここで、Ｘとは、ＤＲＡＭの
カラム信号が入力するタイミング値を意味する。
【００１５】アンドゲート６は、コマンド／アドレス比
較回路２の出力とバンクビジー比較回路５の出力との論
理積をとり、コマンド／アドレス一致信号を出力する。
ＮＯＲゲート７は、コマンド／アドレス一致信号とバン
クビジー信号とのＮＯＲ論理とり、アンドゲート８は本
論理信号とメモリリクエストの論理積を出力する。バン
クデコーダ９は、アンドゲート８の出力をイネーブルと
して、メモリリクエストのバンクアドレスをデコード
し、メモリリクエストのアクセス先バンクの起動信号を
生成する。また、アドレス一致デコーダ１５は、コマン
ド／アドレス一致信号をイネーブルとして、メモリリク
エストのバンクアドレスをデコードし、メモリリクエス
トのアクセス先バンクのアドレス一致信号を生成する。
較回路２の出力とバンクビジー比較回路５の出力との論
理積をとり、コマンド／アドレス一致信号を出力する。
ＮＯＲゲート７は、コマンド／アドレス一致信号とバン
クビジー信号とのＮＯＲ論理とり、アンドゲート８は本
論理信号とメモリリクエストの論理積を出力する。バン
クデコーダ９は、アンドゲート８の出力をイネーブルと
して、メモリリクエストのバンクアドレスをデコード
し、メモリリクエストのアクセス先バンクの起動信号を
生成する。また、アドレス一致デコーダ１５は、コマン
ド／アドレス一致信号をイネーブルとして、メモリリク
エストのバンクアドレスをデコードし、メモリリクエス
トのアクセス先バンクのアドレス一致信号を生成する。
【００１６】各バンク内のコマンド／アドレスレジスタ
１３は、バンク起動信号をセット信号として、メモリバ
ンク１４に対して、コマンド／アドレス情報を出力しメ
モリアクセスを実行する。ＯＲゲート１０はバンク起動
信号とバンクアドレス一致信号の論理和を生成し、書き
込みデータレジスタ１２は、本論理和信号をセット信号
としてメモリバンク１４に書き込みデータを出力する。
１３は、バンク起動信号をセット信号として、メモリバ
ンク１４に対して、コマンド／アドレス情報を出力しメ
モリアクセスを実行する。ＯＲゲート１０はバンク起動
信号とバンクアドレス一致信号の論理和を生成し、書き
込みデータレジスタ１２は、本論理和信号をセット信号
としてメモリバンク１４に書き込みデータを出力する。
【００１７】従って、バンク起動信号は、バンクアドレ
ス一致が論理”１”、つまり受信リクエストのコマンド
／アドレスとアクセス先バンクに先行してアクセスして
いるコマンド／アドレス情報とが一致した時は出力され
ないことになる。このため、先行リクエストと後続リク
エストが同一アドレスの書き込み命令時には後続リクエ
ストのバンク起動信号は出力されず、バンクビジーカウ
ンタ１１とコマンド／アドレスレジスタ１３は動作しな
いが、バンクアドレス一致信号は出力され、ＯＲゲート
１０を介し書き込みデータレジスタ１２のセット信号と
なるため、書き込みデータは後続のメモリリクエストの
データに更新される。
ス一致が論理”１”、つまり受信リクエストのコマンド
／アドレスとアクセス先バンクに先行してアクセスして
いるコマンド／アドレス情報とが一致した時は出力され
ないことになる。このため、先行リクエストと後続リク
エストが同一アドレスの書き込み命令時には後続リクエ
ストのバンク起動信号は出力されず、バンクビジーカウ
ンタ１１とコマンド／アドレスレジスタ１３は動作しな
いが、バンクアドレス一致信号は出力され、ＯＲゲート
１０を介し書き込みデータレジスタ１２のセット信号と
なるため、書き込みデータは後続のメモリリクエストの
データに更新される。
【００１８】図２に一例としてＤＲＡＭを使用した場合
のタイミングチャートを示し、本実施例の動作を説明す
る。
のタイミングチャートを示し、本実施例の動作を説明す
る。
【００１９】同一アドレスに対する書き込みリクエスト
Ａ，Ｂを受信した時、リクエストＡに対してはバンク起
動信号が出力され、クロック１でコマンド／アドレスレ
ジスタ１３及び書き込みデータレジスタ１２に各値がセ
ットされる。クロック１では後続リクエストＢを受信し
ており、バンクアドレス一致信号が出力され、クロック
２で書き込みデータレジスタ１２の内容がリクエストＢ
による書き込みデータに更新される。書き込みデータの
更新が許される時間は、バンクビジーカウンタ１１の値
がバンクビジー比較回路５への入力の値”Ｘ”より大き
い場合であり、図２のタイミングチャートでは本”Ｘ”
の値は”５”となる。これは、汎用ＤＲＡＭやＳＤＲＡ
Ｍの書き込みデータの確定タイミングはＣＯＬ情報とほ
ぼ同じであるためである。つまり、先行リクエストによ
る書き込みが進行してしまっている場合には、そのまま
書き込み動作を続け、後続リクエストにより書き込み
は、あらためて行うのである。
Ａ，Ｂを受信した時、リクエストＡに対してはバンク起
動信号が出力され、クロック１でコマンド／アドレスレ
ジスタ１３及び書き込みデータレジスタ１２に各値がセ
ットされる。クロック１では後続リクエストＢを受信し
ており、バンクアドレス一致信号が出力され、クロック
２で書き込みデータレジスタ１２の内容がリクエストＢ
による書き込みデータに更新される。書き込みデータの
更新が許される時間は、バンクビジーカウンタ１１の値
がバンクビジー比較回路５への入力の値”Ｘ”より大き
い場合であり、図２のタイミングチャートでは本”Ｘ”
の値は”５”となる。これは、汎用ＤＲＡＭやＳＤＲＡ
Ｍの書き込みデータの確定タイミングはＣＯＬ情報とほ
ぼ同じであるためである。つまり、先行リクエストによ
る書き込みが進行してしまっている場合には、そのまま
書き込み動作を続け、後続リクエストにより書き込み
は、あらためて行うのである。
【００２０】次に、本発明の第２の実施例を図２に示
す。本実施例では、メモリリクエストがある度に、その
時のコマンド／アドレスが先行命令コマンド／アドレス
レジスタ２２にセットされる。このコマンド／アドレス
の内のアドレスはバンクアドレスを含む。
す。本実施例では、メモリリクエストがある度に、その
時のコマンド／アドレスが先行命令コマンド／アドレス
レジスタ２２にセットされる。このコマンド／アドレス
の内のアドレスはバンクアドレスを含む。
【００２１】ライトアドレス一致検出回路２３は、先行
命令コマンド／アドレスレジスタ２２の出力、即ち現時
点から１クロック前の先行命令のコマンド／アドレス
と、現時点のコマンド／アドレスとを比較する。この比
較の結果により、一致の場合にはインバータ２４によ
り、バンクデコーダ２１からのバンク起動信号の出力を
抑止し、不一致の場合はバンク起動信号の出力を許す。
命令コマンド／アドレスレジスタ２２の出力、即ち現時
点から１クロック前の先行命令のコマンド／アドレス
と、現時点のコマンド／アドレスとを比較する。この比
較の結果により、一致の場合にはインバータ２４によ
り、バンクデコーダ２１からのバンク起動信号の出力を
抑止し、不一致の場合はバンク起動信号の出力を許す。
【００２２】バンク起動信号は、第１の実施例における
のと同様に、該当するコマンド／アドレスレジスタ２５
に供給され、書き込みデータレジスタ２７の内容がメモ
リバンク２６に書き込まれる。
のと同様に、該当するコマンド／アドレスレジスタ２５
に供給され、書き込みデータレジスタ２７の内容がメモ
リバンク２６に書き込まれる。
【００２３】本実施例では、先行命令コマンド／アドレ
スレジスタ２２及びライトアドレス一致検出回路２３
は、バンクアドレスを含むアドレスを扱うものの、図１
に示した第１の実施例に比べて、回路構成はシンプルで
あり、ハードウェア量も少なくなる。
スレジスタ２２及びライトアドレス一致検出回路２３
は、バンクアドレスを含むアドレスを扱うものの、図１
に示した第１の実施例に比べて、回路構成はシンプルで
あり、ハードウェア量も少なくなる。
【００２４】なお、以上に説明した実施例は、メモリが
複数バンクで構成されている場合における本発明の適用
例であり、メモリが１バンクであってもよい。その場合
には、第１の実施例におけるコマンド／アドレスセレク
タ１，バンクビジーセレクタ３，バンクデコーダ９及び
アドレス一致デコーダ１５、また第２の実施例における
バンクデコーダ２１及びバンクセレクタ２８は不要とな
る。
複数バンクで構成されている場合における本発明の適用
例であり、メモリが１バンクであってもよい。その場合
には、第１の実施例におけるコマンド／アドレスセレク
タ１，バンクビジーセレクタ３，バンクデコーダ９及び
アドレス一致デコーダ１５、また第２の実施例における
バンクデコーダ２１及びバンクセレクタ２８は不要とな
る。
【００２５】また、以上に説明したメモリ制御回路を組
み込んだ記憶装置、それは基本的な主記憶装置であって
も、また拡張記憶装置であってもよいが、そのような記
憶装置は容易に構成できる。さらに、このような記憶装
置をコンピュータに組み込むことも容易である。
み込んだ記憶装置、それは基本的な主記憶装置であって
も、また拡張記憶装置であってもよいが、そのような記
憶装置は容易に構成できる。さらに、このような記憶装
置をコンピュータに組み込むことも容易である。
【００２６】
【発明の効果】本発明の効果は、同一アドレス対しメモ
リ書き込みアクセスが連続した時、メモリスループット
を向上可能とする。その理由は、同一アドレスに対しメ
モリ書き込みリクエストが連続した時、後続メモリリク
エストのコマンド／アドレス情報と先行メモリリクエス
トのアクセス先バンクのアクセス中のコマンド／アドレ
ス情報を比較し、不一致の時はバンクビジー解除後にメ
モリアクセスを行い、一致した時はメモリに書き込むデ
ータを後続リクエストの書き込みデータに更新して、実
際のメモリアクセスは１回しか実行しないからである。
同一アドレスが連続することは、スーパーコンピュータ
における行列計算等では頻発するので、この効果は大き
い。
リ書き込みアクセスが連続した時、メモリスループット
を向上可能とする。その理由は、同一アドレスに対しメ
モリ書き込みリクエストが連続した時、後続メモリリク
エストのコマンド／アドレス情報と先行メモリリクエス
トのアクセス先バンクのアクセス中のコマンド／アドレ
ス情報を比較し、不一致の時はバンクビジー解除後にメ
モリアクセスを行い、一致した時はメモリに書き込むデ
ータを後続リクエストの書き込みデータに更新して、実
際のメモリアクセスは１回しか実行しないからである。
同一アドレスが連続することは、スーパーコンピュータ
における行列計算等では頻発するので、この効果は大き
い。
【図１】本発明の第１の実施例を示す。
【図２】図１に示した実施例のタイミングチャートであ
る。
る。
【図３】本発明の第２の実施例を示す。
【図４】従来例を示す。
１ コマンド／アドレスセレクタ ２ コマンド／アドレス比較回路 ３ バンクビジーセレクタ ４ バンクビジー回路 ５ バンクビジー比較回路 ６，８ アンドゲート ７ ＮＯＲゲート ９，２１ バンクデコーダ １０ ＯＲゲート １１ バンクビジーカウンタ １２，２７ 書き込みデータレジスタ １３，２５ コマンド／アドレスレジスタ １４，２６ メモリバンク １５ アドレス一致デコーダ ２２ 先行命令コマンド／アドレスレジスタ ２３ ライトアドレス一致検出回路 ２４ インバータ ２８ バンクセレクタ ３１ 第１レジスタ ３２ 第２レジスタ ３３ 比較器 ３４ 制御回路 ３５ ＤＲＡＭ制御部
Claims (6)
- 【請求項１】 同一アドレスにメモリ書き込みリクエス
トが連続した時に、後続メモリリクエストのアドレス情
報と先行メモリリクエストのアドレス情報を比較し、一
致のときは、先行メモリリクエストに係るメモリ書き込
み動作が所定の時点を経過していなければ、メモリに書
き込むデータを後続メモリリクエストの書き込みデータ
に変更することを特徴とするメモリ制御回路。 - 【請求項２】 Ｎ（Ｎ≧２）個のメモリバンクを有する
メモリ装置のメモリ制御回路において、各メモリバンク
の最新アドレス情報を入力としメモリリクエストのアク
セス先バンクアドレスをセレクト信号とするアドレスセ
レクタと、該セレクタの出力とメモリリクエストの書き
込みアドレス情報とを比較するコマンド／アドレス比較
回路とを設け、前記同一アドレスを示すアドレス一致信
号を検出することを特徴とする請求項１記載のメモリ制
御回路。 - 【請求項３】 メモリアクセス開始時に所定のバンクビ
ジー時間をセットしてクロックサイクル毎にカウントダ
ウンすることにより、該カウンタ値が”０”の時にバン
クビジー解除となるバンクビジーカウンタと、該バンク
ビジーカウンタの出力を入力としメモリリクエストのア
クセス先バンクアドレスをセレクト信号とするバンクビ
ジーセレクタと、該ビジーセレクタによってセレクトさ
れるメモリリクエストのアクセス先バンクがビジーであ
る時バンクビジーを検出するバンクビジー回路と、 前記バンクビジーセレクタの出力と所定の値と比較する
バンクビジー比較回路と、該バンクビジー比較回路の出
力と前記コマンド／アドレス比較回路出力との論理積を
とりコマンド／アドレス一致信号を生成する第１のアン
ドゲートと、 前記コマンド／アドレス一致信号と前記バンクビジーと
のＮＯＲ論理をるＮＯＲゲートと、 前記ＮＯＲゲートの出力とメモリリクエストの論理積を
とる第２のアンドゲートと、該第２のアンドゲート出力
信号をイネーブルとしてメモリリクエストのバンクアド
レスをデコードし、メモリリクエストのアクセス先バン
クの起動信号を生成するバンクデコーダと、 前記コマンド／アドレス一致信号をイネーブルとしてメ
モリリクエストのバンクアドレスをデコードし、メモリ
リクエストのアクセス先バンクのバンクアドレス一致信
号を生成するアドレス一致デコーダとを設けたことを特
徴とする請求項２記載のメモリ制御回路。 - 【請求項４】 前記アクセス先バンクの起動信号をセッ
ト信号とし、コマンド／アドレスをメモリバンクに出力
するコマンド／アドレスレジスタと、 前記バンク起動信号と前記バンクアドレス一致信号を入
力しその論理和をとるＯＲゲートと、 前記ＯＲゲート出力をセット信号とし、前記メモリバン
クに書き込みデータを出力する書き込みデータレジスタ
とを有することを特徴とする請求項３記載のメモリ制御
回路。 - 【請求項５】 前記所定の時点又は前記所定の値が、Ｄ
ＲＡＭにおけるカラム信号のそれぞれイネーブル時点又
は該時点をクロック同期で除いた値であることを特徴と
する請求１又は請求項３記載のメモリ制御回路。 - 【請求項６】 請求項１記載のメモリ制御回路を有する
メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00043198A JP3169878B2 (ja) | 1998-01-05 | 1998-01-05 | メモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00043198A JP3169878B2 (ja) | 1998-01-05 | 1998-01-05 | メモリ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11194969A true JPH11194969A (ja) | 1999-07-21 |
| JP3169878B2 JP3169878B2 (ja) | 2001-05-28 |
Family
ID=11473635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00043198A Expired - Fee Related JP3169878B2 (ja) | 1998-01-05 | 1998-01-05 | メモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3169878B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7441050B2 (en) | 2005-03-31 | 2008-10-21 | Fujitsu Limited | Data processing system, data processing method, computer-readable storage medium, and disk drive |
| KR100869984B1 (ko) | 2006-03-17 | 2008-11-21 | 후지쯔 마이크로일렉트로닉스 가부시키가이샤 | 반도체 메모리, 메모리 시스템 및 메모리 시스템의 동작방법 |
-
1998
- 1998-01-05 JP JP00043198A patent/JP3169878B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7441050B2 (en) | 2005-03-31 | 2008-10-21 | Fujitsu Limited | Data processing system, data processing method, computer-readable storage medium, and disk drive |
| KR100869984B1 (ko) | 2006-03-17 | 2008-11-21 | 후지쯔 마이크로일렉트로닉스 가부시키가이샤 | 반도체 메모리, 메모리 시스템 및 메모리 시스템의 동작방법 |
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| Publication number | Publication date |
|---|---|
| JP3169878B2 (ja) | 2001-05-28 |
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