JPH11203162A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH11203162A JPH11203162A JP10007944A JP794498A JPH11203162A JP H11203162 A JPH11203162 A JP H11203162A JP 10007944 A JP10007944 A JP 10007944A JP 794498 A JP794498 A JP 794498A JP H11203162 A JPH11203162 A JP H11203162A
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- test
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Abstract
(57)【要約】
【課題】 出力端子の出力ドライバ能力の評価を行う際
の効率が向上する。 【解決手段】 テスト用入力端子から入力された信号を
もとに、出力端子および入出力端子の出力ドライバから
の出力を決定するテスト出力データを生成し出力すると
ともに、前記出力端子および前記入出力端子から前記出
力を得るための制御信号を生成し出力するテスト用制御
ロジックと、該テスト用制御ロジックから出力された前
記テスト出力データを保持するテスト出力データ保持回
路と、該テスト出力データ保持回路に保持された前記テ
スト出力データと前記制御信号をもとに前記出力端子、
入出力端子の全てから前記出力を同時に得るための選択
切替回路を備える。
の効率が向上する。 【解決手段】 テスト用入力端子から入力された信号を
もとに、出力端子および入出力端子の出力ドライバから
の出力を決定するテスト出力データを生成し出力すると
ともに、前記出力端子および前記入出力端子から前記出
力を得るための制御信号を生成し出力するテスト用制御
ロジックと、該テスト用制御ロジックから出力された前
記テスト出力データを保持するテスト出力データ保持回
路と、該テスト出力データ保持回路に保持された前記テ
スト出力データと前記制御信号をもとに前記出力端子、
入出力端子の全てから前記出力を同時に得るための選択
切替回路を備える。
Description
【０００１】
【発明の属する技術分野】この発明は、特に出力端子あ
るいは入出力端子のドライブ能力のテストを容易に行う
ことの可能な半導体集積回路装置に関するものである。
るいは入出力端子のドライブ能力のテストを容易に行う
ことの可能な半導体集積回路装置に関するものである。
【０００２】
【従来の技術】従来のシングルチップマイクロコンピュ
ータ等の半導体集積回路装置（ＬＳＩ等）に構成されて
いる出力端子または入出力端子の出力ドライブ能力を測
定する場合、マイクロコンピュータをプログラムに従っ
て動作させ、内蔵されているメモリやレジスタにテスト
データを設定して、前記出力端子または入出力端子の出
力ドライブ能力を測定する。図６は、このような前記出
力端子または入出力端子の出力ドライブ能力の測定を行
う際のテスト回路の構成を示すブロック図である。図６
において、５１は試験対象となるシングルチップマイク
ロコンピュータ等の半導体集積回路装置、５２は半導体
集積回路装置５１の出力端子または入出力端子、５３は
半導体集積回路装置５１が内蔵する内蔵メモリ、５４は
同様に半導体集積回路装置５１が内蔵するレジスタであ
る。５５は半導体集積回路装置５１に接続された外部メ
モリである。半導体集積回路装置５１と前記外部メモリ
５５とはアドレスバスＡＢとデータバスＤＢと制御信号
線ＳＬとにより接続される。
ータ等の半導体集積回路装置（ＬＳＩ等）に構成されて
いる出力端子または入出力端子の出力ドライブ能力を測
定する場合、マイクロコンピュータをプログラムに従っ
て動作させ、内蔵されているメモリやレジスタにテスト
データを設定して、前記出力端子または入出力端子の出
力ドライブ能力を測定する。図６は、このような前記出
力端子または入出力端子の出力ドライブ能力の測定を行
う際のテスト回路の構成を示すブロック図である。図６
において、５１は試験対象となるシングルチップマイク
ロコンピュータ等の半導体集積回路装置、５２は半導体
集積回路装置５１の出力端子または入出力端子、５３は
半導体集積回路装置５１が内蔵する内蔵メモリ、５４は
同様に半導体集積回路装置５１が内蔵するレジスタであ
る。５５は半導体集積回路装置５１に接続された外部メ
モリである。半導体集積回路装置５１と前記外部メモリ
５５とはアドレスバスＡＢとデータバスＤＢと制御信号
線ＳＬとにより接続される。
【０００３】次に動作について説明する。この図６に示
すテスト回路で、半導体集積回路装置５１の出力端子ま
たは入出力端子５２の出力ドライブ能力の測定を行う場
合、先ず半導体集積回路装置５１が外部メモリ５５にア
クセスできるモードにして、このモードで半導体集積回
路装置５１を動作させる。そして、外部メモリ５５には
内蔵メモリ５３やレジスタ５４、前記出力端子または入
出力端子５２の設定などを行うプログラムを書き込んで
おき、半導体集積回路装置５１はこのプログラムに従っ
た動作で前記出力端子または入出力端子５２の設定を行
う。このように半導体集積回路装置５１の出力端子また
は入出力端子５２の設定が行われるため、新規に半導体
集積回路装置５１を開発する場合、内蔵メモリ５３の種
類、サイズやレジスタ５４の構成、さらには前記出力端
子または入出力端子５２の本数や機能が異なるごとに、
前記外部メモリ５５に書き込むプログラムを変えて作成
する必要がある。
すテスト回路で、半導体集積回路装置５１の出力端子ま
たは入出力端子５２の出力ドライブ能力の測定を行う場
合、先ず半導体集積回路装置５１が外部メモリ５５にア
クセスできるモードにして、このモードで半導体集積回
路装置５１を動作させる。そして、外部メモリ５５には
内蔵メモリ５３やレジスタ５４、前記出力端子または入
出力端子５２の設定などを行うプログラムを書き込んで
おき、半導体集積回路装置５１はこのプログラムに従っ
た動作で前記出力端子または入出力端子５２の設定を行
う。このように半導体集積回路装置５１の出力端子また
は入出力端子５２の設定が行われるため、新規に半導体
集積回路装置５１を開発する場合、内蔵メモリ５３の種
類、サイズやレジスタ５４の構成、さらには前記出力端
子または入出力端子５２の本数や機能が異なるごとに、
前記外部メモリ５５に書き込むプログラムを変えて作成
する必要がある。
【０００４】
【発明が解決しようとする課題】従来の半導体集積回路
装置は以上のように構成されているので、半導体集積回
路装置５１の出力端子または入出力端子５２の出力ドラ
イブ能力を測定する場合、新規に半導体集積回路装置が
開発されるたびに外部メモリ５５に書き込むプログラム
を変えて作成する必要があり、半導体集積回路装置の出
荷テストプログラムの開発や評価などにおける効率の向
上が望めないという課題があった。
装置は以上のように構成されているので、半導体集積回
路装置５１の出力端子または入出力端子５２の出力ドラ
イブ能力を測定する場合、新規に半導体集積回路装置が
開発されるたびに外部メモリ５５に書き込むプログラム
を変えて作成する必要があり、半導体集積回路装置の出
荷テストプログラムの開発や評価などにおける効率の向
上が望めないという課題があった。
【０００５】この発明は上記のような課題を解決するた
めになされたもので、出力端子または入出力端子の出力
ドライバの能力の測定評価を行う際の効率を向上できる
半導体集積回路装置を得ることを目的とする。
めになされたもので、出力端子または入出力端子の出力
ドライバの能力の測定評価を行う際の効率を向上できる
半導体集積回路装置を得ることを目的とする。
【０００６】
【課題を解決するための手段】この発明に係る半導体集
積回路装置は、出力端子および入出力端子の出力ドライ
バの能力の測定評価を行うための信号を入力するテスト
用入力端子と、該テスト用入力端子から入力された前記
信号をもとに、前記出力端子および前記入出力端子の出
力ドライバからの出力を決定するテスト出力データを生
成し出力するとともに、前記出力端子および前記入出力
端子から前記出力を得るための制御信号を生成し出力す
るテスト用制御ロジックと、該テスト用制御ロジックか
ら出力された前記テスト出力データを保持するテスト出
力データ保持回路と、該テスト出力データ保持回路によ
り保持された前記テスト出力データと前記制御信号をも
とに、前記出力端子および前記入出力端子の全てから前
記出力を同時に得るための選択切替回路とを備えるよう
にしたものである。
積回路装置は、出力端子および入出力端子の出力ドライ
バの能力の測定評価を行うための信号を入力するテスト
用入力端子と、該テスト用入力端子から入力された前記
信号をもとに、前記出力端子および前記入出力端子の出
力ドライバからの出力を決定するテスト出力データを生
成し出力するとともに、前記出力端子および前記入出力
端子から前記出力を得るための制御信号を生成し出力す
るテスト用制御ロジックと、該テスト用制御ロジックか
ら出力された前記テスト出力データを保持するテスト出
力データ保持回路と、該テスト出力データ保持回路によ
り保持された前記テスト出力データと前記制御信号をも
とに、前記出力端子および前記入出力端子の全てから前
記出力を同時に得るための選択切替回路とを備えるよう
にしたものである。
【０００７】この発明に係る半導体集積回路装置は、テ
スト用制御ロジックから出力された制御信号をもとに、
入出力端子を入力端子または出力端子に設定する入出力
設定レジスタの設定値出力を無効にして前記入出力端子
を出力端子に設定する入出力選択切替回路と、前記制御
信号をもとに、前記出力端子および前記入出力選択切替
回路により設定された前記出力端子の全ての出力ドライ
バとデータバスとの接続を切り離す一方、前記出力端子
の全ての出力ドライバへテスト出力データ保持回路によ
り保持されたテスト出力データを供給可能にするデータ
バス選択切替回路と、前記出力端子のポートをアクティ
ブに切り替えるポート選択切替回路とを有する選択切替
回路を備えるようにしたものである。
スト用制御ロジックから出力された制御信号をもとに、
入出力端子を入力端子または出力端子に設定する入出力
設定レジスタの設定値出力を無効にして前記入出力端子
を出力端子に設定する入出力選択切替回路と、前記制御
信号をもとに、前記出力端子および前記入出力選択切替
回路により設定された前記出力端子の全ての出力ドライ
バとデータバスとの接続を切り離す一方、前記出力端子
の全ての出力ドライバへテスト出力データ保持回路によ
り保持されたテスト出力データを供給可能にするデータ
バス選択切替回路と、前記出力端子のポートをアクティ
ブに切り替えるポート選択切替回路とを有する選択切替
回路を備えるようにしたものである。
【０００８】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は、この実施の実施の形態１による
半導体集積回路装置の要部を示す回路ブロック図であ
る。図１において、１００は例えば８ビットのシングル
チップマイクロコンピュータである半導体集積回路装置
である。１はテスト用制御ロジック回路（テスト用制御
ロジック）、２は半導体集積回路装置１００の内部クロ
ックＣＬＫとテスト用制御ロジック回路１から出力され
るテスト用クロック（以下、テスト用ＣＬＫという）の
いずれかを、テスト用制御ロジック回路１から出力され
る切替信号Ｓ１により選択するための選択切替回路であ
る。３は出力端子または入出力端子の出力ドライバの能
力の測定評価テストに用いられるレジスタ（テスト出力
データ保持回路）であり、本実施の形態では８ビットの
レジスタとして示してあるが１ビットのレジスタであっ
てもよい。
説明する。 実施の形態１．図１は、この実施の実施の形態１による
半導体集積回路装置の要部を示す回路ブロック図であ
る。図１において、１００は例えば８ビットのシングル
チップマイクロコンピュータである半導体集積回路装置
である。１はテスト用制御ロジック回路（テスト用制御
ロジック）、２は半導体集積回路装置１００の内部クロ
ックＣＬＫとテスト用制御ロジック回路１から出力され
るテスト用クロック（以下、テスト用ＣＬＫという）の
いずれかを、テスト用制御ロジック回路１から出力され
る切替信号Ｓ１により選択するための選択切替回路であ
る。３は出力端子または入出力端子の出力ドライバの能
力の測定評価テストに用いられるレジスタ（テスト出力
データ保持回路）であり、本実施の形態では８ビットの
レジスタとして示してあるが１ビットのレジスタであっ
てもよい。
【０００９】４は出力ポート、５は入出力ポートであ
る。６はレジスタ３に設定された１つのビットデータが
出力されるビットデータ出力信号線３２とデータバスの
最上位のビット線ＤＢ７のいずれかを、テスト用制御ロ
ジック回路１から出力される切替信号Ｓ２により選択し
て切り替え、出力ポート４の最上位の出力ビット端子Ｐ
Ａ７の出力ドライバへ接続するための選択切替回路であ
る。７は同様にビットデータ出力信号線３２とデータバ
ス２２のビット線ＤＢ６のいずれかを、テスト用制御ロ
ジック回路１から出力される切替信号Ｓ２により選択し
て切り替え、出力ポート４の出力ビット端子ＰＡ６の出
力ドライバへ接続するための選択切替回路である。８は
同様にビットデータ出力信号線３２とデータバス２２の
ビット線ＤＢ５のいずれかを、テスト用制御ロジック回
路１から出力される切替信号Ｓ２により選択して切り替
え、出力ポート４の出力ビット端子ＰＡ５の出力ドライ
バへ接続するための選択切替回路である。なお、ＤＢ４
以下のデータバス２２の各ビット線にも、同様にビット
データ出力信号線３２との間で選択を行ったいずれか一
方を出力ポート４の対応する出力ビット端子の出力ドラ
イバへ接続を行うための選択切替回路が設けられてい
る。
る。６はレジスタ３に設定された１つのビットデータが
出力されるビットデータ出力信号線３２とデータバスの
最上位のビット線ＤＢ７のいずれかを、テスト用制御ロ
ジック回路１から出力される切替信号Ｓ２により選択し
て切り替え、出力ポート４の最上位の出力ビット端子Ｐ
Ａ７の出力ドライバへ接続するための選択切替回路であ
る。７は同様にビットデータ出力信号線３２とデータバ
ス２２のビット線ＤＢ６のいずれかを、テスト用制御ロ
ジック回路１から出力される切替信号Ｓ２により選択し
て切り替え、出力ポート４の出力ビット端子ＰＡ６の出
力ドライバへ接続するための選択切替回路である。８は
同様にビットデータ出力信号線３２とデータバス２２の
ビット線ＤＢ５のいずれかを、テスト用制御ロジック回
路１から出力される切替信号Ｓ２により選択して切り替
え、出力ポート４の出力ビット端子ＰＡ５の出力ドライ
バへ接続するための選択切替回路である。なお、ＤＢ４
以下のデータバス２２の各ビット線にも、同様にビット
データ出力信号線３２との間で選択を行ったいずれか一
方を出力ポート４の対応する出力ビット端子の出力ドラ
イバへ接続を行うための選択切替回路が設けられてい
る。
【００１０】９はビットデータ出力信号線３２とデータ
バスの最上位のビット線ＤＢ７のいずれかを、テスト用
制御ロジック回路１から出力される切替信号Ｓ２により
選択して切り替え、入出力ポート５の最上位の出力ビッ
ト端子ＰＡ７の出力ドライバへ接続するための選択切替
回路である。１０は同様にビットデータ出力信号線３２
とデータバス２２のビット線ＤＢ６のいずれかを、テス
ト用制御ロジック回路１から出力される切替信号Ｓ２に
より選択して切り替え、入出力ポート５の出力ビット端
子ＰＡ６の出力ドライバへ接続するための選択切替回路
である。１１は同様にビットデータ出力信号線３２とデ
ータバス２２のビット線ＤＢ５のいずれかを、テスト用
制御ロジック回路１から出力される切替信号Ｓ２により
選択して切り替え、入出力ポート５の出力ビット端子Ｐ
Ａ５の出力ドライバへ接続するための選択切替回路であ
る。なお、ＤＢ４以下のデータバス２２の各ビット線に
も、前記出力ポート４と同様にビットデータ出力信号線
３２との間で選択を行ったいずれか一方を入出力ポート
５の対応する出力ビット端子の出力ドライバへ接続を行
うための選択切替回路が設けられている。
バスの最上位のビット線ＤＢ７のいずれかを、テスト用
制御ロジック回路１から出力される切替信号Ｓ２により
選択して切り替え、入出力ポート５の最上位の出力ビッ
ト端子ＰＡ７の出力ドライバへ接続するための選択切替
回路である。１０は同様にビットデータ出力信号線３２
とデータバス２２のビット線ＤＢ６のいずれかを、テス
ト用制御ロジック回路１から出力される切替信号Ｓ２に
より選択して切り替え、入出力ポート５の出力ビット端
子ＰＡ６の出力ドライバへ接続するための選択切替回路
である。１１は同様にビットデータ出力信号線３２とデ
ータバス２２のビット線ＤＢ５のいずれかを、テスト用
制御ロジック回路１から出力される切替信号Ｓ２により
選択して切り替え、入出力ポート５の出力ビット端子Ｐ
Ａ５の出力ドライバへ接続するための選択切替回路であ
る。なお、ＤＢ４以下のデータバス２２の各ビット線に
も、前記出力ポート４と同様にビットデータ出力信号線
３２との間で選択を行ったいずれか一方を入出力ポート
５の対応する出力ビット端子の出力ドライバへ接続を行
うための選択切替回路が設けられている。
【００１１】１２は出力ポート４を選択するセレクト信
号２４を無効にしてテスト用制御ロジック回路１から出
力される信号Ｓ３により強制的に出力ポート４を選択す
るための選択切替回路である。１３は入出力ポート５を
選択するセレクト信号２５を無効にしてテスト用制御ロ
ジック回路１から出力される信号Ｓ３により強制的に入
出力ポート５を選択するための選択切替回路である。
号２４を無効にしてテスト用制御ロジック回路１から出
力される信号Ｓ３により強制的に出力ポート４を選択す
るための選択切替回路である。１３は入出力ポート５を
選択するセレクト信号２５を無効にしてテスト用制御ロ
ジック回路１から出力される信号Ｓ３により強制的に入
出力ポート５を選択するための選択切替回路である。
【００１２】１４は入出力ポート５を入力ポートにする
か出力ポートにするかを設定するための入出力設定レジ
スタ、１５は入出力設定レジスタ１４による入出力の設
定を無効にして、テスト用制御ロジック回路１から出力
される信号Ｓ３により強制的に入出力ポート５を出力ポ
ートに設定するための選択切替回路である。
か出力ポートにするかを設定するための入出力設定レジ
スタ、１５は入出力設定レジスタ１４による入出力の設
定を無効にして、テスト用制御ロジック回路１から出力
される信号Ｓ３により強制的に入出力ポート５を出力ポ
ートに設定するための選択切替回路である。
【００１３】１６はこの半導体集積回路装置に設けられ
たテスト用入力端子であり、このテスト用入力端子１６
へ所定の信号を入力することでこの半導体集積回路装置
のテスト回路が動作する。なお、このテスト用入力端子
１６は複数設けられる構成であってもよく、レジスタ３
へ出力するテスト出力データ、選択切替回路２へ出力す
るテスト用ＣＬＫ、信号Ｓ１，Ｓ２，Ｓ３をテスト用制
御ロジック回路１で生成可能にするための信号がテスト
用入力端子１６から入力される。
たテスト用入力端子であり、このテスト用入力端子１６
へ所定の信号を入力することでこの半導体集積回路装置
のテスト回路が動作する。なお、このテスト用入力端子
１６は複数設けられる構成であってもよく、レジスタ３
へ出力するテスト出力データ、選択切替回路２へ出力す
るテスト用ＣＬＫ、信号Ｓ１，Ｓ２，Ｓ３をテスト用制
御ロジック回路１で生成可能にするための信号がテスト
用入力端子１６から入力される。
【００１４】図２は、選択切替回路２の構成を示す回路
図、図３は選択切替回路１２、１３の構成を示す回路
図、図４は選択切替回路６，７，８，９，１０，１１な
どの構成を示す回路図、図５は選択切替回路１５の構成
を示す回路図である。これら各回路におけるバッファは
制御端子を有し、該制御端子へ‘Ｈ’レベルの信号が入
力されることでバッファ回路として機能する。また、前
記制御端子へ‘Ｌ’レベルの信号が入力されると出力が
ハイインピーダンスになり、入力側との間が回路的に遮
断されるものである。
図、図３は選択切替回路１２、１３の構成を示す回路
図、図４は選択切替回路６，７，８，９，１０，１１な
どの構成を示す回路図、図５は選択切替回路１５の構成
を示す回路図である。これら各回路におけるバッファは
制御端子を有し、該制御端子へ‘Ｈ’レベルの信号が入
力されることでバッファ回路として機能する。また、前
記制御端子へ‘Ｌ’レベルの信号が入力されると出力が
ハイインピーダンスになり、入力側との間が回路的に遮
断されるものである。
【００１５】次に動作について説明する。テスト用入力
端子１６からテスト回路を動作させるための信号が入力
されると、テスト用制御ロジック回路１からは、信号Ｓ
１，信号Ｓ２，信号Ｓ３が出力される。この信号Ｓ１，
信号Ｓ２，信号Ｓ３は‘Ｈ’レベルの信号である。この
結果、選択切替回路２へ出力された信号Ｓ１により、レ
ジスタ３へ供給されるクロックは内部クロックＣＬＫか
らテスト用ＣＬＫへ切り替えられた状態になる。この状
態で、テスト用制御ロジック回路１からテスト出力デー
タがレジスタ３へ出力されるとともに、テスト用ＣＬＫ
が選択切替回路２を介してレジスタ３へ出力される。レ
ジスタ３は、前記テスト用ＣＬＫの変化エッジで前記テ
スト出力データを取り込み、レジスタ３には例えば最下
位のビットとして“１”が設定される。そして、この最
下位のビットとして設定されたテスト出力データは、ビ
ットデータ出力信号線３２へ出力される。
端子１６からテスト回路を動作させるための信号が入力
されると、テスト用制御ロジック回路１からは、信号Ｓ
１，信号Ｓ２，信号Ｓ３が出力される。この信号Ｓ１，
信号Ｓ２，信号Ｓ３は‘Ｈ’レベルの信号である。この
結果、選択切替回路２へ出力された信号Ｓ１により、レ
ジスタ３へ供給されるクロックは内部クロックＣＬＫか
らテスト用ＣＬＫへ切り替えられた状態になる。この状
態で、テスト用制御ロジック回路１からテスト出力デー
タがレジスタ３へ出力されるとともに、テスト用ＣＬＫ
が選択切替回路２を介してレジスタ３へ出力される。レ
ジスタ３は、前記テスト用ＣＬＫの変化エッジで前記テ
スト出力データを取り込み、レジスタ３には例えば最下
位のビットとして“１”が設定される。そして、この最
下位のビットとして設定されたテスト出力データは、ビ
ットデータ出力信号線３２へ出力される。
【００１６】一方、前記テスト用制御ロジック回路１か
ら出力された信号Ｓ２は、図４に示す回路構成の選択切
替回路６〜１１へ出力され、選択切替回路６ではデータ
バス２２のビット線ＤＢ７を回路的に出力ポート４の出
力ドライバから切り離し、ビットデータ出力信号線３２
を前記出力ポート４の出力ビット端子ＰＡ７の出力ドラ
イバへ接続する。同様に、選択切替回路７ではビットデ
ータ出力信号線３２を前記出力ポート４の出力ビット端
子ＰＡ６の出力ドライバへ接続する。同様に、選択切替
回路８ではビットデータ出力信号線３２を出力ポート４
の出力ビット端子ＰＡ５の出力ドライバへ接続し、ビッ
トデータ出力信号線３２は出力ポート４の各出力ビット
端子の出力ドライバへ接続される。入出力ポート５につ
いても同様であり、ビットデータ出力信号線３２は入出
力ポート５の各出力ビット端子の出力ドライバへ接続さ
れる。
ら出力された信号Ｓ２は、図４に示す回路構成の選択切
替回路６〜１１へ出力され、選択切替回路６ではデータ
バス２２のビット線ＤＢ７を回路的に出力ポート４の出
力ドライバから切り離し、ビットデータ出力信号線３２
を前記出力ポート４の出力ビット端子ＰＡ７の出力ドラ
イバへ接続する。同様に、選択切替回路７ではビットデ
ータ出力信号線３２を前記出力ポート４の出力ビット端
子ＰＡ６の出力ドライバへ接続する。同様に、選択切替
回路８ではビットデータ出力信号線３２を出力ポート４
の出力ビット端子ＰＡ５の出力ドライバへ接続し、ビッ
トデータ出力信号線３２は出力ポート４の各出力ビット
端子の出力ドライバへ接続される。入出力ポート５につ
いても同様であり、ビットデータ出力信号線３２は入出
力ポート５の各出力ビット端子の出力ドライバへ接続さ
れる。
【００１７】また、このとき信号Ｓ２が選択切替回路１
５へ出力されることで、図５に示す選択切替回路１５は
入出力設定レジスタに設定されているデータを無効にし
て入出力設定レジスタに設定されているデータと異なる
信号Ｓ２を入出力ポート５の図示していない入力ポート
／出力ポート切替回路へ出力して、入出力ポート５を出
力ポートに固定する。一方、また信号Ｓ３が選択切替回
路１２，１３へ出力されることで、図３に示す選択切替
回路１２，１３は出力ポート４および入出力ポート５に
供給されている「非選択」を示すセレクト信号を無効に
して「選択」を示すセレクト信号となる信号Ｓ３を出力
ポート４および入出力ポート５の図示していない選択／
非選択切替回路へ出力して、出力ポート４および入出力
ポート５を「選択」された状態にする。
５へ出力されることで、図５に示す選択切替回路１５は
入出力設定レジスタに設定されているデータを無効にし
て入出力設定レジスタに設定されているデータと異なる
信号Ｓ２を入出力ポート５の図示していない入力ポート
／出力ポート切替回路へ出力して、入出力ポート５を出
力ポートに固定する。一方、また信号Ｓ３が選択切替回
路１２，１３へ出力されることで、図３に示す選択切替
回路１２，１３は出力ポート４および入出力ポート５に
供給されている「非選択」を示すセレクト信号を無効に
して「選択」を示すセレクト信号となる信号Ｓ３を出力
ポート４および入出力ポート５の図示していない選択／
非選択切替回路へ出力して、出力ポート４および入出力
ポート５を「選択」された状態にする。
【００１８】この結果、出力ポート４からは、レジスタ
３に設定された前記テスト出力データ“１”が出力ドラ
イバを介して各出力ビット端子から出力される。また、
入出力ポート５は出力ポートに固定されて、その各出力
ビット端子からは前記テスト出力データ“１”が出力ド
ライバを介して出力される。そして、これら各出力ポー
トから同時に出力されたテスト出力データにより出力ポ
ート４および入出力ポート５の出力端子または入出力端
子の出力ドライバの能力の測定評価を行う。
３に設定された前記テスト出力データ“１”が出力ドラ
イバを介して各出力ビット端子から出力される。また、
入出力ポート５は出力ポートに固定されて、その各出力
ビット端子からは前記テスト出力データ“１”が出力ド
ライバを介して出力される。そして、これら各出力ポー
トから同時に出力されたテスト出力データにより出力ポ
ート４および入出力ポート５の出力端子または入出力端
子の出力ドライバの能力の測定評価を行う。
【００１９】以上のように、この実施の形態１によれ
ば、半導体集積回路装置１００の出力ポート４および入
出力ポート５の出力端子または入出力端子の出力ドライ
バのＶOHやＩCC−Ｌｅａｋなどの能力測定評価を、テス
ト用入力端子１６からテスト用の信号を入力するだけで
プログラム動作によることなく、レジスタ３へ設定され
た１ビットのテスト出力データ“１”により同時に行う
ことができ、前記能力測定評価を行う際の効率が向上で
き、さらにテスト時間も短縮できる半導体集積回路装置
が得られる効果がある。また、新規にシングルチップマ
イクロコンピュータなどの半導体集積回路装置を開発す
る場合でも、内蔵メモリの種類、サイズや各種レジスタ
の構成、さらには端子の本数や機能が異なっていても、
テストプログラムを作成することなく、当該半導体集積
回路装置それ自体において前記能力測定評価を行うこと
ができ、前記能力測定評価の作業効率の向上、テスト時
間の短縮などが期待できる効果がある。
ば、半導体集積回路装置１００の出力ポート４および入
出力ポート５の出力端子または入出力端子の出力ドライ
バのＶOHやＩCC−Ｌｅａｋなどの能力測定評価を、テス
ト用入力端子１６からテスト用の信号を入力するだけで
プログラム動作によることなく、レジスタ３へ設定され
た１ビットのテスト出力データ“１”により同時に行う
ことができ、前記能力測定評価を行う際の効率が向上で
き、さらにテスト時間も短縮できる半導体集積回路装置
が得られる効果がある。また、新規にシングルチップマ
イクロコンピュータなどの半導体集積回路装置を開発す
る場合でも、内蔵メモリの種類、サイズや各種レジスタ
の構成、さらには端子の本数や機能が異なっていても、
テストプログラムを作成することなく、当該半導体集積
回路装置それ自体において前記能力測定評価を行うこと
ができ、前記能力測定評価の作業効率の向上、テスト時
間の短縮などが期待できる効果がある。
【００２０】なお、以上説明した実施の形態では、レジ
スタ３へ１ビットのテスト出力データ“１”が設定され
るものとして説明したが、テスト出力データ“０”を設
定するものであってもよく、このように構成したときに
は出力ポート４および入出力ポート５の出力端子または
入出力端子の出力ドライバのＶOLやＩCC−Ｌｅａｋなど
の能力測定評価が可能になる。
スタ３へ１ビットのテスト出力データ“１”が設定され
るものとして説明したが、テスト出力データ“０”を設
定するものであってもよく、このように構成したときに
は出力ポート４および入出力ポート５の出力端子または
入出力端子の出力ドライバのＶOLやＩCC−Ｌｅａｋなど
の能力測定評価が可能になる。
【００２１】また、レジスタ３へ設定されるテスト出力
データが、テスト用入力端子１６から入力されたテスト
用の信号により“１”または“０”に切り替えられるよ
うに構成してもよい。また、前記レジスタ３は、クロッ
クを必要としない単なるテスト専用のラッチ回路であっ
てもよい。
データが、テスト用入力端子１６から入力されたテスト
用の信号により“１”または“０”に切り替えられるよ
うに構成してもよい。また、前記レジスタ３は、クロッ
クを必要としない単なるテスト専用のラッチ回路であっ
てもよい。
【００２２】
【発明の効果】以上のように、この発明によれば、出力
端子および入出力端子の出力ドライバの能力の測定評価
を行うための信号をテスト用入力端子から入力して、前
記信号をもとに、テスト用制御ロジックによりテスト出
力データおよび制御信号を生成して出力し、前記テスト
出力データを保持し、前記制御信号をもとに選択切替回
路を制御して前記保持したテスト出力データに応じた出
力を前記出力端子および前記入出力端子の全てから同時
に得るように構成したので、プログラム動作によらず前
記テスト用入力端子から入力した前記信号により出力端
子および入出力端子の全てについての出力ドライバの能
力の測定評価を効率的かつ短時間のうちに行うことがで
きる効果がある。
端子および入出力端子の出力ドライバの能力の測定評価
を行うための信号をテスト用入力端子から入力して、前
記信号をもとに、テスト用制御ロジックによりテスト出
力データおよび制御信号を生成して出力し、前記テスト
出力データを保持し、前記制御信号をもとに選択切替回
路を制御して前記保持したテスト出力データに応じた出
力を前記出力端子および前記入出力端子の全てから同時
に得るように構成したので、プログラム動作によらず前
記テスト用入力端子から入力した前記信号により出力端
子および入出力端子の全てについての出力ドライバの能
力の測定評価を効率的かつ短時間のうちに行うことがで
きる効果がある。
【００２３】また、出力ドライバの能力の測定評価対象
となる半導体集積回路装置ごとに内蔵メモリの種類、サ
イズやレジスタの構成、さらには端子の本数や機能が異
なっていても、前記測定評価用のプログラムを作成する
ことなく測定評価対象となる半導体集積回路装置自体に
おいて出力端子および入出力端子の全てについての出力
ドライバの能力の測定評価を行うことができ、前記測定
評価の効率アップ、テスト時間の短縮を図ることができ
る効果がある。
となる半導体集積回路装置ごとに内蔵メモリの種類、サ
イズやレジスタの構成、さらには端子の本数や機能が異
なっていても、前記測定評価用のプログラムを作成する
ことなく測定評価対象となる半導体集積回路装置自体に
おいて出力端子および入出力端子の全てについての出力
ドライバの能力の測定評価を行うことができ、前記測定
評価の効率アップ、テスト時間の短縮を図ることができ
る効果がある。
【図１】 この発明の実施の実施の形態１による半導体
集積回路装置の要部を示す回路ブロック図である。
集積回路装置の要部を示す回路ブロック図である。
【図２】 この発明の実施の実施の形態１による半導体
集積回路装置の要部の選択切替回路の構成を示す回路図
である。
集積回路装置の要部の選択切替回路の構成を示す回路図
である。
【図３】 この発明の実施の実施の形態１による半導体
集積回路装置の要部の選択切替回路の構成を示す回路図
である。
集積回路装置の要部の選択切替回路の構成を示す回路図
である。
【図４】 この発明の実施の実施の形態１による半導体
集積回路装置の要部の選択切替回路の構成を示す回路図
である。
集積回路装置の要部の選択切替回路の構成を示す回路図
である。
【図５】 この発明の実施の実施の形態１による半導体
集積回路装置の要部の選択切替回路の構成を示す回路図
である。
集積回路装置の要部の選択切替回路の構成を示す回路図
である。
【図６】 従来の半導体集積回路装置における出力端子
または入出力端子の出力ドライブ能力の測定を行う際の
テスト回路の構成を示すブロック図である。
または入出力端子の出力ドライブ能力の測定を行う際の
テスト回路の構成を示すブロック図である。
１ テスト用制御ロジック回路（テスト用制御ロジッ
ク）、２，６〜１３ 選択切替回路、３ レジスタ（テ
スト出力データ保持回路）、１６ テスト用入力端子、
２２ データバス、１００ 半導体集積回路装置。
ク）、２，６〜１３ 選択切替回路、３ レジスタ（テ
スト出力データ保持回路）、１６ テスト用入力端子、
２２ データバス、１００ 半導体集積回路装置。
Claims (2)
- 【請求項１】 出力端子および入出力端子の出力ドライ
バの能力の測定評価を行うための信号を入力するテスト
用入力端子と、 該テスト用入力端子から入力された前記信号をもとに、
前記出力端子および前記入出力端子の出力ドライバから
の出力を決定するテスト出力データを生成し出力すると
ともに、前記出力端子および前記入出力端子から前記出
力を得るための制御信号を生成し出力するテスト用制御
ロジックと、 該テスト用制御ロジックから出力された前記テスト出力
データを保持するテスト出力データ保持回路と、 該テスト出力データ保持回路により保持された前記テス
ト出力データと前記制御信号をもとに、前記出力端子お
よび前記入出力端子の全てから同時に前記出力を得るた
めの選択切替回路とを備えた半導体集積回路装置。 - 【請求項２】 選択切替回路は、 テスト用制御ロジックから出力された制御信号をもと
に、入出力端子を入力端子または出力端子に設定する入
出力設定レジスタの設定値出力を無効にして前記入出力
端子を出力端子に設定する入出力選択切替回路と、 前記制御信号をもとに、前記出力端子および前記入出力
選択切替回路により設定された前記出力端子の全ての出
力ドライバとデータバスとの接続を切り離す一方、前記
出力端子の全ての出力ドライバへテスト出力データ保持
回路により保持されたテスト出力データを供給可能にす
るデータバス選択切替回路と、 前記出力端子のポートをアクティブに切り替えるポート
選択切替回路とを備えていることを特徴とする請求項１
記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10007944A JPH11203162A (ja) | 1998-01-19 | 1998-01-19 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10007944A JPH11203162A (ja) | 1998-01-19 | 1998-01-19 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11203162A true JPH11203162A (ja) | 1999-07-30 |
Family
ID=11679615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10007944A Pending JPH11203162A (ja) | 1998-01-19 | 1998-01-19 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11203162A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100723340B1 (ko) * | 1999-12-07 | 2007-05-30 | 마쯔시다덴기산교 가부시키가이샤 | 자기진단 테스트 기능을 갖는 반도체 집적회로장치 및 그테스트 방법 |
-
1998
- 1998-01-19 JP JP10007944A patent/JPH11203162A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100723340B1 (ko) * | 1999-12-07 | 2007-05-30 | 마쯔시다덴기산교 가부시키가이샤 | 자기진단 테스트 기능을 갖는 반도체 집적회로장치 및 그테스트 방법 |
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