JPH11204598A - ハイブリッドｉｃ - Google Patents
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- JPH11204598A JPH11204598A JP10006478A JP647898A JPH11204598A JP H11204598 A JPH11204598 A JP H11204598A JP 10006478 A JP10006478 A JP 10006478A JP 647898 A JP647898 A JP 647898A JP H11204598 A JPH11204598 A JP H11204598A
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
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- G01R31/2872—Environmental, reliability or burn-in testing related to electrical or environmental aspects, e.g. temperature, humidity, vibration, nuclear radiation
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Abstract
(57)【要約】
【課題】 ベアチップ実装された半導体パワー素子のゲ
ート・ソース間の定格電圧を超える電圧でバーンインテ
ストを行うことのできるハイブリッドＩＣを提供する 【解決手段】 本発明のハイブリッドＩＣは、半導体パ
ワー素子及び該半導体パワー素子の制御回路とで構成さ
れるハイブリッドＩＣにおいて、半導体パワー素子のゲ
ート・ソース間に所定の電位差を設けると共に、制御回
路に規定値以下の電圧を供給するバーンインテスト専用
の回路を形成する除去可能な配線を有することを特徴と
する。
ート・ソース間の定格電圧を超える電圧でバーンインテ
ストを行うことのできるハイブリッドＩＣを提供する 【解決手段】 本発明のハイブリッドＩＣは、半導体パ
ワー素子及び該半導体パワー素子の制御回路とで構成さ
れるハイブリッドＩＣにおいて、半導体パワー素子のゲ
ート・ソース間に所定の電位差を設けると共に、制御回
路に規定値以下の電圧を供給するバーンインテスト専用
の回路を形成する除去可能な配線を有することを特徴と
する。
Description
【０００１】
【発明の属する技術分野】本発明は、パワーＭＯＳＦＥ
Ｔ等の半導体パワー素子をベアチップ実装したハイブリ
ッドＩＣのバーンインテストに関するものである。
Ｔ等の半導体パワー素子をベアチップ実装したハイブリ
ッドＩＣのバーンインテストに関するものである。
【０００２】
【従来の技術】従来より、パワーＭＯＳＦＥＴ等の半導
体パワー素子と当該半導体パワー素子を制御する制御回
路とを同一基板上に実装したハイブリッドＩＣが知られ
ている。上記ハイブリッドＩＣの基板には、トランスフ
ァーモールドされた半導体パワー素子を実装する場合も
あれば、モールドされていない半導体パワー素子を実装
（以下、ベアチップ実装という）する場合もある。
体パワー素子と当該半導体パワー素子を制御する制御回
路とを同一基板上に実装したハイブリッドＩＣが知られ
ている。上記ハイブリッドＩＣの基板には、トランスフ
ァーモールドされた半導体パワー素子を実装する場合も
あれば、モールドされていない半導体パワー素子を実装
（以下、ベアチップ実装という）する場合もある。
【０００３】
【発明が解決しようとする課題】トランスファーモール
ドされた半導体パワー素子の場合、ハイブリッドＩＣ基
板に実装する前の段階でバーンインテストを実行するこ
とができる。一方、樹脂などでモールドされていない半
導体パワー素子の場合、ベアチップ実装後のハイブリッ
ドＩＣ基板に対してバーンインテストを実行することに
なる。
ドされた半導体パワー素子の場合、ハイブリッドＩＣ基
板に実装する前の段階でバーンインテストを実行するこ
とができる。一方、樹脂などでモールドされていない半
導体パワー素子の場合、ベアチップ実装後のハイブリッ
ドＩＣ基板に対してバーンインテストを実行することに
なる。
【０００４】通常、ハイブリッドＩＣに実装される制御
回路には、半導体パワー素子のゲート・ソース間に定格
ＶGSS以上の電圧が印加されるのを防止するため保護用
のツェナーダイオードを備えることが多い。上記のツェ
ナーダイオードは、半導体パワー素子のゲート・ソース
間にツェナー電圧ＶZ（但し、ＶZ＜ＶGSSの関係を満た
す）以上の電圧が印加されないように働く。このため、
ベアチップ実装後の半導体パワー素子のゲート・ソース
間に上記ツェナー電圧ＶZを超える電圧を印加してバー
ンインテストを実行することはできなかった。また、半
導体パワー素子の定格電圧ＶGSSが制御回路の定格電圧
Ｖccよりも高い場合には、ゲート・ソース間の電圧を、
該制御回路に定格電圧Ｖcc以下の電圧が印加される値に
設定することが必要であった。
回路には、半導体パワー素子のゲート・ソース間に定格
ＶGSS以上の電圧が印加されるのを防止するため保護用
のツェナーダイオードを備えることが多い。上記のツェ
ナーダイオードは、半導体パワー素子のゲート・ソース
間にツェナー電圧ＶZ（但し、ＶZ＜ＶGSSの関係を満た
す）以上の電圧が印加されないように働く。このため、
ベアチップ実装後の半導体パワー素子のゲート・ソース
間に上記ツェナー電圧ＶZを超える電圧を印加してバー
ンインテストを実行することはできなかった。また、半
導体パワー素子の定格電圧ＶGSSが制御回路の定格電圧
Ｖccよりも高い場合には、ゲート・ソース間の電圧を、
該制御回路に定格電圧Ｖcc以下の電圧が印加される値に
設定することが必要であった。
【０００５】本発明の目的は、制御回路の定格電圧Ｖcc
や半導体パワー素子の保護用に設けるツェナーダイオー
ドのツェナー電圧ＶZによる制約を受けずに、半導体パ
ワー素子のバーンインテストを行うことのできるハイブ
リッドＩＣを提供することを目的とする。
や半導体パワー素子の保護用に設けるツェナーダイオー
ドのツェナー電圧ＶZによる制約を受けずに、半導体パ
ワー素子のバーンインテストを行うことのできるハイブ
リッドＩＣを提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明の第１のハイブリ
ッドＩＣは、半導体パワー素子及び該半導体パワー素子
の制御回路とで構成されるハイブリッドＩＣにおいて、
半導体パワー素子のゲート・ソース間に所定の電位差を
設けると共に、制御回路に供給される電圧を規定値以下
にするバーンインテスト用の回路を備え、上記回路は、
除去可能な配線を利用して形成されたことを特徴とす
る。
ッドＩＣは、半導体パワー素子及び該半導体パワー素子
の制御回路とで構成されるハイブリッドＩＣにおいて、
半導体パワー素子のゲート・ソース間に所定の電位差を
設けると共に、制御回路に供給される電圧を規定値以下
にするバーンインテスト用の回路を備え、上記回路は、
除去可能な配線を利用して形成されたことを特徴とす
る。
【０００７】本発明の第２のハイブリッドＩＣは、上記
第１のハイブリッドＩＣにおいて、上記除去可能な配線
として、バーンインテスト実行後に除去可能な低抵抗素
子を用いることを特徴とする。
第１のハイブリッドＩＣにおいて、上記除去可能な配線
として、バーンインテスト実行後に除去可能な低抵抗素
子を用いることを特徴とする。
【０００８】本発明の第３のハイブリッドＩＣは、上記
第１のハイブリッドＩＣにおいて、上記除去可能な配線
として、バーンインテスト実行後に開放可能なパターン
を有する配線を用いることを特徴とする。
第１のハイブリッドＩＣにおいて、上記除去可能な配線
として、バーンインテスト実行後に開放可能なパターン
を有する配線を用いることを特徴とする。
【０００９】本発明の第４のハイブリッドＩＣは、上記
第１乃至第３のハイブリッドＩＣにおいて、更に、バー
ンインテスト実行後に短絡可能なパターンを有する配線
を用いることを特徴とする。
第１乃至第３のハイブリッドＩＣにおいて、更に、バー
ンインテスト実行後に短絡可能なパターンを有する配線
を用いることを特徴とする。
【００１０】本発明の第５のハイブリッドＩＣは、半導
体パワー素子及び該半導体パワー素子の制御回路とで構
成されるハイブリッドＩＣにおいて、制御回路の所定の
素子への電圧の供給を遮断するスイッチを備えたことを
特徴とする。
体パワー素子及び該半導体パワー素子の制御回路とで構
成されるハイブリッドＩＣにおいて、制御回路の所定の
素子への電圧の供給を遮断するスイッチを備えたことを
特徴とする。
【００１１】
【発明の実施の形態】（１）発明の概要 本発明のハイブリッドＩＣは、製品としての設計図通り
の配線の他に、製品として完成する前に実行するバーン
インテスト用の配線を、バーンインテストの実行後に容
易に除去可能な状態で備える。また、必要に応じて、バ
ーンインテストの実行時に回路を開放しておき、バーン
インテストの実行後に短絡させる配線を備える。これに
より、制御回路の定格電圧Ｖccや半導体パワー素子の保
護用に設けるツェナーダイオードのツェナー電圧ＶZに
よる制約を受けずに、半導体パワー素子のゲート・ソー
ス間の定格電圧ＶGSSを超える電圧でのバーンインテス
トを実行可能にする。
の配線の他に、製品として完成する前に実行するバーン
インテスト用の配線を、バーンインテストの実行後に容
易に除去可能な状態で備える。また、必要に応じて、バ
ーンインテストの実行時に回路を開放しておき、バーン
インテストの実行後に短絡させる配線を備える。これに
より、制御回路の定格電圧Ｖccや半導体パワー素子の保
護用に設けるツェナーダイオードのツェナー電圧ＶZに
よる制約を受けずに、半導体パワー素子のゲート・ソー
ス間の定格電圧ＶGSSを超える電圧でのバーンインテス
トを実行可能にする。
【００１２】上記特徴を具備する本発明のハイブリッド
ＩＣの実施の形態１〜５について説明する前に、本発明
のハイブリッドＩＣの概要について説明する。図１は、
本発明の一実施例であるハイブリッドＩＣ１００の正面
図である。ハイブリッドＩＣ１００は、同一基板上に定
格電圧ＶGSSのパワーＭＯＳＦＥＴ１０１と定格電圧Ｖ
ccの制御回路１５０を実装してなる。パワーＭＯＳＦＥ
Ｔ１０１は、ベアチップ実装されている。図示するよう
にパワーＭＯＳＦＥＴ１０１は放熱板１０８上に設けら
れており、ソース１０２、ゲート１０３はアルミワイヤ
ボンドで基板表面に接続されている。ドレイン１０４
は、チップ裏面側に設けられている。制御回路１５０
は、ツェナー電圧ＶZ（但し、ＶZ＜ＶGSSの関係を満た
す）のツェナーダイオードを備えている。当該ツェナー
ダイオードは、パワーＭＯＳＦＥＴ１０１のゲート・ソ
ース間にツェナー電圧ＶZ以上の電圧が印加されないよ
うに電圧制御を行う。当該ハイブリッドＩＣ１００は、
縦３ｃｍ，横３．５ｃｍ程度の大きさである。
ＩＣの実施の形態１〜５について説明する前に、本発明
のハイブリッドＩＣの概要について説明する。図１は、
本発明の一実施例であるハイブリッドＩＣ１００の正面
図である。ハイブリッドＩＣ１００は、同一基板上に定
格電圧ＶGSSのパワーＭＯＳＦＥＴ１０１と定格電圧Ｖ
ccの制御回路１５０を実装してなる。パワーＭＯＳＦＥ
Ｔ１０１は、ベアチップ実装されている。図示するよう
にパワーＭＯＳＦＥＴ１０１は放熱板１０８上に設けら
れており、ソース１０２、ゲート１０３はアルミワイヤ
ボンドで基板表面に接続されている。ドレイン１０４
は、チップ裏面側に設けられている。制御回路１５０
は、ツェナー電圧ＶZ（但し、ＶZ＜ＶGSSの関係を満た
す）のツェナーダイオードを備えている。当該ツェナー
ダイオードは、パワーＭＯＳＦＥＴ１０１のゲート・ソ
ース間にツェナー電圧ＶZ以上の電圧が印加されないよ
うに電圧制御を行う。当該ハイブリッドＩＣ１００は、
縦３ｃｍ，横３．５ｃｍ程度の大きさである。
【００１３】ハイブリッドＩＣ１００は、はんだ付け予
定部１０６のようにバーンインテスト実行時には回路を
開放しておき、バーンインテスト実行後にはんだ付けを
行い回路を短絡する箇所、及び、レーザカット予定部１
０７のようにバーンインテスト実行時に回路を短絡して
おき、バーンインテスト実行後にレーザにより切断また
は除去して回路を開放する箇所を備える。なお、はんだ
付け予定部１０６及びレーザカット予定部１０７は、複
数の箇所に設けても良い。
定部１０６のようにバーンインテスト実行時には回路を
開放しておき、バーンインテスト実行後にはんだ付けを
行い回路を短絡する箇所、及び、レーザカット予定部１
０７のようにバーンインテスト実行時に回路を短絡して
おき、バーンインテスト実行後にレーザにより切断また
は除去して回路を開放する箇所を備える。なお、はんだ
付け予定部１０６及びレーザカット予定部１０７は、複
数の箇所に設けても良い。
【００１４】ハイブリッドＩＣ１００では、上記はんだ
付け予定部１０６及びレーザカット予定部１０７を利用
して、パワーＭＯＳＦＥＴ１０１のゲート・ソース間に
所定の電圧（例えば定格電圧ＶGSS）を印加すると共
に、ツェナーダイオードに印加される電圧をツェナー電
圧ＶZ以下にするバーンインテスト用の回路を形成す
る。これにより、保護用に設けるツェナーダイオードの
ツェナー電圧ＶZによる制約を受けずに、半導体パワー
素子のゲート・ソース間の定格電圧ＶGSSを超える電圧
でのバーンインテストを実行可能にする。
付け予定部１０６及びレーザカット予定部１０７を利用
して、パワーＭＯＳＦＥＴ１０１のゲート・ソース間に
所定の電圧（例えば定格電圧ＶGSS）を印加すると共
に、ツェナーダイオードに印加される電圧をツェナー電
圧ＶZ以下にするバーンインテスト用の回路を形成す
る。これにより、保護用に設けるツェナーダイオードの
ツェナー電圧ＶZによる制約を受けずに、半導体パワー
素子のゲート・ソース間の定格電圧ＶGSSを超える電圧
でのバーンインテストを実行可能にする。
【００１５】また、同様にして、制御回路１５０の定格
電圧ＶccがパワーＭＯＳＦＥＴ１０１の定格電圧ＶGSS
以下の場合には、はんだ付け予定部１０６及びレーザカ
ット予定部１０７を利用して制御回路１５０に印加され
る電圧を定格電圧Ｖccよりも低くするバーンインテスト
用の回路を形成する。これにより、制御回路の定格電圧
Ｖccによる制約を受けずに、半導体パワー素子のゲート
・ソース間の定格電圧ＶGSSを超える電圧でのバーンイ
ンテストを実行可能にする。
電圧ＶccがパワーＭＯＳＦＥＴ１０１の定格電圧ＶGSS
以下の場合には、はんだ付け予定部１０６及びレーザカ
ット予定部１０７を利用して制御回路１５０に印加され
る電圧を定格電圧Ｖccよりも低くするバーンインテスト
用の回路を形成する。これにより、制御回路の定格電圧
Ｖccによる制約を受けずに、半導体パワー素子のゲート
・ソース間の定格電圧ＶGSSを超える電圧でのバーンイ
ンテストを実行可能にする。
【００１６】バーンインテストの実行後は、はんだ付け
予定部１０６にはんだ付けを行い配線を接続し、レーザ
カット予定部１０７のレーザカットを行い配線を切断す
ることで、製品としてのハイブリッドＩＣ基板１００が
完成される。完成後のハイブリッドＩＣ１００は、外部
ピン１０５を残してパッケージングされる。
予定部１０６にはんだ付けを行い配線を接続し、レーザ
カット予定部１０７のレーザカットを行い配線を切断す
ることで、製品としてのハイブリッドＩＣ基板１００が
完成される。完成後のハイブリッドＩＣ１００は、外部
ピン１０５を残してパッケージングされる。
【００１７】（２）実施の形態１ 図２は、実施の形態１にかかるハイブリッドＩＣ２００
の回路図である。なお、上記ハイブリッドＩＣ１００と
同一の構成物については同一の参照番号を付し、ここで
の重複した説明は省く。ハイブリッドＩＣ２００は、バ
ーンインテストの実行時に、制御回路１５０内に内蔵さ
れる半導体パワー素子の保護回路を構成するツェナーダ
イオード１１５にツェナー電圧ＶZを超える電圧が印加
されないように、回路を短絡する配線１１２を設けたこ
とを特徴とする。配線１１２は、細線で囲むように、外
部ピン１０５ａにつながる配線上の点ａと、抵抗ＲG１
１１及び抵抗ＲGH１１０との間の点ｂとを接続して回路
を短絡させる。
の回路図である。なお、上記ハイブリッドＩＣ１００と
同一の構成物については同一の参照番号を付し、ここで
の重複した説明は省く。ハイブリッドＩＣ２００は、バ
ーンインテストの実行時に、制御回路１５０内に内蔵さ
れる半導体パワー素子の保護回路を構成するツェナーダ
イオード１１５にツェナー電圧ＶZを超える電圧が印加
されないように、回路を短絡する配線１１２を設けたこ
とを特徴とする。配線１１２は、細線で囲むように、外
部ピン１０５ａにつながる配線上の点ａと、抵抗ＲG１
１１及び抵抗ＲGH１１０との間の点ｂとを接続して回路
を短絡させる。
【００１８】ハイブリッドＩＣ２００の外部ピン１０５
ａには、電源２００より電源電圧ＶBが印加される。パ
ワーＭＯＳＦＥＴ１０１のソース１０２に接続される外
部ピン１０５ｂには、電源電圧ＶBが負荷２０１を介し
て印加される。外部ピン１０５ｃは、パワーＭＯＳＦＥ
Ｔ１０１のソース接地用端子として使用される。
ａには、電源２００より電源電圧ＶBが印加される。パ
ワーＭＯＳＦＥＴ１０１のソース１０２に接続される外
部ピン１０５ｂには、電源電圧ＶBが負荷２０１を介し
て印加される。外部ピン１０５ｃは、パワーＭＯＳＦＥ
Ｔ１０１のソース接地用端子として使用される。
【００１９】制御回路１５０内にはトランジスタ１１
３，１１６、ツェナーダイオード１１４、ダイオード１
１５、インバータ１１７、バッファ１１８より構成され
る保護回路が設けられている。
３，１１６、ツェナーダイオード１１４、ダイオード１
１５、インバータ１１７、バッファ１１８より構成され
る保護回路が設けられている。
【００２０】配線１１２が設けられていない場合におい
て、バッファ１１８の電位が”Ｈ”場合、トランジスタ
１１３はオン、トランジスタ１１６はオフとなってお
り、制御回路１５０の出力としてトランジスタ１１３の
エミッタ電圧が出力される。ここで、バッファ１１８の
電位がツェナー電圧ＶZよりも低い場合には、バッファ
１１８の電位からトランジスタ１１３のベース・エミッ
タ間電圧ＶBEを差し引いた電圧がパワーＭＯＳＦＥＴ１
０１のゲートに印加される。
て、バッファ１１８の電位が”Ｈ”場合、トランジスタ
１１３はオン、トランジスタ１１６はオフとなってお
り、制御回路１５０の出力としてトランジスタ１１３の
エミッタ電圧が出力される。ここで、バッファ１１８の
電位がツェナー電圧ＶZよりも低い場合には、バッファ
１１８の電位からトランジスタ１１３のベース・エミッ
タ間電圧ＶBEを差し引いた電圧がパワーＭＯＳＦＥＴ１
０１のゲートに印加される。
【００２１】また、バッファ１１８の電位がツェナー電
位ＶZよりも高い場合には、バッファ１１８の電位がツ
ェナーダイオード１１４でクランプされ、バッファ１１
８の電位に関係なくツェナー電圧ＶZからトランジスタ
１１３のベース・エミッタ間電圧ＶBEを差し引いた電圧
がパワーＭＯＳＦＥＴ１０１のゲートに印加される。
位ＶZよりも高い場合には、バッファ１１８の電位がツ
ェナーダイオード１１４でクランプされ、バッファ１１
８の電位に関係なくツェナー電圧ＶZからトランジスタ
１１３のベース・エミッタ間電圧ＶBEを差し引いた電圧
がパワーＭＯＳＦＥＴ１０１のゲートに印加される。
【００２２】当該保護回路によりパワーＭＯＳＦＥＴ１
０１のゲート・ソース間にツェナー電圧ＶZを超える電
圧が印加されるのが防止される。このことは、換言すれ
ば、配線１１２が設けられていない状態では、パワーＭ
ＯＳＦＥＴ１０１のゲートにツェナー電圧ＶZ以上の電
圧を印加することができないことを意味する。
０１のゲート・ソース間にツェナー電圧ＶZを超える電
圧が印加されるのが防止される。このことは、換言すれ
ば、配線１１２が設けられていない状態では、パワーＭ
ＯＳＦＥＴ１０１のゲートにツェナー電圧ＶZ以上の電
圧を印加することができないことを意味する。
【００２３】一方、配線１１２が設けられている状態に
おいて、外部ピン１０５ａに印加された電圧ＶBは、抵
抗ＲG１１１及びダイオード１１５を介してツェナーダ
イオード１１４に入力される。パワーＭＯＳＦＥＴ１０
１のゲート・ソース間の定格電圧ＶGSSが±２０Ｖであ
り、ツェナー電圧ＶZが１８Ｖ程度の場合、抵抗ＲG１１
１は、例えば２００Ω程度の値に設定する。抵抗ＲGH１
１０は、抵抗ＲG１１１に比べて十分小さな値に設定す
る。当該構成を採用することで、外部ピン１０５ａを介
して入力される電源電圧ＶBは、その大半がパワーＭＯ
ＳＦＥＴ１０１のゲートに印加される。
おいて、外部ピン１０５ａに印加された電圧ＶBは、抵
抗ＲG１１１及びダイオード１１５を介してツェナーダ
イオード１１４に入力される。パワーＭＯＳＦＥＴ１０
１のゲート・ソース間の定格電圧ＶGSSが±２０Ｖであ
り、ツェナー電圧ＶZが１８Ｖ程度の場合、抵抗ＲG１１
１は、例えば２００Ω程度の値に設定する。抵抗ＲGH１
１０は、抵抗ＲG１１１に比べて十分小さな値に設定す
る。当該構成を採用することで、外部ピン１０５ａを介
して入力される電源電圧ＶBは、その大半がパワーＭＯ
ＳＦＥＴ１０１のゲートに印加される。
【００２４】また、当該構成においてツェナーダイオー
ド１１４に流れる電流ＩZDは、（ＶB−（ダイオード１
１５における電圧降下）−（ツェナーダイオード１１４
による電圧降下））／ＲG１１１で表される。ツェナー
ダイオード１１４を内包するＩＣである制御回路１５０
の熱抵抗が１００℃／Ｗ程度の時、外部ピン１０５ａよ
り電源電圧ＶB＝２５Ｖを印加しても、ツェナーダイオ
ード１１４におけるパワーロスＰｗは、３２ｍＡ×１８
Ｖ＝０．５８Ｗ程度と小さく、制御回路１５０の温度上
昇分は１００×０．５８＝５８℃となる。一般に樹脂モ
ールドされたＩＣの耐熱温度は１５０度であり、この場
合において、周辺の温度が９２℃以下の場合には、ツェ
ナーダイオード１１４が破壊されることはない。
ド１１４に流れる電流ＩZDは、（ＶB−（ダイオード１
１５における電圧降下）−（ツェナーダイオード１１４
による電圧降下））／ＲG１１１で表される。ツェナー
ダイオード１１４を内包するＩＣである制御回路１５０
の熱抵抗が１００℃／Ｗ程度の時、外部ピン１０５ａよ
り電源電圧ＶB＝２５Ｖを印加しても、ツェナーダイオ
ード１１４におけるパワーロスＰｗは、３２ｍＡ×１８
Ｖ＝０．５８Ｗ程度と小さく、制御回路１５０の温度上
昇分は１００×０．５８＝５８℃となる。一般に樹脂モ
ールドされたＩＣの耐熱温度は１５０度であり、この場
合において、周辺の温度が９２℃以下の場合には、ツェ
ナーダイオード１１４が破壊されることはない。
【００２５】以上のことより理解されるように、配線１
１２を設けることで、パワーＭＯＳＦＥＴ１０１のゲー
ト・ソース間にツェナー電圧ＶZ及び定格電圧ＶGSSを超
える例えば２５Ｖの電圧を印加してバーンインテストを
行うことが可能になる。
１２を設けることで、パワーＭＯＳＦＥＴ１０１のゲー
ト・ソース間にツェナー電圧ＶZ及び定格電圧ＶGSSを超
える例えば２５Ｖの電圧を印加してバーンインテストを
行うことが可能になる。
【００２６】バーンインテストの実行後には、上記配線
１１２をレーザなどで切断して回路を開放する。これに
より、製品としてのハイブリッドＩＣ基板２００が完成
される。
１１２をレーザなどで切断して回路を開放する。これに
より、製品としてのハイブリッドＩＣ基板２００が完成
される。
【００２７】（３）実施の形態２ 図３は、実施の形態２にかかるハイブリッドＩＣ３００
の要部構成を示す図である。本回路図は、図２に示した
実施の形態１にかかるハイブリッドＩＣ２００の点線１
４０で囲んだ部分の構成を示す図である。この点線部分
１４０を除く回路の構成は、ハイブリッドＩＣ２００と
同じである。
の要部構成を示す図である。本回路図は、図２に示した
実施の形態１にかかるハイブリッドＩＣ２００の点線１
４０で囲んだ部分の構成を示す図である。この点線部分
１４０を除く回路の構成は、ハイブリッドＩＣ２００と
同じである。
【００２８】ハイブリッドＩＣ３００では、厚膜抵抗基
板をベースにしており、電源電圧ＶBの印加される配線
上の点ａと、抵抗ＲG１１１及び抵抗ＲGH１１０との間
の点ｂとの間を、厚膜印刷抵抗ＲCD１２０を用いて短絡
する。なお、ハイブリッドＩＣ３００が金属基板等の印
刷抵抗が使用できない基板をベースにしている場合に
は、抵抗ＲCD１２０としてトリマブルチップ抵抗器を用
いれば良い。
板をベースにしており、電源電圧ＶBの印加される配線
上の点ａと、抵抗ＲG１１１及び抵抗ＲGH１１０との間
の点ｂとの間を、厚膜印刷抵抗ＲCD１２０を用いて短絡
する。なお、ハイブリッドＩＣ３００が金属基板等の印
刷抵抗が使用できない基板をベースにしている場合に
は、抵抗ＲCD１２０としてトリマブルチップ抵抗器を用
いれば良い。
【００２９】上記構成において、半導体パワー素子１０
１に印加される電圧は、抵抗ＲCD１２０とＲG１１１と
の分圧値となるため、抵抗ＲCD１２０は、抵抗ＲG１１
１よりも十分小さな抵抗値に設定することが必要であ
る。たとえば、ＲG１１１の値が２００Ωの場合には、
ＲCD１２０は、数Ω〜数１０Ω程度に設定することが好
ましい。
１に印加される電圧は、抵抗ＲCD１２０とＲG１１１と
の分圧値となるため、抵抗ＲCD１２０は、抵抗ＲG１１
１よりも十分小さな抵抗値に設定することが必要であ
る。たとえば、ＲG１１１の値が２００Ωの場合には、
ＲCD１２０は、数Ω〜数１０Ω程度に設定することが好
ましい。
【００３０】点ａと点ｂ間を抵抗ＲCD１２０を用いて短
絡したことによる作用及び効果、及び、当該抵抗ＲCD１
２０を除去又はレーザにより切断して回路を開放するこ
とで生じる作用及び効果については、上記実施の形態１
で説明したハイブリッドＩＣ２００と同じである。しか
し、本実施の形態におけるハイブリッドＩＣ３００のよ
うに、単なる配線１１２を用いて回路を短絡する場合に
比べて、抵抗ＲCD１２０を用いて回路を短絡した方が、
バーンインテスト実行後に行うレーザビームによる回路
の開放が容易となる利点を有する。
絡したことによる作用及び効果、及び、当該抵抗ＲCD１
２０を除去又はレーザにより切断して回路を開放するこ
とで生じる作用及び効果については、上記実施の形態１
で説明したハイブリッドＩＣ２００と同じである。しか
し、本実施の形態におけるハイブリッドＩＣ３００のよ
うに、単なる配線１１２を用いて回路を短絡する場合に
比べて、抵抗ＲCD１２０を用いて回路を短絡した方が、
バーンインテスト実行後に行うレーザビームによる回路
の開放が容易となる利点を有する。
【００３１】（４）実施の形態３ 図４は、実施の形態３にかかるハイブリッドＩＣ４００
の要部構成を示す図である。本回路図は、図２に示した
実施の形態１にかかるハイブリッドＩＣ２００の点線１
４０で囲んだ部分の構成を示す図である。この点線部分
１４０を除く回路の構成は、ハイブリッドＩＣ２００と
同じである。上記実施の形態１及び２で示したハイブリ
ッドＩＣ２００及び３００では、抵抗ＲG１１１の値が
小さい場合、ツェナーダイオード１１４の動抵抗を小さ
くして熱抵抗を下げるため、ツェナーダイオード１１４
のサイズを大きくする必要があった。ハイブリッドＩＣ
４００では、バーンインテストの実行時には、電源電圧
ＶBの印加される配線上の点ａと、抵抗ＲG１１１及び抵
抗ＲGH１１０との間の点ｂとの間を短絡すると共に、点
ｂから抵抗ＲGを介して制御回路１５０に延びる配線を
開放する。
の要部構成を示す図である。本回路図は、図２に示した
実施の形態１にかかるハイブリッドＩＣ２００の点線１
４０で囲んだ部分の構成を示す図である。この点線部分
１４０を除く回路の構成は、ハイブリッドＩＣ２００と
同じである。上記実施の形態１及び２で示したハイブリ
ッドＩＣ２００及び３００では、抵抗ＲG１１１の値が
小さい場合、ツェナーダイオード１１４の動抵抗を小さ
くして熱抵抗を下げるため、ツェナーダイオード１１４
のサイズを大きくする必要があった。ハイブリッドＩＣ
４００では、バーンインテストの実行時には、電源電圧
ＶBの印加される配線上の点ａと、抵抗ＲG１１１及び抵
抗ＲGH１１０との間の点ｂとの間を短絡すると共に、点
ｂから抵抗ＲGを介して制御回路１５０に延びる配線を
開放する。
【００３２】ハイブリッドＩＣ４００では、図１に示し
たはんだ付け予定部１０６と同じ形状のはんだ付け部１
２１及び１２２を基板上に設ける。バーンインテストの
実行時には、はんだ付け部１２１にはんだ付けを行って
おき、外部ピン１０５ａより供給される電源電圧ＶBを
直接半導体パワー素子１０１のゲートに印加する。ま
た、はんだ付け部１２２を開放しておき、抵抗ＲG１１
１を介して制御回路１５０に電圧が印加されるのを防止
する。
たはんだ付け予定部１０６と同じ形状のはんだ付け部１
２１及び１２２を基板上に設ける。バーンインテストの
実行時には、はんだ付け部１２１にはんだ付けを行って
おき、外部ピン１０５ａより供給される電源電圧ＶBを
直接半導体パワー素子１０１のゲートに印加する。ま
た、はんだ付け部１２２を開放しておき、抵抗ＲG１１
１を介して制御回路１５０に電圧が印加されるのを防止
する。
【００３３】図５は、はんだ付け部１２２の構成を示す
図である。（ａ）に示すように、はんだ付け部１２２
は、接続する一方の端子を略コ字状に囲む配線パターン
を採用する。当該配線パターンを採用することで、
（ｂ）に示すように、はんだ１２５を一点に付けるだけ
で、正確に配線の接続を行うことができる。また、少量
のはんだで配線の接続を行うため、はんだを吸い取る
（除去する）ことも容易に行うことができる。なお、は
んだ付け部１２１、及び、以下に説明する実施の形態４
で用いるはんだ付け部１２３の構成も上記はんだ付け部
１２２と同じである。
図である。（ａ）に示すように、はんだ付け部１２２
は、接続する一方の端子を略コ字状に囲む配線パターン
を採用する。当該配線パターンを採用することで、
（ｂ）に示すように、はんだ１２５を一点に付けるだけ
で、正確に配線の接続を行うことができる。また、少量
のはんだで配線の接続を行うため、はんだを吸い取る
（除去する）ことも容易に行うことができる。なお、は
んだ付け部１２１、及び、以下に説明する実施の形態４
で用いるはんだ付け部１２３の構成も上記はんだ付け部
１２２と同じである。
【００３４】バーンインテストの実行後は、はんだ付け
部１２１のはんだを吸い取り配線を切断すると共に、は
んだ付け部１２２のはんだ付けを行い配線を接続する。
これにより、製品としてのハイブリッドＩＣ４００を完
成することができる。
部１２１のはんだを吸い取り配線を切断すると共に、は
んだ付け部１２２のはんだ付けを行い配線を接続する。
これにより、製品としてのハイブリッドＩＣ４００を完
成することができる。
【００３５】（５）実施の形態４ 図６は、実施の形態４にかかるハイブリッドＩＣ５００
の構成を示す図である。ハイブリッドＩＣ５００は、上
記実施の形態３にかかるハイブリッドＩＣ４００に更に
はんだ付け部１２３を追加したものである。
の構成を示す図である。ハイブリッドＩＣ５００は、上
記実施の形態３にかかるハイブリッドＩＣ４００に更に
はんだ付け部１２３を追加したものである。
【００３６】バーンインテストの実行時には、はんだ付
け部１２１のはんだ付けを行うと共に、はんだ付け部１
２２、１２３にははんだ付けを行わない。これにより、
バーンインテストの実行時には制御回路１５０と、半導
体パワー素子１０１とが完全に分離されることとなり、
制御回路１５０の定格電圧Ｖcc及びツェナー電圧ＶZを
考慮せずに適切なバーンインテストを実行することがで
きる。
け部１２１のはんだ付けを行うと共に、はんだ付け部１
２２、１２３にははんだ付けを行わない。これにより、
バーンインテストの実行時には制御回路１５０と、半導
体パワー素子１０１とが完全に分離されることとなり、
制御回路１５０の定格電圧Ｖcc及びツェナー電圧ＶZを
考慮せずに適切なバーンインテストを実行することがで
きる。
【００３７】バーンインテストの実行後には、はんだ付
け部１２１のはんだを吸い取り配線を切断すると共に、
はんだ付け部１２２、１２３のはんだ付けを行い配線を
接続する。これにより、製品としてのハイブリッドＩＣ
５００が完成される。
け部１２１のはんだを吸い取り配線を切断すると共に、
はんだ付け部１２２、１２３のはんだ付けを行い配線を
接続する。これにより、製品としてのハイブリッドＩＣ
５００が完成される。
【００３８】（６）実施の形態５ 図７は、実施の形態５にかかるハイブリッドＩＣ６００
の要部構成を示す図である。本回路図は、図２に示した
実施の形態１にかかるハイブリッドＩＣ２００の点線１
５０で囲んだ部分、即ち制御回路１５０の構成を示す図
である。この制御回路１５０を除く点線１４０で囲んだ
部分の構成は、実施の形態１のハイブリッドＩＣ２００
より配線１１２を除去したものを採用する。
の要部構成を示す図である。本回路図は、図２に示した
実施の形態１にかかるハイブリッドＩＣ２００の点線１
５０で囲んだ部分、即ち制御回路１５０の構成を示す図
である。この制御回路１５０を除く点線１４０で囲んだ
部分の構成は、実施の形態１のハイブリッドＩＣ２００
より配線１１２を除去したものを採用する。
【００３９】ハイブリッドＩＣ６００は、バーンインテ
ストの実行時にツェナーダイオード１１４にツェナー電
圧ＶZ以上の電圧が印加されるのを防止するため、該ツ
ェナーダイオード１１４の電圧入力部にスイッチ１３０
を設けたことを特徴とする。当該スイッチ１３０は、”
Ｌ”のＢＩ信号が入力されている場合に回路を接続
し、”Ｈ”のＢＩ信号が入力されているときに回路を切
断するものである。バーンインテストの実行時に”Ｈ”
のＢＩ信号を供給してスイッチ１３０を切断しておくこ
とで、保護対象の回路素子（ツェナーダイオード１１
４）は保護される。
ストの実行時にツェナーダイオード１１４にツェナー電
圧ＶZ以上の電圧が印加されるのを防止するため、該ツ
ェナーダイオード１１４の電圧入力部にスイッチ１３０
を設けたことを特徴とする。当該スイッチ１３０は、”
Ｌ”のＢＩ信号が入力されている場合に回路を接続
し、”Ｈ”のＢＩ信号が入力されているときに回路を切
断するものである。バーンインテストの実行時に”Ｈ”
のＢＩ信号を供給してスイッチ１３０を切断しておくこ
とで、保護対象の回路素子（ツェナーダイオード１１
４）は保護される。
【００４０】なお、バーンインテストの実行時に制御回
路１５０に定格電圧Ｖcc以上の電圧が印加されるのを防
止するため、点ｃ及び点ｄの位置に上記スイッチ１３０
と同じスイッチを設けても良い。当該構成を採用するこ
とで、パワーＭＯＳＦＥＴ１０１のバーンインテスト実
行時に制御回路１５０全体を保護することができる。
路１５０に定格電圧Ｖcc以上の電圧が印加されるのを防
止するため、点ｃ及び点ｄの位置に上記スイッチ１３０
と同じスイッチを設けても良い。当該構成を採用するこ
とで、パワーＭＯＳＦＥＴ１０１のバーンインテスト実
行時に制御回路１５０全体を保護することができる。
【００４１】ハイブリッドＩＣ６００では、スイッチ１
３０を採用することで、はんだを用いずに適切なバーン
インテストを実行することができる。なお、上記スイッ
チ１３０は、逆特性のものを用いても良い。
３０を採用することで、はんだを用いずに適切なバーン
インテストを実行することができる。なお、上記スイッ
チ１３０は、逆特性のものを用いても良い。
【００４２】
【発明の効果】本発明の第１のハイブリッドＩＣでは、
半導体パワー素子のゲート・ソース間に所定の電位差を
設けると共に、制御回路に規定値以下の電圧を供給する
バーンインテスト専用の回路を備え、該回路は除去可能
な配線を利用して形成されている。上記バーンインテス
ト用の回路を備えることで、制御回路の定格電圧ＶGSS
や半導体パワー素子の保護用に設けられるツェナーダイ
オードのツェナー電圧ＶZの制約を受けることなく、適
切なバーンインテストを実行することができる。また、
バーンインテストの実行後は、該バーンインテスト用の
回路を除去することで、容易に製品としてのハイブリッ
ドＩＣを形成することができる。
半導体パワー素子のゲート・ソース間に所定の電位差を
設けると共に、制御回路に規定値以下の電圧を供給する
バーンインテスト専用の回路を備え、該回路は除去可能
な配線を利用して形成されている。上記バーンインテス
ト用の回路を備えることで、制御回路の定格電圧ＶGSS
や半導体パワー素子の保護用に設けられるツェナーダイ
オードのツェナー電圧ＶZの制約を受けることなく、適
切なバーンインテストを実行することができる。また、
バーンインテストの実行後は、該バーンインテスト用の
回路を除去することで、容易に製品としてのハイブリッ
ドＩＣを形成することができる。
【００４３】本発明の第２のハイブリッドＩＣでは、上
記第１のハイブリッドＩＣにおいて、除去可能な配線と
して、バーンインテスト実行後に除去可能な低抵抗素子
を用いることで、バーンインテスト実行後における配線
の除去を容易にすることができる。
記第１のハイブリッドＩＣにおいて、除去可能な配線と
して、バーンインテスト実行後に除去可能な低抵抗素子
を用いることで、バーンインテスト実行後における配線
の除去を容易にすることができる。
【００４４】本発明の第３のハイブリッドＩＣでは、上
記第１のハイブリッドＩＣにおいて、除去可能な配線と
して、バーンインテスト実行後に開放可能なパターンを
有する配線を用いることで、バーンインテスト実行後に
おける配線の除去を用意にすることができる。
記第１のハイブリッドＩＣにおいて、除去可能な配線と
して、バーンインテスト実行後に開放可能なパターンを
有する配線を用いることで、バーンインテスト実行後に
おける配線の除去を用意にすることができる。
【００４５】本発明の第４のハイブリッドＩＣでは、上
記第１〜第３のハイブリッドＩＣにおいて、更に、バー
ンインテスト実行後に短絡可能なパターンを有する配線
を用いることで、より適切なバーンインテスト用の回路
を構成することができる。
記第１〜第３のハイブリッドＩＣにおいて、更に、バー
ンインテスト実行後に短絡可能なパターンを有する配線
を用いることで、より適切なバーンインテスト用の回路
を構成することができる。
【００４６】本発明の第５のハイブリッドＩＣでは、半
導体パワー素子のゲート・ソース間に所定の電位差を設
けると共に、制御回路への電圧の供給を遮断するスイッ
チを備える。当該スイッチを備えることで、制御回路の
定格電圧ＶGSSや半導体パワー素子の保護用に設けられ
るツェナーダイオードのツェナー電圧ＶZの制約を受け
ることなく、適切なバーンインテストを実行することが
できる。また、バーンインテスト実行後には、スイッチ
を切り換えるだけで、製品としてのハイブリッドＩＣを
形成することができる。
導体パワー素子のゲート・ソース間に所定の電位差を設
けると共に、制御回路への電圧の供給を遮断するスイッ
チを備える。当該スイッチを備えることで、制御回路の
定格電圧ＶGSSや半導体パワー素子の保護用に設けられ
るツェナーダイオードのツェナー電圧ＶZの制約を受け
ることなく、適切なバーンインテストを実行することが
できる。また、バーンインテスト実行後には、スイッチ
を切り換えるだけで、製品としてのハイブリッドＩＣを
形成することができる。
【図１】 ハイブリッドＩＣの正面図を示す図である。
【図２】 実施の形態１にかかるハイブリッドＩＣの回
路図である。
路図である。
【図３】 実施の形態２にかかるハイブリッドＩＣの回
路図である。
路図である。
【図４】 実施の形態３にかかるハイブリッドＩＣの回
路図である。
路図である。
【図５】 はんだ付け部の構成を示す図である。
【図６】 実施の形態４にかかるハイブリッドＩＣの回
路図である。
路図である。
【図７】 実施の形態５にかかるハイブリッドＩＣの回
路図である。
路図である。
１００，２００，３００，４００，５００，６００ ハ
イブリッドＩＣ、 １０１ パワーＭＯＳＦＥＴ、 １
０３，１１１，１２０ 抵抗、 １１２ 配線、 １１
４ ツェナーダイオード、 １２１，１２２，１２３
はんだ付け部、１２５ はんだ、 １３０ スイッチ、
１５０ 制御回路、 ２００ 電源
イブリッドＩＣ、 １０１ パワーＭＯＳＦＥＴ、 １
０３，１１１，１２０ 抵抗、 １１２ 配線、 １１
４ ツェナーダイオード、 １２１，１２２，１２３
はんだ付け部、１２５ はんだ、 １３０ スイッチ、
１５０ 制御回路、 ２００ 電源
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 27/04 Ｔ 27/12
Claims (5)
- 【請求項１】 半導体パワー素子及び該半導体パワー素
子の制御回路とで構成されるハイブリッドＩＣにおい
て、 半導体パワー素子のゲート・ソース間に所定の電位差を
設けると共に、制御回路に供給される電圧を規定値以下
にするバーンインテスト用の回路を備え、 上記回路は、除去可能な配線を利用して形成されたこと
を特徴とするハイブリッドＩＣ。 - 【請求項２】 請求項１に記載のハイブリッドＩＣにお
いて、 上記除去可能な配線として、バーンインテスト実行後に
除去可能な低抵抗素子を用いることを特徴とするハイブ
リッドＩＣ。 - 【請求項３】 請求項１に記載のハイブリッドＩＣにお
いて、 上記除去可能な配線として、バーンインテスト実行後に
開放可能なパターンを有する配線を用いることを特徴と
するハイブリッドＩＣ。 - 【請求項４】 請求項１乃至請求項３の何れかに記載の
ハイブリッドＩＣにおいて、 更に、バーンインテスト実行後に短絡可能なパターンを
有する配線を用いることを特徴とするハイブリッドＩ
Ｃ。 - 【請求項５】 半導体パワー素子及び該半導体パワー素
子の制御回路とで構成されるハイブリッドＩＣにおい
て、 制御回路内の所定の素子への電圧の供給を遮断するスイ
ッチを備えたことを特徴とするハイブリッドＩＣ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10006478A JPH11204598A (ja) | 1998-01-16 | 1998-01-16 | ハイブリッドｉｃ |
| US09/100,245 US6157202A (en) | 1998-01-16 | 1998-06-19 | Hybrid IC with circuit for burn-in test |
| KR1019980030947A KR100306252B1 (ko) | 1998-01-16 | 1998-07-30 | 번인테스트용회로를갖는하이브리드아이씨 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10006478A JPH11204598A (ja) | 1998-01-16 | 1998-01-16 | ハイブリッドｉｃ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11204598A true JPH11204598A (ja) | 1999-07-30 |
Family
ID=11639592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10006478A Pending JPH11204598A (ja) | 1998-01-16 | 1998-01-16 | ハイブリッドｉｃ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6157202A (ja) |
| JP (1) | JPH11204598A (ja) |
| KR (1) | KR100306252B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6538857B1 (en) * | 2000-09-14 | 2003-03-25 | International Business Machines Corporation | Read head with N-cycle switch for electrostatic discharge (ESD) protection |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009071956A (ja) * | 2007-09-12 | 2009-04-02 | Mitsubishi Electric Corp | ゲート駆動回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59186330A (ja) * | 1983-04-06 | 1984-10-23 | Nippon Denso Co Ltd | ハイブリツド集積回路 |
| JP2922733B2 (ja) * | 1992-10-14 | 1999-07-26 | 三菱電機株式会社 | 混成集積回路装置 |
-
1998
- 1998-01-16 JP JP10006478A patent/JPH11204598A/ja active Pending
- 1998-06-19 US US09/100,245 patent/US6157202A/en not_active Expired - Fee Related
- 1998-07-30 KR KR1019980030947A patent/KR100306252B1/ko not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6538857B1 (en) * | 2000-09-14 | 2003-03-25 | International Business Machines Corporation | Read head with N-cycle switch for electrostatic discharge (ESD) protection |
Also Published As
| Publication number | Publication date |
|---|---|
| US6157202A (en) | 2000-12-05 |
| KR100306252B1 (ko) | 2001-11-30 |
| KR19990066729A (ko) | 1999-08-16 |
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| Date | Code | Title | Description |
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