JPH11204803A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11204803A JPH11204803A JP473298A JP473298A JPH11204803A JP H11204803 A JPH11204803 A JP H11204803A JP 473298 A JP473298 A JP 473298A JP 473298 A JP473298 A JP 473298A JP H11204803 A JPH11204803 A JP H11204803A
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Abstract
(57)【要約】
【課題】 高耐電圧化しても内部抵抗を小さいまま維持
できる構造の半導体装置の製造方法を提供すること。 【解決手段】 この製造方法は、制御電極層（Ｐ+ 拡散
層５）と接続された能動領域部から離れた所に位置され
る制御電極引き出し層（Ｐ+ 拡散層５´）に第１の無機
膜（Ｓｉ3 Ｎ4 膜６′）を選択的に形成した後、エピタ
キシャル成長を選択的に行って能動領域部にＮ- 型エピ
タキシャル成長単結晶層７（第１の単結晶層）を形成す
る工程と、単結晶層７表面の能動領域部の直上に第２の
無機膜（Ｓｉ3 Ｎ4 膜８）を選択的に形成した後にエピ
タキシャル成長を施して能動領域部以外の部分に第２の
単結晶層（Ｎ- 型エピタキシャル成長単結晶層９）を形
成する工程とを含む。この状態で耐電圧に関与する外周
部の高抵抗シリコン層の厚みｔ2 ＋ｔ3 を中央部の能動
領域部の厚みｔ2 に比べて約２倍とする。
できる構造の半導体装置の製造方法を提供すること。 【解決手段】 この製造方法は、制御電極層（Ｐ+ 拡散
層５）と接続された能動領域部から離れた所に位置され
る制御電極引き出し層（Ｐ+ 拡散層５´）に第１の無機
膜（Ｓｉ3 Ｎ4 膜６′）を選択的に形成した後、エピタ
キシャル成長を選択的に行って能動領域部にＮ- 型エピ
タキシャル成長単結晶層７（第１の単結晶層）を形成す
る工程と、単結晶層７表面の能動領域部の直上に第２の
無機膜（Ｓｉ3 Ｎ4 膜８）を選択的に形成した後にエピ
タキシャル成長を施して能動領域部以外の部分に第２の
単結晶層（Ｎ- 型エピタキシャル成長単結晶層９）を形
成する工程とを含む。この状態で耐電圧に関与する外周
部の高抵抗シリコン層の厚みｔ2 ＋ｔ3 を中央部の能動
領域部の厚みｔ2 に比べて約２倍とする。
Description
【０００１】
【発明の属する技術分野】本発明は、主として埋込みゲ
ート構造を有する静電誘導型トランジスタ（Ｓｔａｔｉ
ｃ Ｉｎｄｕｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ／以
下、ＳＩＴと呼ぶ）に代表される制御電極が単結晶の内
部に埋込まれて成る半導体装置の製造方法に関する。
ート構造を有する静電誘導型トランジスタ（Ｓｔａｔｉ
ｃ Ｉｎｄｕｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ／以
下、ＳＩＴと呼ぶ）に代表される制御電極が単結晶の内
部に埋込まれて成る半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来、この種の半導体装置として、例え
ばＳＩＴを製造する場合にはその手順として図２（ａ）
〜（ｈ）の側面断面図に示されるような各工程に従って
行っている。
ばＳＩＴを製造する場合にはその手順として図２（ａ）
〜（ｈ）の側面断面図に示されるような各工程に従って
行っている。
【０００３】即ち、ここでは先ず図２（ａ）に示される
ように、第１導電型であるＮ+ ドレインオーミック層２
３上に第１導電型とは逆な第２導電型であるＮ- ドレイ
ンオーミック層２４を積層して成る半導体基板に対し、
同図（ｂ）に示されるように、Ｎ+ ドレインオーミック
層２３側の表面上にＳｉＯ2 膜による熱酸化膜３´を形
成すると共に、反対側のＮ- ドレインオーミック層２４
表面上にパターン化されたＳｉＯ2 膜１４を形成する。
ように、第１導電型であるＮ+ ドレインオーミック層２
３上に第１導電型とは逆な第２導電型であるＮ- ドレイ
ンオーミック層２４を積層して成る半導体基板に対し、
同図（ｂ）に示されるように、Ｎ+ ドレインオーミック
層２３側の表面上にＳｉＯ2 膜による熱酸化膜３´を形
成すると共に、反対側のＮ- ドレインオーミック層２４
表面上にパターン化されたＳｉＯ2 膜１４を形成する。
【０００４】次に、図２（ｃ）に示されるように、Ｎ-
ドレインオーミック層２４表面上に通常のフォトリソグ
ラフィー手法によりストライプ又はメッシュ状の選択開
孔を施し、第１の導電型である不純物拡散を施すことに
より制御電極層としてのＰ+拡散層（埋込みゲート層）
１５及びそれに連結した制御電極引き出し層としてのＰ
+ 拡散層（ゲート電極層）１５´を形成する。
ドレインオーミック層２４表面上に通常のフォトリソグ
ラフィー手法によりストライプ又はメッシュ状の選択開
孔を施し、第１の導電型である不純物拡散を施すことに
より制御電極層としてのＰ+拡散層（埋込みゲート層）
１５及びそれに連結した制御電極引き出し層としてのＰ
+ 拡散層（ゲート電極層）１５´を形成する。
【０００５】更に、図２（ｄ）に示されるように、これ
らの制御電極上にＮ型の半導体単結晶をエピタキシャル
成長させてソース層となるＮ型エピタキシャル成長単結
晶層１７を形成することによって埋込んだ後、同図
（ｅ）に示されるように、ＳｉＯ2 膜による熱酸化膜１
８を形成する。
らの制御電極上にＮ型の半導体単結晶をエピタキシャル
成長させてソース層となるＮ型エピタキシャル成長単結
晶層１７を形成することによって埋込んだ後、同図
（ｅ）に示されるように、ＳｉＯ2 膜による熱酸化膜１
８を形成する。
【０００６】引き続き、図２（ｆ）に示されるように、
通常の熱酸化及びフォトリソグラフィー手法により熱酸
化膜１８を除去して制御電極層の一部を開孔してからＮ
型エピタキシャル成長単結晶層１７の厚みにほぼ等しい
深さで開孔部のみを選択的にエッチング除去して制御電
極部の局部（Ｐ+ 拡散層１５´）を露呈させる。
通常の熱酸化及びフォトリソグラフィー手法により熱酸
化膜１８を除去して制御電極層の一部を開孔してからＮ
型エピタキシャル成長単結晶層１７の厚みにほぼ等しい
深さで開孔部のみを選択的にエッチング除去して制御電
極部の局部（Ｐ+ 拡散層１５´）を露呈させる。
【０００７】更に、図２（ｇ）に示されるように、熱酸
化及びフォトリソグラフィー手法による選択開孔と不純
物拡散とによりＮ型エピタキシャル成長単結晶層１７に
対してＮ+ ソースオーミック層１９の形成を行い、この
後にゲート・ドレイン間ＰＮ接合構造の完成のためのメ
サエッチ溝Ｖ´を選択エッチングにより形成してＳＩＴ
の基本構造を得る。
化及びフォトリソグラフィー手法による選択開孔と不純
物拡散とによりＮ型エピタキシャル成長単結晶層１７に
対してＮ+ ソースオーミック層１９の形成を行い、この
後にゲート・ドレイン間ＰＮ接合構造の完成のためのメ
サエッチ溝Ｖ´を選択エッチングにより形成してＳＩＴ
の基本構造を得る。
【０００８】最後に、高純度アルミニウムを用いて真空
蒸着又はスパッタリングにより各部への電極金属膜の形
成及びフォトリソグラフィー手法による各電極金属膜の
分離を行うことにより、図２（ｈ）に示されるように、
Ｎ+ ドレインオーミック層２３側にドレイン電極メタル
層２１を有し、且つその反対側にメサエッチ溝Ｖ´周囲
のゲート電極メタル層２２及びＮ+ ソースオーミック層
１９上のソース電極メタル層２０を有する構造としてＳ
ＩＴを完成させる。尚、このＳＩＴでは、図２（ｈ）に
示されるように、耐電圧に関与する半導体層の厚さとし
て、外周部Ａ及び能動領域部Ｂの何れも同じ厚さｔ４と
なっている。
蒸着又はスパッタリングにより各部への電極金属膜の形
成及びフォトリソグラフィー手法による各電極金属膜の
分離を行うことにより、図２（ｈ）に示されるように、
Ｎ+ ドレインオーミック層２３側にドレイン電極メタル
層２１を有し、且つその反対側にメサエッチ溝Ｖ´周囲
のゲート電極メタル層２２及びＮ+ ソースオーミック層
１９上のソース電極メタル層２０を有する構造としてＳ
ＩＴを完成させる。尚、このＳＩＴでは、図２（ｈ）に
示されるように、耐電圧に関与する半導体層の厚さとし
て、外周部Ａ及び能動領域部Ｂの何れも同じ厚さｔ４と
なっている。
【０００９】
【発明が解決しようとする課題】上述したＳＩＴの製造
方法の場合、耐電圧に関与する半導体層の厚さが外周部
及び能動領域部の何れも同じになっているが、一層の高
耐電圧化を望んで厚みを大きくすると、それに比例して
内部抵抗も大きくなってしまうという構造的な欠点があ
る。
方法の場合、耐電圧に関与する半導体層の厚さが外周部
及び能動領域部の何れも同じになっているが、一層の高
耐電圧化を望んで厚みを大きくすると、それに比例して
内部抵抗も大きくなってしまうという構造的な欠点があ
る。
【００１０】本発明は、このような問題点を解決すべく
なされたもので、その技術的課題は、高耐電圧化しても
内部抵抗を小さいまま維持できる構造の半導体装置の製
造方法を提供することにある。
なされたもので、その技術的課題は、高耐電圧化しても
内部抵抗を小さいまま維持できる構造の半導体装置の製
造方法を提供することにある。
【００１１】
【課題を解決するための手段】本発明によれば、制御電
極層を単結晶内部に埋込んだ構造の半導体装置の製造方
法において、制御電極層と接続された能動領域部から離
れた所に位置される制御電極引き出し部に第１の無機膜
を選択的に形成した後にエピタキシャル成長を選択的に
行って該能動領域部に第１の単結晶層を形成する工程
と、第１の単結晶層表面の能動領域部の直上に第２の無
機膜を選択的に形成した後にエピタキシャル成長を施し
て該能動領域部以外の部分に第２の単結晶層を形成する
工程とを含む半導体装置の製造方法が得られる。
極層を単結晶内部に埋込んだ構造の半導体装置の製造方
法において、制御電極層と接続された能動領域部から離
れた所に位置される制御電極引き出し部に第１の無機膜
を選択的に形成した後にエピタキシャル成長を選択的に
行って該能動領域部に第１の単結晶層を形成する工程
と、第１の単結晶層表面の能動領域部の直上に第２の無
機膜を選択的に形成した後にエピタキシャル成長を施し
て該能動領域部以外の部分に第２の単結晶層を形成する
工程とを含む半導体装置の製造方法が得られる。
【００１２】
【発明の実施の形態】以下に、本発明の半導体装置の製
造方法について、図面を参照して詳細に説明する。図１
（ａ）〜（ｉ）は、本発明の一実施例に係る埋込みゲー
ト型Ｎチャンネル大電力ＳＩＴを製造する場合の手順を
工程別に示した側面断面図である。
造方法について、図面を参照して詳細に説明する。図１
（ａ）〜（ｉ）は、本発明の一実施例に係る埋込みゲー
ト型Ｎチャンネル大電力ＳＩＴを製造する場合の手順を
工程別に示した側面断面図である。
【００１３】ここでは先ず図１（ａ）に示されるよう
に、比抵抗ρが０．００２Ωｃｍ以下のリンガドープさ
れた面方位（１１１）で厚みが３００μｍの第１導電型
であるＮ+ シリコン基板（ソース電極層）１上に対し、
同図（ｂ）に示されるように、成長原材料としてＳｉＣ
ｌ4 を用いると共に、キャリアガスにＨ2 を用いて温度
条件１２００℃でエピタキシャル成長させて厚さｔ１の
Ｎ型エピタキシャル成長単結晶層（ソース層）２を形成
する。ここでのＮ型エピタキシャル成長単結晶層２は、
比抵抗が４Ωｃｍであり、厚さｔ1 が２０μｍに設定さ
れている。
に、比抵抗ρが０．００２Ωｃｍ以下のリンガドープさ
れた面方位（１１１）で厚みが３００μｍの第１導電型
であるＮ+ シリコン基板（ソース電極層）１上に対し、
同図（ｂ）に示されるように、成長原材料としてＳｉＣ
ｌ4 を用いると共に、キャリアガスにＨ2 を用いて温度
条件１２００℃でエピタキシャル成長させて厚さｔ１の
Ｎ型エピタキシャル成長単結晶層（ソース層）２を形成
する。ここでのＮ型エピタキシャル成長単結晶層２は、
比抵抗が４Ωｃｍであり、厚さｔ1 が２０μｍに設定さ
れている。
【００１４】次に、図１（ｃ）に示されるように、同図
（ｂ）の前工程での基板に対し、ウェットＯ2 雰囲気中
で温度条件１１００℃として１５分間熱酸化を施してＮ
型エピタキシャル成長単結晶層２上の全面にＳｉＯ2 膜
による熱酸化膜３を形成した後、この熱酸化膜３上にネ
ガタイプフォトレジストを約１μｍの厚みで回転塗布し
て予熱することにより、隙間が２μｍ，ピッチが１０μ
ｍのストライプ状のレジストパターンとしてネガ型フォ
トレジスト層４を形成する。
（ｂ）の前工程での基板に対し、ウェットＯ2 雰囲気中
で温度条件１１００℃として１５分間熱酸化を施してＮ
型エピタキシャル成長単結晶層２上の全面にＳｉＯ2 膜
による熱酸化膜３を形成した後、この熱酸化膜３上にネ
ガタイプフォトレジストを約１μｍの厚みで回転塗布し
て予熱することにより、隙間が２μｍ，ピッチが１０μ
ｍのストライプ状のレジストパターンとしてネガ型フォ
トレジスト層４を形成する。
【００１５】更に、図１（ｄ）に示されるように、同図
（ｃ）の前工程での基板に対し、通常のＳｉＯ2 エッチ
ング液（６−４バーファードフッ酸；６−４ＢＨＦ）で
熱酸化膜３を幅２μｍで選択開孔し、幅２μｍの開孔部
にＢＣｌ3 を拡散源としてＰ+ 型不純物拡散を施すこと
により、制御電極層としてのＰ+ 拡散層（埋込みゲート
層）５及びそれに連結した制御電極引出し層としてのＰ
+ 拡散層（ゲート電極層）５′を形成する。尚、ここで
の拡散温度は１１００℃であり、拡散方法としては一般
的な開管ガス拡散源拡散を用いた。
（ｃ）の前工程での基板に対し、通常のＳｉＯ2 エッチ
ング液（６−４バーファードフッ酸；６−４ＢＨＦ）で
熱酸化膜３を幅２μｍで選択開孔し、幅２μｍの開孔部
にＢＣｌ3 を拡散源としてＰ+ 型不純物拡散を施すこと
により、制御電極層としてのＰ+ 拡散層（埋込みゲート
層）５及びそれに連結した制御電極引出し層としてのＰ
+ 拡散層（ゲート電極層）５′を形成する。尚、ここで
の拡散温度は１１００℃であり、拡散方法としては一般
的な開管ガス拡散源拡散を用いた。
【００１６】引き続き、図１（ｅ）に示されるように、
同図（ｄ）の前工程での基板に対し、ＬＰ−ＣＶＤ装置
で原料ガスとしてＳｉＨ2 Ｃｌ2 とＮＨ3 を用いて温度
条件７５０℃でＮ型エピタキシャル成長単結晶層２側に
Ｓｉ3 Ｎ4 膜を全面形成した後、通常のフォトリソグラ
フィー手法によりゲート電極層５′上の外周部のみにＳ
ｉ3 Ｎ4 膜６′が残されるようにする。尚、Ｓｉ3 Ｎ4
膜の選択エッチングに際しては、エッチングマスクとし
てＬＰ−ＣＶＤによるＳｉＯ2 膜（原料ガスＳｉＨ4 ，
温度条件３５０℃）を用い、エッチング液としてはＨ3
ＰＯ4 （熱リン酸）を用いて温度条件１８０℃で加工し
た。
同図（ｄ）の前工程での基板に対し、ＬＰ−ＣＶＤ装置
で原料ガスとしてＳｉＨ2 Ｃｌ2 とＮＨ3 を用いて温度
条件７５０℃でＮ型エピタキシャル成長単結晶層２側に
Ｓｉ3 Ｎ4 膜を全面形成した後、通常のフォトリソグラ
フィー手法によりゲート電極層５′上の外周部のみにＳ
ｉ3 Ｎ4 膜６′が残されるようにする。尚、Ｓｉ3 Ｎ4
膜の選択エッチングに際しては、エッチングマスクとし
てＬＰ−ＣＶＤによるＳｉＯ2 膜（原料ガスＳｉＨ4 ，
温度条件３５０℃）を用い、エッチング液としてはＨ3
ＰＯ4 （熱リン酸）を用いて温度条件１８０℃で加工し
た。
【００１７】又、図１（ｆ）に示されるように、同図
（ｅ）の前工程での基板に対し、ＳｉＣｌ4 を原料とし
てＳｉ3 Ｎ4 膜６′上を除くＮ型エピタキシャル成長単
結晶層２側の表面にエピタキシャル成長を施してＮ- 型
エピタキシャル成長単結晶層（ドレイン層）７を形成す
る。尚、ここでのＮ- 型エピタキシャル成長単結晶層７
は、比抵抗ρが７０〜１００［Ωｃｍ］であり、厚さｔ
2 が５０μｍに設定されている。この工程での特徴は、
Ｓｉ3 Ｎ4 膜６′上にＮ- 型エピタキシャル成長単結晶
層７を成長させずにその他の能動領域部に成長させ、選
択的にエピタキシャル成長を行う点である。
（ｅ）の前工程での基板に対し、ＳｉＣｌ4 を原料とし
てＳｉ3 Ｎ4 膜６′上を除くＮ型エピタキシャル成長単
結晶層２側の表面にエピタキシャル成長を施してＮ- 型
エピタキシャル成長単結晶層（ドレイン層）７を形成す
る。尚、ここでのＮ- 型エピタキシャル成長単結晶層７
は、比抵抗ρが７０〜１００［Ωｃｍ］であり、厚さｔ
2 が５０μｍに設定されている。この工程での特徴は、
Ｓｉ3 Ｎ4 膜６′上にＮ- 型エピタキシャル成長単結晶
層７を成長させずにその他の能動領域部に成長させ、選
択的にエピタキシャル成長を行う点である。
【００１８】即ち、ここまでの工程は、制御電極層（Ｐ
+ 拡散層５）と接続された能動領域部から離れた所に位
置される制御電極引き出し層（Ｐ+ 拡散層５´）に第１
の無機膜（Ｓｉ3 Ｎ4 膜６′）を選択的に形成した後、
エピタキシャル成長を選択的に行って能動領域部に第１
の単結晶層（Ｎ- 型エピタキシャル成長単結晶層７）を
形成するものとなっている。
+ 拡散層５）と接続された能動領域部から離れた所に位
置される制御電極引き出し層（Ｐ+ 拡散層５´）に第１
の無機膜（Ｓｉ3 Ｎ4 膜６′）を選択的に形成した後、
エピタキシャル成長を選択的に行って能動領域部に第１
の単結晶層（Ｎ- 型エピタキシャル成長単結晶層７）を
形成するものとなっている。
【００１９】更に、図１（ｇ）に示されるように、同図
（ｆ）の前工程での基板に対し、Ｎ- 型エピタキシャル
成長単結晶層７上の能動領域部直上に対応する部分に上
述した場合と同様な手法でＳｉ3 Ｎ4 膜８を形成する。
（ｆ）の前工程での基板に対し、Ｎ- 型エピタキシャル
成長単結晶層７上の能動領域部直上に対応する部分に上
述した場合と同様な手法でＳｉ3 Ｎ4 膜８を形成する。
【００２０】引き続き、図１（ｈ）に示されるように、
同図（ｇ）の前工程での基板に対し、Ｎ- 型エピタキシ
ャル成長単結晶層７上のＳｉ3 Ｎ4 膜８以外の部分に同
図（ｆ）の場合と同様に、比抵抗ρが７０〜１００［Ω
ｃｍ］，厚さｔ3 が５０μｍの設定でエピタキシャル成
長によりＮ- 型エピタキシャル成長単結晶層（ドレイン
層）９を選択成長させて形成する。
同図（ｇ）の前工程での基板に対し、Ｎ- 型エピタキシ
ャル成長単結晶層７上のＳｉ3 Ｎ4 膜８以外の部分に同
図（ｆ）の場合と同様に、比抵抗ρが７０〜１００［Ω
ｃｍ］，厚さｔ3 が５０μｍの設定でエピタキシャル成
長によりＮ- 型エピタキシャル成長単結晶層（ドレイン
層）９を選択成長させて形成する。
【００２１】即ち、ここまでの工程は、第１の単結晶層
（Ｎ- 型エピタキシャル成長単結晶層７）表面の能動領
域部の直上に第２の無機膜（Ｓｉ3 Ｎ4 膜８）を選択的
に形成した後にエピタキシャル成長を施して能動領域部
以外の部分に第２の単結晶層（Ｎ- 型エピタキシャル成
長単結晶層９）を形成するものとなっている。この状態
で耐電圧に関与する外周部の高抵抗シリコン層の厚みｔ
2 ＋ｔ3 を中央部の能動領域部の厚みｔ2 に比べて約２
倍とする。
（Ｎ- 型エピタキシャル成長単結晶層７）表面の能動領
域部の直上に第２の無機膜（Ｓｉ3 Ｎ4 膜８）を選択的
に形成した後にエピタキシャル成長を施して能動領域部
以外の部分に第２の単結晶層（Ｎ- 型エピタキシャル成
長単結晶層９）を形成するものとなっている。この状態
で耐電圧に関与する外周部の高抵抗シリコン層の厚みｔ
2 ＋ｔ3 を中央部の能動領域部の厚みｔ2 に比べて約２
倍とする。
【００２２】又、図１（ｉ）に示されるように、同図
（ｈ）の前工程での基板に対し、全面熱リン酸に浸漬し
てＳｉ3 Ｎ4 膜６′及びＳｉ3 Ｎ4 膜８を除去した後、
上述した場合と同様の熱酸化によりＳｉＯ2 膜を形成し
た後、通常のフォトリソグラフィー手法でＮ+ オーミッ
ク拡散層（ドレインオーミック層）１０を選択的に拡散
形成し、この後に最外周部にゲート・ドレイン間ＰＮ接
合を完成させるためのメサエッチ溝Ｖを選択エッチング
により形成してＳＩＴの基本構造を得る。尚、メサエッ
チ溝Ｖはフッ酸及び硝酸の混合液（ＨＦ：ＨＮＯ3 ＝
１：５ｖｏｌ．％）を用いて底部を完全にＮ+ シリコン
基板１に到達させる必要がある。
（ｈ）の前工程での基板に対し、全面熱リン酸に浸漬し
てＳｉ3 Ｎ4 膜６′及びＳｉ3 Ｎ4 膜８を除去した後、
上述した場合と同様の熱酸化によりＳｉＯ2 膜を形成し
た後、通常のフォトリソグラフィー手法でＮ+ オーミッ
ク拡散層（ドレインオーミック層）１０を選択的に拡散
形成し、この後に最外周部にゲート・ドレイン間ＰＮ接
合を完成させるためのメサエッチ溝Ｖを選択エッチング
により形成してＳＩＴの基本構造を得る。尚、メサエッ
チ溝Ｖはフッ酸及び硝酸の混合液（ＨＦ：ＨＮＯ3 ＝
１：５ｖｏｌ．％）を用いて底部を完全にＮ+ シリコン
基板１に到達させる必要がある。
【００２３】最後に、図１（ｊ）に示されるように、同
図（ｉ）の前工程での基板に対し、９９．９９９％以上
の高純度アルミニウム又は１％シリコンを含有するアル
ミニウムを用いて真空蒸着又はスパッタリングにより厚
み２〜３μｍで各部への電極金属膜の形成及びフォトリ
ソグラフィー手法による各電極金属膜の分離を行うこと
により、Ｎ+ シリコン層１側にソース電極メタル層１１
を有し、且つその反対側にメサエッチ溝Ｖ周囲のゲート
電極メタル層１３及びＮ+ オーミック拡散層１０上のド
レイン電極メタル層１２を有する構造としてＳＩＴを完
成させる。
図（ｉ）の前工程での基板に対し、９９．９９９％以上
の高純度アルミニウム又は１％シリコンを含有するアル
ミニウムを用いて真空蒸着又はスパッタリングにより厚
み２〜３μｍで各部への電極金属膜の形成及びフォトリ
ソグラフィー手法による各電極金属膜の分離を行うこと
により、Ｎ+ シリコン層１側にソース電極メタル層１１
を有し、且つその反対側にメサエッチ溝Ｖ周囲のゲート
電極メタル層１３及びＮ+ オーミック拡散層１０上のド
レイン電極メタル層１２を有する構造としてＳＩＴを完
成させる。
【００２４】尚、メサエッチ溝Ｖを含む外周部Ａのシリ
コン表面にはジャンクションコーティングレジンや鉛ガ
ラス等の有機又は無機のパッシベーション膜を形成する
ものとするが、これは一般的なパワー半導体装置を製造
するの場合と同様な実施事項である。
コン表面にはジャンクションコーティングレジンや鉛ガ
ラス等の有機又は無機のパッシベーション膜を形成する
ものとするが、これは一般的なパワー半導体装置を製造
するの場合と同様な実施事項である。
【００２５】以上、ＳＩＴの製造工程を説明したが、図
２（ａ）〜（ｈ）で説明した従来方法と比較すれば、従
来方法で得られるＳＩＴの場合には図２（ｈ）に示され
るように耐電圧に関与する周辺部Ａも動作に関与する能
動領域部Ｂも厚さｔ4 で同一であったが、ここで得られ
るＳＩＴの場合には能動領域部Ｂの厚みが外周部Ａに比
べて約１／２となっているので、この構造であれば耐電
圧を同じに設定した場合、内部抵抗Ｒonの値が約半分と
なって損失の少ない改善されたものとなる。
２（ａ）〜（ｈ）で説明した従来方法と比較すれば、従
来方法で得られるＳＩＴの場合には図２（ｈ）に示され
るように耐電圧に関与する周辺部Ａも動作に関与する能
動領域部Ｂも厚さｔ4 で同一であったが、ここで得られ
るＳＩＴの場合には能動領域部Ｂの厚みが外周部Ａに比
べて約１／２となっているので、この構造であれば耐電
圧を同じに設定した場合、内部抵抗Ｒonの値が約半分と
なって損失の少ない改善されたものとなる。
【００２６】一実施例で得られる構造のＳＩＴの場合、
その特性の具体例としては、ゲート・ドレイン間耐電圧
ＶGDが１７００Ｖ、ゲート・ソース間耐電圧ＶGSが１５
０Ｖ、ソース・ドレイン間阻止電圧ＶDSX が１７００
Ｖ、内部抵抗Ｒonが０．６Ωである場合を例示できる
が、これに対して従来方法で得られる構造のＳＩＴの場
合、他の特性は同じであっても内部抵抗Ｒonの値が１．
０〜１．２［Ω］と高くなってしまう。
その特性の具体例としては、ゲート・ドレイン間耐電圧
ＶGDが１７００Ｖ、ゲート・ソース間耐電圧ＶGSが１５
０Ｖ、ソース・ドレイン間阻止電圧ＶDSX が１７００
Ｖ、内部抵抗Ｒonが０．６Ωである場合を例示できる
が、これに対して従来方法で得られる構造のＳＩＴの場
合、他の特性は同じであっても内部抵抗Ｒonの値が１．
０〜１．２［Ω］と高くなってしまう。
【００２７】尚、一実施例では埋込みゲート型Ｎチャン
ネル大電力ＳＩＴを製造する場合について説明したが、
本発明はその他の半導体装置として例えば表面ゲート型
やＰチャンネルのＳＩＴ、更にはＳＩＴのみならずバイ
ポーラトランジスタ（ＢＪＴ）やＭＯＳ型ＦＥＴ、或い
はサイリスタ等のパワー半導体装置にも適用可能であ
る。但し、何れの半導体装置の場合にも、図１（ｊ）に
示したように耐電圧に関与する外周部Ａにおける半導体
層の厚さ（ｔ2 ＋ｔ3 ）を厚くし、内部抵抗に関与する
能動領域部Ｂにおける厚さｔ2 を薄くする構造とすれば
良く、高耐電圧低抵抗の特性が得られる。
ネル大電力ＳＩＴを製造する場合について説明したが、
本発明はその他の半導体装置として例えば表面ゲート型
やＰチャンネルのＳＩＴ、更にはＳＩＴのみならずバイ
ポーラトランジスタ（ＢＪＴ）やＭＯＳ型ＦＥＴ、或い
はサイリスタ等のパワー半導体装置にも適用可能であ
る。但し、何れの半導体装置の場合にも、図１（ｊ）に
示したように耐電圧に関与する外周部Ａにおける半導体
層の厚さ（ｔ2 ＋ｔ3 ）を厚くし、内部抵抗に関与する
能動領域部Ｂにおける厚さｔ2 を薄くする構造とすれば
良く、高耐電圧低抵抗の特性が得られる。
【００２８】
【発明の効果】以上に述べた通り、本発明の半導体装置
の製造方法によれば、耐電圧に関与する外周部Ａにおけ
る半導体層の厚さを厚くし、内部抵抗に関与する能動領
域部における厚さを薄くする構造としているので、高耐
電圧化しても内部抵抗を小さいまま維持できる構造が具
現されるようになる。
の製造方法によれば、耐電圧に関与する外周部Ａにおけ
る半導体層の厚さを厚くし、内部抵抗に関与する能動領
域部における厚さを薄くする構造としているので、高耐
電圧化しても内部抵抗を小さいまま維持できる構造が具
現されるようになる。
【図１】（ａ）〜（ｊ）は、本発明の一実施例に係る埋
込みゲート型Ｎチャンネル大電力ＳＩＴを製造する場合
の手順を工程別に示した側面断面図である。
込みゲート型Ｎチャンネル大電力ＳＩＴを製造する場合
の手順を工程別に示した側面断面図である。
【図２】（ａ）〜（ｈ）は、従来のＳＩＴを製造する場
合の手順を工程別に示した側面断面図である。
合の手順を工程別に示した側面断面図である。
１ Ｎ+ シリコン基板 ２，１７ Ｎ型エピタキシャル成長単結晶層 ３，１８ 熱酸化膜 ４ ネガ型フォトレジスト膜 ５，５′，１５，１５′ Ｐ+ 拡散層 ６′，８ Ｓｉ3 Ｎ4 膜 ７，９ Ｎ- 型エピタキシャル成長単結晶層 １０ Ｎ+ 型オーミック拡散層 １１，２０ ソース電極メタル膜 １２，２１ ドレイン電極メタル膜 １３，２２ ゲート電極メタル膜 １４ ＳｉＯ2 膜 １９ Ｎ+ ソースオーミック層 ２３ Ｎ+ ドレインオーミック層 ２４ Ｎ- ドレイン層 Ａ 外周部 Ｂ 能動領域部 Ｖ，Ｖ′ メサエッチ溝
Claims (1)
- 【請求項１】 制御電極層を単結晶内部に埋込んだ構造
の半導体装置の製造方法において、前記制御電極層と接
続された能動領域部から離れた所に位置される制御電極
引き出し層に第１の無機膜を選択的に形成した後にエピ
タキシャル成長を選択的に行って該能動領域部に第１の
単結晶層を形成する工程と、前記第１の単結晶層表面の
前記能動領域部の直上に第２の無機膜を選択的に形成し
た後にエピタキシャル成長を施して該能動領域部以外の
部分に第２の単結晶層を形成する工程とを含むことを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP473298A JPH11204803A (ja) | 1998-01-13 | 1998-01-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP473298A JPH11204803A (ja) | 1998-01-13 | 1998-01-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11204803A true JPH11204803A (ja) | 1999-07-30 |
Family
ID=11592087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP473298A Withdrawn JPH11204803A (ja) | 1998-01-13 | 1998-01-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11204803A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6891265B2 (en) | 1999-11-24 | 2005-05-10 | Denso Corporation | Semiconductor device having radiation structure |
-
1998
- 1998-01-13 JP JP473298A patent/JPH11204803A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6891265B2 (en) | 1999-11-24 | 2005-05-10 | Denso Corporation | Semiconductor device having radiation structure |
| US6960825B2 (en) | 1999-11-24 | 2005-11-01 | Denso Corporation | Semiconductor device having radiation structure |
| US6967404B2 (en) | 1999-11-24 | 2005-11-22 | Denso Corporation | Semiconductor device having radiation structure |
| US6992383B2 (en) | 1999-11-24 | 2006-01-31 | Denso Corporation | Semiconductor device having radiation structure |
| US6998707B2 (en) | 1999-11-24 | 2006-02-14 | Denso Corporation | Semiconductor device having radiation structure |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050405 |