JPH11205121A - データ伝送回路 - Google Patents
データ伝送回路Info
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- JPH11205121A JPH11205121A JP10007993A JP799398A JPH11205121A JP H11205121 A JPH11205121 A JP H11205121A JP 10007993 A JP10007993 A JP 10007993A JP 799398 A JP799398 A JP 799398A JP H11205121 A JPH11205121 A JP H11205121A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/028—Arrangements specific to the transmitter end
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
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Abstract
(57)【要約】
【課題】 低消費電力のデータ伝送回路を提供する。
【解決手段】 本発明に係るデータ伝送回路は、電源電
位ノードと接地電位ノードとの間に順に直列接続され、
第１のデータ信号、第１のデータ信号の反転信号である
第２のデータ信号がそれぞれ入力される第１，第２のＭ
ＯＳトランジスタを有するプッシュプル回路と、プッシ
ュプル回路の出力ノードである第１のＭＯＳトランジス
タと第２のＭＯＳトランジスタとの接続ノードと接地電
位ノードとの間に接続された出力容量と、プッシュプル
回路の出力ノードに接続されたトランスファゲートと、
トランスファゲートの出力ノードに接続された第１のイ
ンバータと、第１のインバータにフィードバック接続さ
れた第２のインバータと、を備えたものである。
位ノードと接地電位ノードとの間に順に直列接続され、
第１のデータ信号、第１のデータ信号の反転信号である
第２のデータ信号がそれぞれ入力される第１，第２のＭ
ＯＳトランジスタを有するプッシュプル回路と、プッシ
ュプル回路の出力ノードである第１のＭＯＳトランジス
タと第２のＭＯＳトランジスタとの接続ノードと接地電
位ノードとの間に接続された出力容量と、プッシュプル
回路の出力ノードに接続されたトランスファゲートと、
トランスファゲートの出力ノードに接続された第１のイ
ンバータと、第１のインバータにフィードバック接続さ
れた第２のインバータと、を備えたものである。
Description
【０００１】
【発明の属する技術分野】本発明は、データを出力する
出力回路とデータが入力される入力回路とを接続するデ
ータ伝送回路に関し、特に、データパス、メモリ等の半
導体集積回路内のデータ伝送回路として使用されるもの
である。
出力回路とデータが入力される入力回路とを接続するデ
ータ伝送回路に関し、特に、データパス、メモリ等の半
導体集積回路内のデータ伝送回路として使用されるもの
である。
【０００２】
【従来の技術】図７は、従来のデータ伝送回路の回路図
である。図７に示した従来のデータ伝送回路は、順に直
列接続されたインバータＩＮＶ及びクロックドインバー
タＣＫＩＮＶと、インバータＩＮＶの出力ノードａと接
地電位ノードＧＮＤとに間に接続された出力容量Ｃout
とから構成され、データを出力する出力回路１とデータ
が入力される入力回路２とを接続している。
である。図７に示した従来のデータ伝送回路は、順に直
列接続されたインバータＩＮＶ及びクロックドインバー
タＣＫＩＮＶと、インバータＩＮＶの出力ノードａと接
地電位ノードＧＮＤとに間に接続された出力容量Ｃout
とから構成され、データを出力する出力回路１とデータ
が入力される入力回路２とを接続している。
【０００３】クロックドインバータＣＫＩＮＶにはコン
トロール信号ＣＮＴ及び／ＣＮＴ（信号名の前に付され
た記号“／”は、論理反転を意味するものとする。以下
同じ。）が入力されることにより、必要に応じてデータ
伝送回路のオン／オフが行われ、出力回路１と入力回路
２との間のデータ伝送が行われる。
トロール信号ＣＮＴ及び／ＣＮＴ（信号名の前に付され
た記号“／”は、論理反転を意味するものとする。以下
同じ。）が入力されることにより、必要に応じてデータ
伝送回路のオン／オフが行われ、出力回路１と入力回路
２との間のデータ伝送が行われる。
【０００４】
【発明が解決しようとする課題】しかしながら、図７に
示した従来のデータ伝送回路においてはインバータＩＮ
Ｖからのデータ出力によりノードａに印加される電圧は
全振幅で振動し、また、データ伝送回路における消費電
力は電圧振幅の２乗に比例する。従って、出力回路１か
ら出力されるデータの活性化率が高い場合には、出力容
量Ｃout における充放電の繰り返しにより、大きな電力
を消費するという問題点があった。
示した従来のデータ伝送回路においてはインバータＩＮ
Ｖからのデータ出力によりノードａに印加される電圧は
全振幅で振動し、また、データ伝送回路における消費電
力は電圧振幅の２乗に比例する。従って、出力回路１か
ら出力されるデータの活性化率が高い場合には、出力容
量Ｃout における充放電の繰り返しにより、大きな電力
を消費するという問題点があった。
【０００５】また、コントロール信号ＣＮＴが“０”と
なってデータ伝送回路がオフになると、クロックドイン
バータＣＫＩＮＶの出力ノードｂ、即ち、入力回路２の
入力ノードｂの電位が、データ信号の“１”レベル信号
電位と“０”レベル信号電位との間の電位となって、ノ
ードｂがフローティング状態になる。その結果、入力回
路２内部の入力ゲート回路の電源電位ノードＶddと接地
電位ノードＧＮＤとの間に貫通電流が流れ、特に、デー
タパス、メモリ等の半導体集積回路においてはデータ伝
送回路が多数使用されているので、消費電力を増大させ
る原因となっていた。
なってデータ伝送回路がオフになると、クロックドイン
バータＣＫＩＮＶの出力ノードｂ、即ち、入力回路２の
入力ノードｂの電位が、データ信号の“１”レベル信号
電位と“０”レベル信号電位との間の電位となって、ノ
ードｂがフローティング状態になる。その結果、入力回
路２内部の入力ゲート回路の電源電位ノードＶddと接地
電位ノードＧＮＤとの間に貫通電流が流れ、特に、デー
タパス、メモリ等の半導体集積回路においてはデータ伝
送回路が多数使用されているので、消費電力を増大させ
る原因となっていた。
【０００６】本発明は上記問題点に鑑みてなされたもの
で、その目的は、低消費電力のデータ伝送回路を提供す
ることである。
で、その目的は、低消費電力のデータ伝送回路を提供す
ることである。
【０００７】
【課題を解決するための手段】本発明に係るデータ伝送
回路によれば、電源電位ノードと接地電位ノードとの間
に順に直列接続され、第１のデータ信号、第１のデータ
信号の反転信号である第２のデータ信号がそれぞれ入力
される第１，第２のＭＯＳトランジスタを有するプッシ
ュプル回路と、プッシュプル回路の出力ノードである第
１のＭＯＳトランジスタと第２のＭＯＳトランジスタと
の接続ノードと接地電位ノードとの間に接続された出力
容量と、プッシュプル回路の出力ノードに接続されたト
ランスファゲートと、トランスファゲートの出力ノード
に接続された第１のインバータと、第１のインバータに
フィードバック接続された第２のインバータと、を備え
たことを特徴とし、この構成により、プッシュプル回路
の出力ノードの電位の振幅が小振幅化され、消費電力を
低減することが可能となる。また、出力データ信号を出
力する第１のインバータに第２のインバータをフィード
バック接続したので、第１のインバータの出力ノードが
フローティング状態となるのを防止することができる。
従って、出力データ信号が入力される入力ゲート回路に
貫通電流が流れるのを防止することができる。
回路によれば、電源電位ノードと接地電位ノードとの間
に順に直列接続され、第１のデータ信号、第１のデータ
信号の反転信号である第２のデータ信号がそれぞれ入力
される第１，第２のＭＯＳトランジスタを有するプッシ
ュプル回路と、プッシュプル回路の出力ノードである第
１のＭＯＳトランジスタと第２のＭＯＳトランジスタと
の接続ノードと接地電位ノードとの間に接続された出力
容量と、プッシュプル回路の出力ノードに接続されたト
ランスファゲートと、トランスファゲートの出力ノード
に接続された第１のインバータと、第１のインバータに
フィードバック接続された第２のインバータと、を備え
たことを特徴とし、この構成により、プッシュプル回路
の出力ノードの電位の振幅が小振幅化され、消費電力を
低減することが可能となる。また、出力データ信号を出
力する第１のインバータに第２のインバータをフィード
バック接続したので、第１のインバータの出力ノードが
フローティング状態となるのを防止することができる。
従って、出力データ信号が入力される入力ゲート回路に
貫通電流が流れるのを防止することができる。
【０００８】トランスファゲートは、ＣＭＯＳトランス
ファゲートであるものとするとよい。
ファゲートであるものとするとよい。
【０００９】トランスファゲートは、ＭＯＳトランジス
タであるものとすると、トランジスタ数の削減により実
装面積を削減することができる。
タであるものとすると、トランジスタ数の削減により実
装面積を削減することができる。
【００１０】トランスファゲート並びに第１及び第２の
インバータが、複数組備えられているものとすると、ト
ランスファゲートの制御信号により選択された信号線の
みが駆動され、大幅に消費電力を低減することができ
る。また、選択された信号線以外の信号線がフローティ
ング状態となってインバータに貫通電流が流れるのを防
止することができる。
インバータが、複数組備えられているものとすると、ト
ランスファゲートの制御信号により選択された信号線の
みが駆動され、大幅に消費電力を低減することができ
る。また、選択された信号線以外の信号線がフローティ
ング状態となってインバータに貫通電流が流れるのを防
止することができる。
【００１１】導電型が第１，第２のＭＯＳトランジスタ
の導電型と逆の導電型であって、電源電位ノードとプッ
シュプル回路の出力ノードとの間に順に直列接続され、
所定の制御信号、第２のデータ信号がそれぞれ入力され
る第３，第４のＭＯＳトランジスタを備え、又は、導電
型が第１，第２のＭＯＳトランジスタの導電型と逆の導
電型であって、プッシュプル回路の出力ノードと接地電
位ノードとの間に順に直列接続され、第１のデータ信
号、所定の制御信号がそれぞれ入力される第３，第４の
ＭＯＳトランジスタを備えたものとすると、第１及び第
２のデータ信号を出力する回路がフリップフロップ等の
記憶回路であった場合に、スキャンフリップフロップの
動作と低消費電力の動作とを適宜切り替えて使用するこ
とができる。
の導電型と逆の導電型であって、電源電位ノードとプッ
シュプル回路の出力ノードとの間に順に直列接続され、
所定の制御信号、第２のデータ信号がそれぞれ入力され
る第３，第４のＭＯＳトランジスタを備え、又は、導電
型が第１，第２のＭＯＳトランジスタの導電型と逆の導
電型であって、プッシュプル回路の出力ノードと接地電
位ノードとの間に順に直列接続され、第１のデータ信
号、所定の制御信号がそれぞれ入力される第３，第４の
ＭＯＳトランジスタを備えたものとすると、第１及び第
２のデータ信号を出力する回路がフリップフロップ等の
記憶回路であった場合に、スキャンフリップフロップの
動作と低消費電力の動作とを適宜切り替えて使用するこ
とができる。
【００１２】データ伝送回路は、スキャンフリップフロ
ップの出力側に接続され、スキャンフリップフロップの
第１の出力データ信号、第１の出力データ信号の反転信
号である第２の出力データ信号を第１，第２のデータ信
号とし、スキャンフリップフロップのスキャンイネーブ
ル信号に基づき生成されるデータ信号を所定の制御信号
としたものとするとよい。
ップの出力側に接続され、スキャンフリップフロップの
第１の出力データ信号、第１の出力データ信号の反転信
号である第２の出力データ信号を第１，第２のデータ信
号とし、スキャンフリップフロップのスキャンイネーブ
ル信号に基づき生成されるデータ信号を所定の制御信号
としたものとするとよい。
【００１３】スキャンフリップフロップ及びデータ伝送
回路が複数段備えられている場合に、各段のプッシュプ
ル回路の出力データ信号を、次段のスキャンフリップフ
ロップのスキャン入力データ信号とすると、スキャンフ
リップフロップの通常モードの記憶動作及び遅延動作の
際はプッシュプル回路の出力ノード電位の小振幅化によ
り消費電力の低減を図ることができ、スキャンモードの
際はプッシュプル回路の出力ノード電位の全振幅化によ
り、スキャン入力データ信号が入力されるノードのフロ
ーティング状態に起因して貫通電流が流れるのを防止し
ながら、スキャン動作を行うことができる。
回路が複数段備えられている場合に、各段のプッシュプ
ル回路の出力データ信号を、次段のスキャンフリップフ
ロップのスキャン入力データ信号とすると、スキャンフ
リップフロップの通常モードの記憶動作及び遅延動作の
際はプッシュプル回路の出力ノード電位の小振幅化によ
り消費電力の低減を図ることができ、スキャンモードの
際はプッシュプル回路の出力ノード電位の全振幅化によ
り、スキャン入力データ信号が入力されるノードのフロ
ーティング状態に起因して貫通電流が流れるのを防止し
ながら、スキャン動作を行うことができる。
【００１４】
【発明の実施の形態】以下、本発明に係るデータ伝送回
路の実施の形態について、図面を参照しながら説明す
る。図１は、本発明の第１の実施の形態に係るデータ伝
送回路の回路図である。
路の実施の形態について、図面を参照しながら説明す
る。図１は、本発明の第１の実施の形態に係るデータ伝
送回路の回路図である。
【００１５】本発明の第１の実施の形態に係るデータ伝
送回路は、電源電位ノードＶddと接地電位ノードＧＮＤ
との間に順に直列に接続され、出力回路１からの出力デ
ータ信号ＯＵＴ，／ＯＵＴがそれぞれ入力されるＮチャ
ネル型ＭＯＳトランジスタＴＲ１，ＴＲ２からなるプッ
シュプル回路と、プッシュプル回路の出力ノードａと接
地電位ノードＧＮＤとの間に接続された出力容量Ｃout
と、プッシュプル回路の出力ノードａに接続されたＣＭ
ＯＳトランスファゲートＴＧと、ＣＭＯＳトランスファ
ゲートＴＧの出力ノードｂに接続されたＣＭＯＳインバ
ータＩＮＶ１と、ＣＭＯＳインバータＩＮＶ１にフィー
ドバック接続されたＣＭＯＳインバータＩＮＶ２とから
構成されており、ＣＭＯＳインバータＩＮＶ１からの出
力データ信号が入力回路２に入力される。ＣＭＯＳトラ
ンスファゲートＴＧにはコントロール信号ＣＮＴ及び／
ＣＮＴが入力され、これによりデータ伝送回路のオン／
オフが制御される。
送回路は、電源電位ノードＶddと接地電位ノードＧＮＤ
との間に順に直列に接続され、出力回路１からの出力デ
ータ信号ＯＵＴ，／ＯＵＴがそれぞれ入力されるＮチャ
ネル型ＭＯＳトランジスタＴＲ１，ＴＲ２からなるプッ
シュプル回路と、プッシュプル回路の出力ノードａと接
地電位ノードＧＮＤとの間に接続された出力容量Ｃout
と、プッシュプル回路の出力ノードａに接続されたＣＭ
ＯＳトランスファゲートＴＧと、ＣＭＯＳトランスファ
ゲートＴＧの出力ノードｂに接続されたＣＭＯＳインバ
ータＩＮＶ１と、ＣＭＯＳインバータＩＮＶ１にフィー
ドバック接続されたＣＭＯＳインバータＩＮＶ２とから
構成されており、ＣＭＯＳインバータＩＮＶ１からの出
力データ信号が入力回路２に入力される。ＣＭＯＳトラ
ンスファゲートＴＧにはコントロール信号ＣＮＴ及び／
ＣＮＴが入力され、これによりデータ伝送回路のオン／
オフが制御される。
【００１６】本発明の第１の実施の形態に係るデータ伝
送回路により低消費電力化が図られる動作原理は、以下
の通りである。
送回路により低消費電力化が図られる動作原理は、以下
の通りである。
【００１７】出力回路１からの出力データ信号ＯＵＴ，
／ＯＵＴが“０，１”である場合は、Ｎチャネル型ＭＯ
ＳトランジスタＴＲ２が導通状態となって出力容量Ｃou
t が放電し、ノードａの電位は０になる。コントロール
信号ＣＮＴ，／ＣＮＴが“１，０”になってトランスフ
ァゲートＴＧがオンになるとノードｂの電位は０にな
り、電位０のデータ信号“０”はインバータＩＮＶ１を
通過することによりデータ信号“１”となって入力回路
２に入力される。
／ＯＵＴが“０，１”である場合は、Ｎチャネル型ＭＯ
ＳトランジスタＴＲ２が導通状態となって出力容量Ｃou
t が放電し、ノードａの電位は０になる。コントロール
信号ＣＮＴ，／ＣＮＴが“１，０”になってトランスフ
ァゲートＴＧがオンになるとノードｂの電位は０にな
り、電位０のデータ信号“０”はインバータＩＮＶ１を
通過することによりデータ信号“１”となって入力回路
２に入力される。
【００１８】一方、出力回路１からの出力データ信号Ｏ
ＵＴ，／ＯＵＴが“１，０”である場合は、Ｎチャネル
型ＭＯＳトランジスタＴＲ１が導通状態となって出力容
量Ｃout が充電され、Ｎチャネル型ＭＯＳトランジスタ
ＴＲ１の閾値電圧をＶthn とするとノードａの電位はＶ
dd−Ｖthn になる。コントロール信号ＣＮＴ，／ＣＮＴ
が“１，０”になってトランスファゲートＴＧがオン状
態になるとノードｂの電位は最初はＶdd−Ｖthn になる
が、その後コントロール信号ＣＮＴ，／ＣＮＴが“０，
１”になってトランスファゲートＴＧがオフになると電
位Ｖdd−Ｖthnのデータ信号“１”がインバータＩＮＶ
１及びフィードバック・インバータＩＮＶ２を通過する
ことによりノードｂの電位はＶddに引き上げられ、電位
Ｖddのデータ信号“１”はインバータＩＮＶ１を通過す
ることによりデータ信号“０”となって入力回路２に入
力される。
ＵＴ，／ＯＵＴが“１，０”である場合は、Ｎチャネル
型ＭＯＳトランジスタＴＲ１が導通状態となって出力容
量Ｃout が充電され、Ｎチャネル型ＭＯＳトランジスタ
ＴＲ１の閾値電圧をＶthn とするとノードａの電位はＶ
dd−Ｖthn になる。コントロール信号ＣＮＴ，／ＣＮＴ
が“１，０”になってトランスファゲートＴＧがオン状
態になるとノードｂの電位は最初はＶdd−Ｖthn になる
が、その後コントロール信号ＣＮＴ，／ＣＮＴが“０，
１”になってトランスファゲートＴＧがオフになると電
位Ｖdd−Ｖthnのデータ信号“１”がインバータＩＮＶ
１及びフィードバック・インバータＩＮＶ２を通過する
ことによりノードｂの電位はＶddに引き上げられ、電位
Ｖddのデータ信号“１”はインバータＩＮＶ１を通過す
ることによりデータ信号“０”となって入力回路２に入
力される。
【００１９】後者の場合、即ち、出力データ信号ＯＵ
Ｔ，／ＯＵＴが“１，０”である場合の動作をより具体
的に説明すると以下の通りである。ここでは電源電位Ｖ
ddは３．３Ｖ，Ｎチャネル型ＭＯＳトランジスタＴＲ１
の閾値電圧Ｖthn は０．６Ｖであるものとする。出力デ
ータ信号ＯＵＴ，／ＯＵＴ＝“１，０”が入力される
と、Ｎチャネル型ＭＯＳトランジスタＴＲ１が導通状態
となって出力容量Ｃout が充電され、ノードａの電位は
Ｖdd−Ｖthn ＝３．３Ｖ−０．６Ｖ＝２．７Ｖになる。
コントロール信号ＣＮＴ，／ＣＮＴが“１，０”になっ
てトランスファゲートＴＧが導通状態になるとノードｂ
の電位は最初はＶdd−Ｖthn ＝２．７Ｖになり、これが
ＣＭＯＳインバータＩＮＶ１に入力され、その後コント
ロール信号ＣＮＴ，／ＣＮＴが“０，１”になってトラ
ンスファゲートＴＧがオフになる。
Ｔ，／ＯＵＴが“１，０”である場合の動作をより具体
的に説明すると以下の通りである。ここでは電源電位Ｖ
ddは３．３Ｖ，Ｎチャネル型ＭＯＳトランジスタＴＲ１
の閾値電圧Ｖthn は０．６Ｖであるものとする。出力デ
ータ信号ＯＵＴ，／ＯＵＴ＝“１，０”が入力される
と、Ｎチャネル型ＭＯＳトランジスタＴＲ１が導通状態
となって出力容量Ｃout が充電され、ノードａの電位は
Ｖdd−Ｖthn ＝３．３Ｖ−０．６Ｖ＝２．７Ｖになる。
コントロール信号ＣＮＴ，／ＣＮＴが“１，０”になっ
てトランスファゲートＴＧが導通状態になるとノードｂ
の電位は最初はＶdd−Ｖthn ＝２．７Ｖになり、これが
ＣＭＯＳインバータＩＮＶ１に入力され、その後コント
ロール信号ＣＮＴ，／ＣＮＴが“０，１”になってトラ
ンスファゲートＴＧがオフになる。
【００２０】ところで、ＣＭＯＳインバータＩＮＶ１へ
の入力信号の電圧値がＶdd／２に近い値である場合に
は、ＣＭＯＳインバータＩＮＶ１はフローティング状態
となって、ＣＭＯＳインバータＩＮＶ１内部の電源電位
ノードＶddと接地電位ノードＧＮＤとの間に貫通電流が
流れてしまう。一方、ＣＭＯＳインバータＩＮＶ１への
入力信号の電圧値がＶddより小さい値であってもＶdd／
２より十分に大きい値である場合には、ＣＭＯＳインバ
ータＩＮＶ１は電位Ｖdd−Ｖthn の入力信号に対し、実
質的にデータ信号“１”が入力された場合と同様に動作
する。
の入力信号の電圧値がＶdd／２に近い値である場合に
は、ＣＭＯＳインバータＩＮＶ１はフローティング状態
となって、ＣＭＯＳインバータＩＮＶ１内部の電源電位
ノードＶddと接地電位ノードＧＮＤとの間に貫通電流が
流れてしまう。一方、ＣＭＯＳインバータＩＮＶ１への
入力信号の電圧値がＶddより小さい値であってもＶdd／
２より十分に大きい値である場合には、ＣＭＯＳインバ
ータＩＮＶ１は電位Ｖdd−Ｖthn の入力信号に対し、実
質的にデータ信号“１”が入力された場合と同様に動作
する。
【００２１】但し、厳密には、その動作は、電位Ｖddの
完全なデータ信号“１”が入力された場合とは少し異な
ったものとなる。ＣＭＯＳインバータＩＮＶ１に電位Ｖ
dd−Ｖthn ＝２．７Ｖの入力信号が入力されると、ＣＭ
ＯＳインバータＩＮＶ１を構成するＮチャネル型ＭＯＳ
トランジスタはほぼ完全な導通状態になるが、ＣＭＯＳ
インバータＩＮＶ１を構成するＰチャネル型ＭＯＳトラ
ンジスタは完全な非道通状態にはならず、いわば半導通
状態となる。その結果、ＣＭＯＳインバータＩＮＶ１か
ら出力されるデータ信号は、電位０の完全なデータ信号
“０”ではなく、例えば電位０．３Ｖのデータ信号
“０”が出力される。尚、ＣＭＯＳインバータＩＮＶ１
に電位Ｖdd−Ｖthn ＝２．７Ｖの入力信号が入力された
後、コントロール信号ＣＮＴ，／ＣＮＴが“０，１”に
なってトランスファゲートＴＧはオフになっている。
完全なデータ信号“１”が入力された場合とは少し異な
ったものとなる。ＣＭＯＳインバータＩＮＶ１に電位Ｖ
dd−Ｖthn ＝２．７Ｖの入力信号が入力されると、ＣＭ
ＯＳインバータＩＮＶ１を構成するＮチャネル型ＭＯＳ
トランジスタはほぼ完全な導通状態になるが、ＣＭＯＳ
インバータＩＮＶ１を構成するＰチャネル型ＭＯＳトラ
ンジスタは完全な非道通状態にはならず、いわば半導通
状態となる。その結果、ＣＭＯＳインバータＩＮＶ１か
ら出力されるデータ信号は、電位０の完全なデータ信号
“０”ではなく、例えば電位０．３Ｖのデータ信号
“０”が出力される。尚、ＣＭＯＳインバータＩＮＶ１
に電位Ｖdd−Ｖthn ＝２．７Ｖの入力信号が入力された
後、コントロール信号ＣＮＴ，／ＣＮＴが“０，１”に
なってトランスファゲートＴＧはオフになっている。
【００２２】次に、この電位０．３Ｖのデータ信号
“０”がフィードバックＣＭＯＳインバータＩＮＶ２に
入力されると、ＣＭＯＳインバータＩＮＶ２を構成する
Ｎチャネル型ＭＯＳトランジスタはほぼ完全な非道通状
態となり、ＣＭＯＳインバータＩＮＶ２を構成するＰチ
ャネル型ＭＯＳトランジスタはほぼ完全な道通状態とな
るので、ＣＭＯＳインバータＩＮＶ２から出力されるデ
ータ信号は、電源電位Ｖdd＝３．３Ｖのデータ信号
“１”となる。即ち、電位Ｖdd−Ｖthn ＝２．７Ｖのデ
ータ信号“１”がインバータＩＮＶ１及びフィードバッ
ク・インバータＩＮＶ２を通過することによりノードｂ
の電位はＶdd＝３．３Ｖに引き上げられることになる。
電位Ｖdd＝３．３Ｖの完全なデータ信号“１”はインバ
ータＩＮＶ１を通過することにより電位０の完全なデー
タ信号“０”となって入力回路２に入力される。
“０”がフィードバックＣＭＯＳインバータＩＮＶ２に
入力されると、ＣＭＯＳインバータＩＮＶ２を構成する
Ｎチャネル型ＭＯＳトランジスタはほぼ完全な非道通状
態となり、ＣＭＯＳインバータＩＮＶ２を構成するＰチ
ャネル型ＭＯＳトランジスタはほぼ完全な道通状態とな
るので、ＣＭＯＳインバータＩＮＶ２から出力されるデ
ータ信号は、電源電位Ｖdd＝３．３Ｖのデータ信号
“１”となる。即ち、電位Ｖdd−Ｖthn ＝２．７Ｖのデ
ータ信号“１”がインバータＩＮＶ１及びフィードバッ
ク・インバータＩＮＶ２を通過することによりノードｂ
の電位はＶdd＝３．３Ｖに引き上げられることになる。
電位Ｖdd＝３．３Ｖの完全なデータ信号“１”はインバ
ータＩＮＶ１を通過することにより電位０の完全なデー
タ信号“０”となって入力回路２に入力される。
【００２３】従って、インバータＩＮＶ１に対しインバ
ータＩＮＶ２をフィードバック接続したことにより、ノ
ードｂのフローティング状態に起因してＣＭＯＳインバ
ータＩＮＶ１内部の電源電位ノードＶddと接地電位ノー
ドＧＮＤとの間に貫通電流が流れるのを防止することが
できる。但し、ＣＭＯＳインバータＩＮＶ１に電位Ｖdd
−Ｖthn の入力信号が入力されたときに、ＣＭＯＳイン
バータＩＮＶ１が上述のように、実質的にデータ信号
“１”が入力された場合と同様に動作するような閾値電
圧Ｖthn を有するＮチャネル型ＭＯＳトランジスタＴＲ
１を使用する必要がある。
ータＩＮＶ２をフィードバック接続したことにより、ノ
ードｂのフローティング状態に起因してＣＭＯＳインバ
ータＩＮＶ１内部の電源電位ノードＶddと接地電位ノー
ドＧＮＤとの間に貫通電流が流れるのを防止することが
できる。但し、ＣＭＯＳインバータＩＮＶ１に電位Ｖdd
−Ｖthn の入力信号が入力されたときに、ＣＭＯＳイン
バータＩＮＶ１が上述のように、実質的にデータ信号
“１”が入力された場合と同様に動作するような閾値電
圧Ｖthn を有するＮチャネル型ＭＯＳトランジスタＴＲ
１を使用する必要がある。
【００２４】以上説明したように、本発明の第１の実施
の形態に係るデータ伝送回路の動作においては、出力容
量Ｃout が接続されたノードａの電位の振幅は電位０か
ら電位Ｖdd−Ｖthn までと小振幅になる。回路周波数を
ｆ，出力容量をｃ，出力容量Ｃout が接続されたノード
ａに印加される電圧振幅をＶo とすると、消費電力Ｐ
は、 Ｐ＝ｆ×Ｃ×Ｖo 2 と表されるので、本発明の第１の実施の形態に係るデー
タ伝送回路は従来のデータ伝送回路より ΔＰ＝ｆ×Ｃ×｛Ｖdd2 −（Ｖdd−Ｖthn ）2 ｝ ＝ｆ×Ｃ×（Ｖdd・Ｖthn −Ｖthn 2 ） だけ消費電力を低減することができる。
の形態に係るデータ伝送回路の動作においては、出力容
量Ｃout が接続されたノードａの電位の振幅は電位０か
ら電位Ｖdd−Ｖthn までと小振幅になる。回路周波数を
ｆ，出力容量をｃ，出力容量Ｃout が接続されたノード
ａに印加される電圧振幅をＶo とすると、消費電力Ｐ
は、 Ｐ＝ｆ×Ｃ×Ｖo 2 と表されるので、本発明の第１の実施の形態に係るデー
タ伝送回路は従来のデータ伝送回路より ΔＰ＝ｆ×Ｃ×｛Ｖdd2 −（Ｖdd−Ｖthn ）2 ｝ ＝ｆ×Ｃ×（Ｖdd・Ｖthn −Ｖthn 2 ） だけ消費電力を低減することができる。
【００２５】図２は、本発明の第２の実施の形態に係る
データ伝送回路の回路図である。
データ伝送回路の回路図である。
【００２６】本発明の第２の実施の形態に係るデータ伝
送回路は、電源電位ノードＶddと接地電位ノードＧＮＤ
との間に順に直列に接続され、出力回路１からの出力デ
ータ信号ＯＵＴ，／ＯＵＴがそれぞれ入力されるＮチャ
ネル型ＭＯＳトランジスタＴＲ１，ＴＲ２からなるプッ
シュプル回路と、プッシュプル回路の出力ノードａと接
地電位ノードＧＮＤとの間に接続された出力容量Ｃout
と、プッシュプル回路の出力ノードａにドレインが接続
されたＮチャネル型ＭＯＳトランスファゲートＴＲ３
と、Ｎチャネル型ＭＯＳトランスファゲートＴＲ３のソ
ースである出力ノードｂに接続されたＣＭＯＳインバー
タＩＮＶ１と、ＣＭＯＳインバータＩＮＶ１にフィード
バック接続されたＣＭＯＳインバータＩＮＶ２とから構
成されており、ＣＭＯＳインバータＩＮＶ１からの出力
データ信号が入力回路２に入力される。Ｎチャネル型Ｍ
ＯＳトランスファゲートＴＲ３にはコントロール信号Ｃ
ＮＴが入力され、これによりデータ伝送回路のオン／オ
フが制御される。
送回路は、電源電位ノードＶddと接地電位ノードＧＮＤ
との間に順に直列に接続され、出力回路１からの出力デ
ータ信号ＯＵＴ，／ＯＵＴがそれぞれ入力されるＮチャ
ネル型ＭＯＳトランジスタＴＲ１，ＴＲ２からなるプッ
シュプル回路と、プッシュプル回路の出力ノードａと接
地電位ノードＧＮＤとの間に接続された出力容量Ｃout
と、プッシュプル回路の出力ノードａにドレインが接続
されたＮチャネル型ＭＯＳトランスファゲートＴＲ３
と、Ｎチャネル型ＭＯＳトランスファゲートＴＲ３のソ
ースである出力ノードｂに接続されたＣＭＯＳインバー
タＩＮＶ１と、ＣＭＯＳインバータＩＮＶ１にフィード
バック接続されたＣＭＯＳインバータＩＮＶ２とから構
成されており、ＣＭＯＳインバータＩＮＶ１からの出力
データ信号が入力回路２に入力される。Ｎチャネル型Ｍ
ＯＳトランスファゲートＴＲ３にはコントロール信号Ｃ
ＮＴが入力され、これによりデータ伝送回路のオン／オ
フが制御される。
【００２７】本発明の第２の実施の形態に係るデータ伝
送回路は、本発明の第１の実施の形態に係るデータ伝送
回路におけるＣＭＯＳトランスファゲートＴＧをＮチャ
ネル型ＭＯＳトランスファゲートＴＲ３により置き換え
た点のみが異なっている。
送回路は、本発明の第１の実施の形態に係るデータ伝送
回路におけるＣＭＯＳトランスファゲートＴＧをＮチャ
ネル型ＭＯＳトランスファゲートＴＲ３により置き換え
た点のみが異なっている。
【００２８】本発明の第２の実施の形態に係るデータ伝
送回路の動作は、基本的に、本発明の第１の実施の形態
に係るデータ伝送回路の動作と同様であるが、出力回路
１からの出力データ信号ＯＵＴ，／ＯＵＴが“１，０”
である場合に一部相違点がある。
送回路の動作は、基本的に、本発明の第１の実施の形態
に係るデータ伝送回路の動作と同様であるが、出力回路
１からの出力データ信号ＯＵＴ，／ＯＵＴが“１，０”
である場合に一部相違点がある。
【００２９】出力回路１からの出力データ信号ＯＵＴ，
／ＯＵＴが“１，０”である場合は、Ｎチャネル型ＭＯ
ＳトランジスタＴＲ１が導通状態となって出力容量Ｃou
t が充電され、Ｎチャネル型ＭＯＳトランジスタＴＲ１
の閾値電圧をＶthn とするとノードａの電位はＶdd−Ｖ
thn になる。コントロール信号ＣＮＴが“１”になると
Ｎチャネル型ＭＯＳトランスファゲートＴＲ３が導通状
態になる。Ｎチャネル型ＭＯＳトランスファゲートＴＲ
３の閾値電圧もＶthn であるとすると、ノードｂの電位
は最初はＶdd−２Ｖthn になり、この電位の値が第１の
実施の形態におけるＶdd−Ｖthn と異なっている。これ
は、本発明の第１の実施の形態に係るデータ伝送回路に
おけるＣＭＯＳトランスファゲートＴＧをＮチャネル型
ＭＯＳトランスファゲートＴＲ３により置き換えたこと
によるものである。その後コントロール信号ＣＮＴが
“０”になってＮチャネル型ＭＯＳトランスファゲート
ＴＲ３非道通状態になると、第１の実施の形態と同様の
原理により、電位Ｖdd−２Ｖthn のデータ信号“１”が
インバータＩＮＶ１及びフィードバック・インバータＩ
ＮＶ２を通過することによりノードｂの電位はＶddに引
き上げられ、電位Ｖddのデータ信号“１”はインバータ
ＩＮＶ１を通過することによりデータ信号“０”となっ
て入力回路２に入力される。但し、ＣＭＯＳインバータ
ＩＮＶ１に電位Ｖdd−２Ｖthn の入力信号が入力された
ときに、ＣＭＯＳインバータＩＮＶ１が上述のように、
実質的にデータ信号“１”が入力された場合と同様に動
作するような閾値電圧Ｖthn を有するＮチャネル型ＭＯ
ＳトランジスタＴＲ１及びＮチャネル型ＭＯＳトランス
ファゲートＴＲ３を使用する必要がある。
／ＯＵＴが“１，０”である場合は、Ｎチャネル型ＭＯ
ＳトランジスタＴＲ１が導通状態となって出力容量Ｃou
t が充電され、Ｎチャネル型ＭＯＳトランジスタＴＲ１
の閾値電圧をＶthn とするとノードａの電位はＶdd−Ｖ
thn になる。コントロール信号ＣＮＴが“１”になると
Ｎチャネル型ＭＯＳトランスファゲートＴＲ３が導通状
態になる。Ｎチャネル型ＭＯＳトランスファゲートＴＲ
３の閾値電圧もＶthn であるとすると、ノードｂの電位
は最初はＶdd−２Ｖthn になり、この電位の値が第１の
実施の形態におけるＶdd−Ｖthn と異なっている。これ
は、本発明の第１の実施の形態に係るデータ伝送回路に
おけるＣＭＯＳトランスファゲートＴＧをＮチャネル型
ＭＯＳトランスファゲートＴＲ３により置き換えたこと
によるものである。その後コントロール信号ＣＮＴが
“０”になってＮチャネル型ＭＯＳトランスファゲート
ＴＲ３非道通状態になると、第１の実施の形態と同様の
原理により、電位Ｖdd−２Ｖthn のデータ信号“１”が
インバータＩＮＶ１及びフィードバック・インバータＩ
ＮＶ２を通過することによりノードｂの電位はＶddに引
き上げられ、電位Ｖddのデータ信号“１”はインバータ
ＩＮＶ１を通過することによりデータ信号“０”となっ
て入力回路２に入力される。但し、ＣＭＯＳインバータ
ＩＮＶ１に電位Ｖdd−２Ｖthn の入力信号が入力された
ときに、ＣＭＯＳインバータＩＮＶ１が上述のように、
実質的にデータ信号“１”が入力された場合と同様に動
作するような閾値電圧Ｖthn を有するＮチャネル型ＭＯ
ＳトランジスタＴＲ１及びＮチャネル型ＭＯＳトランス
ファゲートＴＲ３を使用する必要がある。
【００３０】本発明の第２の実施の形態に係るデータ伝
送回路においては、第１の実施の形態と同様に消費電力
を低減することができると共に、第１の実施の形態より
もトランジスタの個数を低減したことにより実装面積を
削減することができる。
送回路においては、第１の実施の形態と同様に消費電力
を低減することができると共に、第１の実施の形態より
もトランジスタの個数を低減したことにより実装面積を
削減することができる。
【００３１】図３は、本発明の第３の実施の形態に係る
データ伝送回路の回路図である。
データ伝送回路の回路図である。
【００３２】本発明の第３の実施の形態に係るデータ伝
送回路は、本発明の第２の実施の形態に係るデータ伝送
回路を、複数のメモリバンクを有するメモリ回路に適用
したものであり、図３はそのメモリ回路の一部を示した
ものである。
送回路は、本発明の第２の実施の形態に係るデータ伝送
回路を、複数のメモリバンクを有するメモリ回路に適用
したものであり、図３はそのメモリ回路の一部を示した
ものである。
【００３３】本発明の第３の実施の形態に係るデータ伝
送回路は、電源電位ノードＶddと接地電位ノードＶssと
の間に順に直列接続された２個のＮチャネル型ＭＯＳト
ランジスタであって、入力データ信号Ｄinがインバータ
ＩＮＶ０を介してゲートに入力されるＮチャネル型ＭＯ
ＳトランジスタＴＲ１０及び入力データ信号Ｄinが直接
ゲートに入力されるＮチャネル型ＭＯＳトランジスタＴ
Ｒ２０からなるプッシュプル回路と、プッシュプル回路
の出力ノードａと接地電位ノードＧＮＤとの間に接続さ
れた出力容量Ｃout と、プッシュプル回路の出力ノード
ａにドレインがそれぞれ接続された第１，第２，第３，
第４のＮチャネル型ＭＯＳトランスファゲートＴＲ１，
ＴＲ２，ＴＲ３，ＴＲ４と、Ｎチャネル型ＭＯＳトラン
スファゲートＴＲ１のソースに接続されたＣＭＯＳイン
バータＩＮＶ１と、ＣＭＯＳインバータＩＮＶ１にフィ
ードバック接続されたＣＭＯＳインバータＩＮＶ２と、
Ｎチャネル型ＭＯＳトランスファゲートＴＲ２のソース
に接続されたＣＭＯＳインバータＩＮＶ４と、ＣＭＯＳ
インバータＩＮＶ４にフィードバック接続されたＣＭＯ
ＳインバータＩＮＶ３と、Ｎチャネル型ＭＯＳトランス
ファゲートＴＲ３のソースに接続されたＣＭＯＳインバ
ータＩＮＶ５と、ＣＭＯＳインバータＩＮＶ５にフィー
ドバック接続されたＣＭＯＳインバータＩＮＶ６と、Ｎ
チャネル型ＭＯＳトランスファゲートＴＲ４のソースに
接続されたＣＭＯＳインバータＩＮＶ８と、ＣＭＯＳイ
ンバータＩＮＶ８にフィードバック接続されたＣＭＯＳ
インバータＩＮＶ７とから構成されており、インバータ
ＩＮＶ１，ＩＮＶ４，ＩＮＶ５，ＩＮＶ８の出力データ
信号Ｄout1，Ｄout2，Ｄout3，Ｄout4がそれぞれ第１，
第２，第３，第４のメモリバンクに入力される。
送回路は、電源電位ノードＶddと接地電位ノードＶssと
の間に順に直列接続された２個のＮチャネル型ＭＯＳト
ランジスタであって、入力データ信号Ｄinがインバータ
ＩＮＶ０を介してゲートに入力されるＮチャネル型ＭＯ
ＳトランジスタＴＲ１０及び入力データ信号Ｄinが直接
ゲートに入力されるＮチャネル型ＭＯＳトランジスタＴ
Ｒ２０からなるプッシュプル回路と、プッシュプル回路
の出力ノードａと接地電位ノードＧＮＤとの間に接続さ
れた出力容量Ｃout と、プッシュプル回路の出力ノード
ａにドレインがそれぞれ接続された第１，第２，第３，
第４のＮチャネル型ＭＯＳトランスファゲートＴＲ１，
ＴＲ２，ＴＲ３，ＴＲ４と、Ｎチャネル型ＭＯＳトラン
スファゲートＴＲ１のソースに接続されたＣＭＯＳイン
バータＩＮＶ１と、ＣＭＯＳインバータＩＮＶ１にフィ
ードバック接続されたＣＭＯＳインバータＩＮＶ２と、
Ｎチャネル型ＭＯＳトランスファゲートＴＲ２のソース
に接続されたＣＭＯＳインバータＩＮＶ４と、ＣＭＯＳ
インバータＩＮＶ４にフィードバック接続されたＣＭＯ
ＳインバータＩＮＶ３と、Ｎチャネル型ＭＯＳトランス
ファゲートＴＲ３のソースに接続されたＣＭＯＳインバ
ータＩＮＶ５と、ＣＭＯＳインバータＩＮＶ５にフィー
ドバック接続されたＣＭＯＳインバータＩＮＶ６と、Ｎ
チャネル型ＭＯＳトランスファゲートＴＲ４のソースに
接続されたＣＭＯＳインバータＩＮＶ８と、ＣＭＯＳイ
ンバータＩＮＶ８にフィードバック接続されたＣＭＯＳ
インバータＩＮＶ７とから構成されており、インバータ
ＩＮＶ１，ＩＮＶ４，ＩＮＶ５，ＩＮＶ８の出力データ
信号Ｄout1，Ｄout2，Ｄout3，Ｄout4がそれぞれ第１，
第２，第３，第４のメモリバンクに入力される。
【００３４】Ｎチャネル型ＭＯＳトランスファゲートＴ
Ｒ１及びＣＭＯＳインバータＩＮＶ１，ＩＮＶ２は第１
のメモリバンク専用、Ｎチャネル型ＭＯＳトランスファ
ゲートＴＲ２及びＣＭＯＳインバータＩＮＶ３，ＩＮＶ
４は第２のメモリバンク専用、Ｎチャネル型ＭＯＳトラ
ンスファゲートＴＲ３及びＣＭＯＳインバータＩＮＶ
５，ＩＮＶ６は第３のメモリバンク専用、Ｎチャネル型
ＭＯＳトランスファゲートＴＲ４及びＣＭＯＳインバー
タＩＮＶ７，ＩＮＶ８は第４のメモリバンク専用に配設
されているが、Ｎチャネル型ＭＯＳトランジスタＴＲ１
０及びＴＲ２０からなるプッシュプル回路と出力容量Ｃ
out とは各メモリバンクに共通に使用される。Ｎチャネ
ル型ＭＯＳトランスファゲートＴＲ１，ＴＲ２，ＴＲ
３，ＴＲ４にはそれぞれ選択信号ＳＥＬ１，ＳＥＬ２，
ＳＥＬ３，ＳＥＬ４が入力され、これにより各メモリバ
ンクのデータ伝送回路のオン／オフが制御され、メモリ
バンクの選択が行われる。本発明の第３の実施の形態に
係るデータ伝送回路の各メモリバンクに対応した構成部
分ごとの動作は、本発明の第２の実施の形態に係るデー
タ伝送回路の動作と同様である。
Ｒ１及びＣＭＯＳインバータＩＮＶ１，ＩＮＶ２は第１
のメモリバンク専用、Ｎチャネル型ＭＯＳトランスファ
ゲートＴＲ２及びＣＭＯＳインバータＩＮＶ３，ＩＮＶ
４は第２のメモリバンク専用、Ｎチャネル型ＭＯＳトラ
ンスファゲートＴＲ３及びＣＭＯＳインバータＩＮＶ
５，ＩＮＶ６は第３のメモリバンク専用、Ｎチャネル型
ＭＯＳトランスファゲートＴＲ４及びＣＭＯＳインバー
タＩＮＶ７，ＩＮＶ８は第４のメモリバンク専用に配設
されているが、Ｎチャネル型ＭＯＳトランジスタＴＲ１
０及びＴＲ２０からなるプッシュプル回路と出力容量Ｃ
out とは各メモリバンクに共通に使用される。Ｎチャネ
ル型ＭＯＳトランスファゲートＴＲ１，ＴＲ２，ＴＲ
３，ＴＲ４にはそれぞれ選択信号ＳＥＬ１，ＳＥＬ２，
ＳＥＬ３，ＳＥＬ４が入力され、これにより各メモリバ
ンクのデータ伝送回路のオン／オフが制御され、メモリ
バンクの選択が行われる。本発明の第３の実施の形態に
係るデータ伝送回路の各メモリバンクに対応した構成部
分ごとの動作は、本発明の第２の実施の形態に係るデー
タ伝送回路の動作と同様である。
【００３５】本発明の第３の実施の形態に係るデータ伝
送回路においては、本発明の第２の実施の形態に係るデ
ータ伝送回路を、複数のメモリバンクを有するメモリ回
路に適用したことにより、各メモリバンクへ入力される
データ信号の電位を発生させるノードａの電位の振幅は
電位０から電位Ｖdd−Ｖthn までと小振幅になり、消費
電力を低減することができる。また、１組のプッシュプ
ル回路及び出力容量Ｃout に対して４組のトランスファ
ゲートを設け、選択信号ＳＥＬ１，ＳＥＬ２，ＳＥＬ
３，ＳＥＬ４によりそのいずれかを選択することとした
ので、選択されたメモリバンクのビット線のみが駆動さ
れ、さらに消費電力の低減を図ることができる。さら
に、フィードバック・インバータＩＮＶ２，ＩＮＶ３，
ＩＮＶ６，ＩＮＶ７を接続したことにより、選択された
メモリバンク以外のメモリバンクのビット線がフローテ
ィング状態となってＣＭＯＳインバータＩＮＶ１，ＩＮ
Ｖ４，ＩＮＶ５，ＩＮＶ８に貫通電流が流れるのを防止
することができる。
送回路においては、本発明の第２の実施の形態に係るデ
ータ伝送回路を、複数のメモリバンクを有するメモリ回
路に適用したことにより、各メモリバンクへ入力される
データ信号の電位を発生させるノードａの電位の振幅は
電位０から電位Ｖdd−Ｖthn までと小振幅になり、消費
電力を低減することができる。また、１組のプッシュプ
ル回路及び出力容量Ｃout に対して４組のトランスファ
ゲートを設け、選択信号ＳＥＬ１，ＳＥＬ２，ＳＥＬ
３，ＳＥＬ４によりそのいずれかを選択することとした
ので、選択されたメモリバンクのビット線のみが駆動さ
れ、さらに消費電力の低減を図ることができる。さら
に、フィードバック・インバータＩＮＶ２，ＩＮＶ３，
ＩＮＶ６，ＩＮＶ７を接続したことにより、選択された
メモリバンク以外のメモリバンクのビット線がフローテ
ィング状態となってＣＭＯＳインバータＩＮＶ１，ＩＮ
Ｖ４，ＩＮＶ５，ＩＮＶ８に貫通電流が流れるのを防止
することができる。
【００３６】以上説明した本発明の第１，第２，第３の
実施の形態に係るデータ伝送回路においては、プッシュ
プル回路が２個のＮチャネル型ＭＯＳトランジスタで構
成されている場合について説明したが、プッシュプル回
路は２個のＰチャネル型ＭＯＳトランジスタで構成して
もよい。また、第２，第３の実施の形態に係るデータ伝
送回路におけるＮチャネル型ＭＯＳトランスファゲート
はＰチャネル型ＭＯＳトランスファゲートで置き換えて
もよい。
実施の形態に係るデータ伝送回路においては、プッシュ
プル回路が２個のＮチャネル型ＭＯＳトランジスタで構
成されている場合について説明したが、プッシュプル回
路は２個のＰチャネル型ＭＯＳトランジスタで構成して
もよい。また、第２，第３の実施の形態に係るデータ伝
送回路におけるＮチャネル型ＭＯＳトランスファゲート
はＰチャネル型ＭＯＳトランスファゲートで置き換えて
もよい。
【００３７】図４は、本発明の第４の実施の形態に係る
データ伝送回路の回路図である。
データ伝送回路の回路図である。
【００３８】本発明の第４の実施の形態に係るデータ伝
送回路は、電源電位ノードＶddと接地電位ノードとの間
に順に直列接続され、出力回路１からの出力データ信号
ＯＵＴ，／ＯＵＴがそれぞれ入力されるＮチャネル型Ｍ
ＯＳトランジスタＴＲ１，ＴＲ２からなるプッシュプル
回路と、プッシュプル回路の出力ノードａと接地電位ノ
ードＧＮＤとの間に接続された出力容量Ｃout と、電源
電位ノードＶddとノードａとの間に順に直列接続され、
コントロール信号ＣＮＴ２，出力データ信号／ＯＵＴが
それぞれ入力されるＰチャネル型ＭＯＳトランジスタＴ
Ｒ４，ＴＲ５からなる制御回路３と、プッシュプル回路
の出力ノードａにドレインが接続されたＮチャネル型Ｍ
ＯＳトランスファゲートＴＲ３と、Ｎチャネル型ＭＯＳ
トランスファゲートＴＲ３のソースである出力ノードｂ
に接続されたＣＭＯＳインバータＩＮＶ１と、ＣＭＯＳ
インバータＩＮＶ１にフィードバック接続されたＣＭＯ
ＳインバータＩＮＶ２とから構成されており、ＣＭＯＳ
インバータＩＮＶ１からの出力データ信号が入力回路２
に入力される。Ｎチャネル型ＭＯＳトランスファゲート
ＴＲ３にはコントロール信号ＣＮＴ１が入力され、これ
によりデータ伝送回路のオン／オフが制御される。
送回路は、電源電位ノードＶddと接地電位ノードとの間
に順に直列接続され、出力回路１からの出力データ信号
ＯＵＴ，／ＯＵＴがそれぞれ入力されるＮチャネル型Ｍ
ＯＳトランジスタＴＲ１，ＴＲ２からなるプッシュプル
回路と、プッシュプル回路の出力ノードａと接地電位ノ
ードＧＮＤとの間に接続された出力容量Ｃout と、電源
電位ノードＶddとノードａとの間に順に直列接続され、
コントロール信号ＣＮＴ２，出力データ信号／ＯＵＴが
それぞれ入力されるＰチャネル型ＭＯＳトランジスタＴ
Ｒ４，ＴＲ５からなる制御回路３と、プッシュプル回路
の出力ノードａにドレインが接続されたＮチャネル型Ｍ
ＯＳトランスファゲートＴＲ３と、Ｎチャネル型ＭＯＳ
トランスファゲートＴＲ３のソースである出力ノードｂ
に接続されたＣＭＯＳインバータＩＮＶ１と、ＣＭＯＳ
インバータＩＮＶ１にフィードバック接続されたＣＭＯ
ＳインバータＩＮＶ２とから構成されており、ＣＭＯＳ
インバータＩＮＶ１からの出力データ信号が入力回路２
に入力される。Ｎチャネル型ＭＯＳトランスファゲート
ＴＲ３にはコントロール信号ＣＮＴ１が入力され、これ
によりデータ伝送回路のオン／オフが制御される。
【００３９】本発明の第４の実施の形態に係るデータ伝
送回路は、電源電位ノードＶddとノードａとの間に制御
回路３を設けた点が本発明の第２の実施の形態に係るデ
ータ伝送回路と異なっている。
送回路は、電源電位ノードＶddとノードａとの間に制御
回路３を設けた点が本発明の第２の実施の形態に係るデ
ータ伝送回路と異なっている。
【００４０】コントロール信号ＣＮＴ２が“１”になっ
ており制御回路３のＰチャネル型ＭＯＳトランジスタＴ
Ｒ４が非道通状態になっている状態で、出力回路１から
の出力データ信号ＯＵＴ，／ＯＵＴが“０，１”である
場合の本発明の第４の実施の形態に係るデータ伝送回路
の動作は、本発明の第１又は第２の実施の形態に係るデ
ータ伝送回路の動作と同様である。
ており制御回路３のＰチャネル型ＭＯＳトランジスタＴ
Ｒ４が非道通状態になっている状態で、出力回路１から
の出力データ信号ＯＵＴ，／ＯＵＴが“０，１”である
場合の本発明の第４の実施の形態に係るデータ伝送回路
の動作は、本発明の第１又は第２の実施の形態に係るデ
ータ伝送回路の動作と同様である。
【００４１】一方、出力回路１からの出力データ信号Ｏ
ＵＴ，／ＯＵＴが“１，０”である場合は、Ｎチャネル
型ＭＯＳトランジスタＴＲ１が導通状態となって出力容
量Ｃout が充電され、Ｎチャネル型ＭＯＳトランジスタ
ＴＲ１の閾値電圧をＶthn とするとノードａの電位はＶ
dd−Ｖthn になる。ここで、コントロール信号ＣＮＴ２
が“１”になっているときは、制御回路３のＰチャネル
型ＭＯＳトランジスタＴＲ４が非道通状態になっている
ので、その後の動作は、本発明の第２の実施の形態に係
るデータ伝送回路の動作と同様である。
ＵＴ，／ＯＵＴが“１，０”である場合は、Ｎチャネル
型ＭＯＳトランジスタＴＲ１が導通状態となって出力容
量Ｃout が充電され、Ｎチャネル型ＭＯＳトランジスタ
ＴＲ１の閾値電圧をＶthn とするとノードａの電位はＶ
dd−Ｖthn になる。ここで、コントロール信号ＣＮＴ２
が“１”になっているときは、制御回路３のＰチャネル
型ＭＯＳトランジスタＴＲ４が非道通状態になっている
ので、その後の動作は、本発明の第２の実施の形態に係
るデータ伝送回路の動作と同様である。
【００４２】ところが、ノードａの電位がＶdd−Ｖthn
となった状態でコントロール信号ＣＮＴ２が“０”にな
ると、制御回路３のＰチャネル型ＭＯＳトランジスタＴ
Ｒ４，ＴＲ５は共に導通状態となるので、ノードａの電
位はＶdd−Ｖthn からＶddに引き上げられる。コントロ
ール信号ＣＮＴ１が“１”になるとＮチャネル型ＭＯＳ
トランスファゲートＴＲ３が導通状態になり、Ｎチャネ
ル型ＭＯＳトランスファゲートＴＲ３の閾値電圧もＶth
n であるとすると、ノードｂの電位は最初はＶdd−Ｖth
n になる。その後コントロール信号ＣＮＴ１が“０”に
なってＮチャネル型ＭＯＳトランスファゲートＴＲ３が
非道通状態になると、第１の実施の形態と同様の原理に
より、電位Ｖdd−Ｖthn のデータ信号“１”がインバー
タＩＮＶ１及びフィードバック・インバータＩＮＶ２を
通過することによりノードｂの電位はＶddに引き上げら
れ、電位Ｖddのデータ信号“１”はインバータＩＮＶ１
を通過することによりデータ信号“０”となって入力回
路２に入力される。
となった状態でコントロール信号ＣＮＴ２が“０”にな
ると、制御回路３のＰチャネル型ＭＯＳトランジスタＴ
Ｒ４，ＴＲ５は共に導通状態となるので、ノードａの電
位はＶdd−Ｖthn からＶddに引き上げられる。コントロ
ール信号ＣＮＴ１が“１”になるとＮチャネル型ＭＯＳ
トランスファゲートＴＲ３が導通状態になり、Ｎチャネ
ル型ＭＯＳトランスファゲートＴＲ３の閾値電圧もＶth
n であるとすると、ノードｂの電位は最初はＶdd−Ｖth
n になる。その後コントロール信号ＣＮＴ１が“０”に
なってＮチャネル型ＭＯＳトランスファゲートＴＲ３が
非道通状態になると、第１の実施の形態と同様の原理に
より、電位Ｖdd−Ｖthn のデータ信号“１”がインバー
タＩＮＶ１及びフィードバック・インバータＩＮＶ２を
通過することによりノードｂの電位はＶddに引き上げら
れ、電位Ｖddのデータ信号“１”はインバータＩＮＶ１
を通過することによりデータ信号“０”となって入力回
路２に入力される。
【００４３】但し、出力回路１からの出力データ信号Ｏ
ＵＴ，／ＯＵＴが“１，０”であって、コントロール信
号ＣＮＴ２が“１”になっている場合において、ＣＭＯ
ＳインバータＩＮＶ１に電位Ｖdd−２Ｖthn の入力信号
が入力されたときに、ＣＭＯＳインバータＩＮＶ１が実
質的にデータ信号“１”が入力された場合と同様に動作
するような閾値電圧Ｖthn を有するＮチャネル型ＭＯＳ
トランジスタＴＲ１及びＮチャネル型ＭＯＳトランスフ
ァゲートＴＲ３を使用する必要がある。
ＵＴ，／ＯＵＴが“１，０”であって、コントロール信
号ＣＮＴ２が“１”になっている場合において、ＣＭＯ
ＳインバータＩＮＶ１に電位Ｖdd−２Ｖthn の入力信号
が入力されたときに、ＣＭＯＳインバータＩＮＶ１が実
質的にデータ信号“１”が入力された場合と同様に動作
するような閾値電圧Ｖthn を有するＮチャネル型ＭＯＳ
トランジスタＴＲ１及びＮチャネル型ＭＯＳトランスフ
ァゲートＴＲ３を使用する必要がある。
【００４４】以上説明した本発明の第４の実施の形態に
係るデータ伝送回路は、出力回路１がフリップフロップ
等の記憶回路であった場合に、制御回路３の制御によ
り、スキャンフリップフロップの動作と低消費電力の動
作とを適宜切り替えて使用することができる。即ち、低
消費電力の動作時には第２の実施の形態と同様の効果を
得ることができ、また、以下に説明するようなデータパ
ス回路を構成するために用いることができる。
係るデータ伝送回路は、出力回路１がフリップフロップ
等の記憶回路であった場合に、制御回路３の制御によ
り、スキャンフリップフロップの動作と低消費電力の動
作とを適宜切り替えて使用することができる。即ち、低
消費電力の動作時には第２の実施の形態と同様の効果を
得ることができ、また、以下に説明するようなデータパ
ス回路を構成するために用いることができる。
【００４５】図５は、本発明の第４の実施の形態に係る
データ伝送回路を用いて構成したデータパス回路の一部
を示した回路図である。
データ伝送回路を用いて構成したデータパス回路の一部
を示した回路図である。
【００４６】図５に示したデータパス回路は、ｍ段のス
キャンフリップフロップＤＦ１〜ＤＦｍと、各段のスキ
ャンフリップフロップＤＦ１〜ＤＦｍの出力側にそれぞ
れ配設されたデータ伝送回路ＤＴ１〜ＤＴｍとから構成
されている。各段のデータ伝送回路ＤＴ１〜ＤＴｍは、
図４に示した本発明の第４の実施の形態に係るデータ伝
送回路とほぼ同様の回路であり、さらにｎ：１マルチプ
レクサを兼ねている。
キャンフリップフロップＤＦ１〜ＤＦｍと、各段のスキ
ャンフリップフロップＤＦ１〜ＤＦｍの出力側にそれぞ
れ配設されたデータ伝送回路ＤＴ１〜ＤＴｍとから構成
されている。各段のデータ伝送回路ＤＴ１〜ＤＴｍは、
図４に示した本発明の第４の実施の形態に係るデータ伝
送回路とほぼ同様の回路であり、さらにｎ：１マルチプ
レクサを兼ねている。
【００４７】第１段のスキャンフリップフロップＤＦ１
には、入力データ信号Ｄ１が入力されるクロックドイン
バータＣＫＩＮＶ１１１と、スキャン入力データ信号Ｓ
Ｉが入力されるクロックドインバータＣＫＩＮＶ１１２
と、クロックドインバータＣＫＩＮＶ１１１又はＣＫＩ
ＮＶ１１２の出力データ信号が入力されるトランスファ
ゲートＴＧ１１１と、トランスファゲートＴＧ１１１の
出力ノードに接続されたインバータＩＮＶ１１５と、イ
ンバータＩＮＶ１１５にフィードバック接続されたクロ
ックドインバータ１１３と、インバータＩＮＶ１１５の
出力データ信号が入力されるトランスファゲートＴＧ１
１２と、トランスファゲートＴＧ１１２の出力ノードに
接続されたインバータＩＮＶ１１６と、インバータＩＮ
Ｖ１１６にフィードバック接続されたクロックドインバ
ータＣＫＩＮＶ１１４と、スキャンイネーブル信号ＳＥ
を反転させるために使用されるインバータＩＮＶ１１４
とが備えられている。
には、入力データ信号Ｄ１が入力されるクロックドイン
バータＣＫＩＮＶ１１１と、スキャン入力データ信号Ｓ
Ｉが入力されるクロックドインバータＣＫＩＮＶ１１２
と、クロックドインバータＣＫＩＮＶ１１１又はＣＫＩ
ＮＶ１１２の出力データ信号が入力されるトランスファ
ゲートＴＧ１１１と、トランスファゲートＴＧ１１１の
出力ノードに接続されたインバータＩＮＶ１１５と、イ
ンバータＩＮＶ１１５にフィードバック接続されたクロ
ックドインバータ１１３と、インバータＩＮＶ１１５の
出力データ信号が入力されるトランスファゲートＴＧ１
１２と、トランスファゲートＴＧ１１２の出力ノードに
接続されたインバータＩＮＶ１１６と、インバータＩＮ
Ｖ１１６にフィードバック接続されたクロックドインバ
ータＣＫＩＮＶ１１４と、スキャンイネーブル信号ＳＥ
を反転させるために使用されるインバータＩＮＶ１１４
とが備えられている。
【００４８】クロックドインバータＣＫＩＮＶ１１１に
は、インバータＩＮＶ１１４により反転されたスキャン
イネーブル信号ＳＥがクロック信号として入力され、ス
キャンイネーブル信号ＳＥが反転クロック信号として入
力される。クロックドインバータＣＫＩＮＶ１１２に
は、スキャンイネーブル信号ＳＥがクロック信号として
入力され、インバータＩＮＶ１１４により反転されたス
キャンイネーブル信号ＳＥが反転クロック信号として入
力される。クロックドインバータＣＫＩＮＶ１１３及び
トランスファゲートＴＧ１１２には、クロック信号ＣＬ
Ｋがクロック信号として入力され、クロック信号ＣＬＫ
の反転信号であるクロック信号ＣＬＫＢが反転クロック
信号として入力される。クロックドインバータＣＫＩＮ
Ｖ１１４及びトランスファゲートＴＧ１１１には、クロ
ック信号ＣＬＫＢがクロック信号として入力され、クロ
ック信号ＣＬＫが反転クロック信号として入力される。
は、インバータＩＮＶ１１４により反転されたスキャン
イネーブル信号ＳＥがクロック信号として入力され、ス
キャンイネーブル信号ＳＥが反転クロック信号として入
力される。クロックドインバータＣＫＩＮＶ１１２に
は、スキャンイネーブル信号ＳＥがクロック信号として
入力され、インバータＩＮＶ１１４により反転されたス
キャンイネーブル信号ＳＥが反転クロック信号として入
力される。クロックドインバータＣＫＩＮＶ１１３及び
トランスファゲートＴＧ１１２には、クロック信号ＣＬ
Ｋがクロック信号として入力され、クロック信号ＣＬＫ
の反転信号であるクロック信号ＣＬＫＢが反転クロック
信号として入力される。クロックドインバータＣＫＩＮ
Ｖ１１４及びトランスファゲートＴＧ１１１には、クロ
ック信号ＣＬＫＢがクロック信号として入力され、クロ
ック信号ＣＬＫが反転クロック信号として入力される。
【００４９】第１段のスキャンフリップフロップＤＦ１
の出力側には、第１段のデータ伝送回路ＤＴ１が配設さ
れている。データ伝送回路ＤＴ１の前段は、電源電位ノ
ードＶddと接地電位ノードとの間に順に直列接続され、
クロックドインバータＣＫＩＮＶ１１４，インバータＩ
ＮＶ１１６からの出力データ信号がそれぞれ入力される
Ｎチャネル型ＭＯＳトランジスタＴＲ１１１，ＴＲ１１
２からなるプッシュプル回路と、プッシュプル回路の出
力ノードａ１と接地電位ノードＧＮＤとの間に接続され
た出力容量Ｃout と、電源電位ノードＶddとノードａ１
との間に順に直列接続され、スキャンイネーブル信号Ｓ
Ｅの反転信号、インバータＩＮＶ１１６からの出力デー
タ信号がそれぞれ入力されるＰチャネル型ＭＯＳトラン
ジスタＴＲ１１４，ＴＲ１１５からなる制御回路と、プ
ッシュプル回路の出力ノードａ１にドレインが接続され
たＮチャネル型ＭＯＳトランスファゲートＴＲ１１３と
から構成される第１のデータ伝送回路と、それぞれ第１
のデータ伝送回路と同様の構成を有し、Ｎチャネル型Ｍ
ＯＳトランスファゲートＴＲ１２３，ＴＲ１３
３，．．．，ＴＲ１ｎ３をそれぞれ後段側に備えた第２
から第ｎのデータ伝送回路とから構成されている。
の出力側には、第１段のデータ伝送回路ＤＴ１が配設さ
れている。データ伝送回路ＤＴ１の前段は、電源電位ノ
ードＶddと接地電位ノードとの間に順に直列接続され、
クロックドインバータＣＫＩＮＶ１１４，インバータＩ
ＮＶ１１６からの出力データ信号がそれぞれ入力される
Ｎチャネル型ＭＯＳトランジスタＴＲ１１１，ＴＲ１１
２からなるプッシュプル回路と、プッシュプル回路の出
力ノードａ１と接地電位ノードＧＮＤとの間に接続され
た出力容量Ｃout と、電源電位ノードＶddとノードａ１
との間に順に直列接続され、スキャンイネーブル信号Ｓ
Ｅの反転信号、インバータＩＮＶ１１６からの出力デー
タ信号がそれぞれ入力されるＰチャネル型ＭＯＳトラン
ジスタＴＲ１１４，ＴＲ１１５からなる制御回路と、プ
ッシュプル回路の出力ノードａ１にドレインが接続され
たＮチャネル型ＭＯＳトランスファゲートＴＲ１１３と
から構成される第１のデータ伝送回路と、それぞれ第１
のデータ伝送回路と同様の構成を有し、Ｎチャネル型Ｍ
ＯＳトランスファゲートＴＲ１２３，ＴＲ１３
３，．．．，ＴＲ１ｎ３をそれぞれ後段側に備えた第２
から第ｎのデータ伝送回路とから構成されている。
【００５０】データ伝送回路ＤＴ１の後段は、各Ｎチャ
ネル型ＭＯＳトランスファゲートＴＲ１１３，ＴＲ１２
３，．．．，ＴＲ１ｎ３のソースに接続されたＣＭＯＳ
インバータＩＮＶ１１１と、ＣＭＯＳインバータＩＮＶ
１１１にフィードバック接続されたＣＭＯＳインバータ
ＩＮＶ１１２と、ＣＭＯＳインバータＩＮＶ１１１の出
力ノードに接続されたインバータＩＮＶ１１３とから構
成されている。
ネル型ＭＯＳトランスファゲートＴＲ１１３，ＴＲ１２
３，．．．，ＴＲ１ｎ３のソースに接続されたＣＭＯＳ
インバータＩＮＶ１１１と、ＣＭＯＳインバータＩＮＶ
１１１にフィードバック接続されたＣＭＯＳインバータ
ＩＮＶ１１２と、ＣＭＯＳインバータＩＮＶ１１１の出
力ノードに接続されたインバータＩＮＶ１１３とから構
成されている。
【００５１】各Ｎチャネル型ＭＯＳトランスファゲート
ＴＲ１１３，ＴＲ１２３，．．．，ＴＲ１ｎ３にはコン
トロール信号ＣＮＴ１１，ＣＮＴ１２，．．．，ＣＮＴ
１ｎがそれぞれ入力され、これにより前段の各データ伝
送回路のオン／オフが制御され、ｎ：１マルチプレクサ
として機能させることができる。即ち、コントロール信
号ＣＮＴ１１，ＣＮＴ１２，．．．，ＣＮＴ１ｎにより
選択されたＮチャネル型ＭＯＳトランスファゲートＴＲ
１１３，ＴＲ１２３，．．．，ＴＲ１ｎ３のうちいずれ
かからの出力データ信号がインバータＩＮＶ１１１，Ｉ
ＮＶ１１２，ＩＮＶ１１３を介して出力データ信号Ｄou
t1として出力される。
ＴＲ１１３，ＴＲ１２３，．．．，ＴＲ１ｎ３にはコン
トロール信号ＣＮＴ１１，ＣＮＴ１２，．．．，ＣＮＴ
１ｎがそれぞれ入力され、これにより前段の各データ伝
送回路のオン／オフが制御され、ｎ：１マルチプレクサ
として機能させることができる。即ち、コントロール信
号ＣＮＴ１１，ＣＮＴ１２，．．．，ＣＮＴ１ｎにより
選択されたＮチャネル型ＭＯＳトランスファゲートＴＲ
１１３，ＴＲ１２３，．．．，ＴＲ１ｎ３のうちいずれ
かからの出力データ信号がインバータＩＮＶ１１１，Ｉ
ＮＶ１１２，ＩＮＶ１１３を介して出力データ信号Ｄou
t1として出力される。
【００５２】第２段以降の各スキャンフリップフロップ
ＤＦ２〜ＤＦｍ及び各データ伝送回路ＤＴ２〜ＤＴｍは
第１段のスキャンフリップフロップＤＦ１及びデータ伝
送回路ＤＴ１と同様の構成であるが、第２段以降では、
スキャン入力データ信号として、前段のスキャンフリッ
プフロップの出力データ信号、即ち、前段のデータ伝送
回路のプッシュプル回路からの出力データ信号が入力さ
れる。
ＤＦ２〜ＤＦｍ及び各データ伝送回路ＤＴ２〜ＤＴｍは
第１段のスキャンフリップフロップＤＦ１及びデータ伝
送回路ＤＴ１と同様の構成であるが、第２段以降では、
スキャン入力データ信号として、前段のスキャンフリッ
プフロップの出力データ信号、即ち、前段のデータ伝送
回路のプッシュプル回路からの出力データ信号が入力さ
れる。
【００５３】図５に示したデータパス回路の動作は、以
下の通りである。スキャンイネーブル信号ＳＥが“０”
の場合、各段のスキャンフリップフロップＤＦ２〜ＤＦ
ｍは通常モードの記憶動作及び遅延動作を行い、各段の
データ伝送回路ＤＦ１〜ＤＦｍのノードａ１〜ａｍの電
位は第４の実施の形態で説明したように小振幅化され
て、消費電力の低減を図ることができる。一方、スキャ
ンイネーブル信号ＳＥが“１”の場合、各段のスキャン
フリップフロップＤＦ２〜ＤＦｍがスキャンモードにな
るとともに、各段のデータ伝送回路ＤＦ１〜ＤＦｍの制
御回路が導通状態となり、各ノードａ１〜ａｍの電位は
全振幅するようになる。従って、第１段及び第２段以降
の各段のスキャンフリップフロップＤＦ１，ＤＦ２〜Ｄ
Ｆｍにはいずれも全振幅のスキャン入力データ信号が入
力されることとなり、第２段以降の各段のスキャンフリ
ップフロップＤＦ２〜ＤＦｍのスキャン入力データ信号
が入力されるノードのフローティング状態に起因して各
クロックドインバータＣＫＩＮＶ１１２，ＣＫＩＮＶ２
１２，．．．，ＣＫＩＮＶｍ１２に貫通電流が流れるの
を防止しながら、スキャン動作を行うことができる。
下の通りである。スキャンイネーブル信号ＳＥが“０”
の場合、各段のスキャンフリップフロップＤＦ２〜ＤＦ
ｍは通常モードの記憶動作及び遅延動作を行い、各段の
データ伝送回路ＤＦ１〜ＤＦｍのノードａ１〜ａｍの電
位は第４の実施の形態で説明したように小振幅化され
て、消費電力の低減を図ることができる。一方、スキャ
ンイネーブル信号ＳＥが“１”の場合、各段のスキャン
フリップフロップＤＦ２〜ＤＦｍがスキャンモードにな
るとともに、各段のデータ伝送回路ＤＦ１〜ＤＦｍの制
御回路が導通状態となり、各ノードａ１〜ａｍの電位は
全振幅するようになる。従って、第１段及び第２段以降
の各段のスキャンフリップフロップＤＦ１，ＤＦ２〜Ｄ
Ｆｍにはいずれも全振幅のスキャン入力データ信号が入
力されることとなり、第２段以降の各段のスキャンフリ
ップフロップＤＦ２〜ＤＦｍのスキャン入力データ信号
が入力されるノードのフローティング状態に起因して各
クロックドインバータＣＫＩＮＶ１１２，ＣＫＩＮＶ２
１２，．．．，ＣＫＩＮＶｍ１２に貫通電流が流れるの
を防止しながら、スキャン動作を行うことができる。
【００５４】図６は、本発明の第５の実施の形態に係る
データ伝送回路の回路図である。
データ伝送回路の回路図である。
【００５５】本発明の第５の実施の形態に係るデータ伝
送回路は、電源電位ノードＶddと接地電位ノードとの間
に順に直列接続され、出力回路１からの出力データ信号
ＯＵＴ，／ＯＵＴがそれぞれ入力されるＰチャネル型Ｍ
ＯＳトランジスタＴＲ１，ＴＲ２からなるプッシュプル
回路と、プッシュプル回路の出力ノードａと接地電位ノ
ードＧＮＤとの間に接続された出力容量Ｃout と、ノー
ドａと接地電位ノードＧＮＤとの間に順に直列接続さ
れ、出力データ信号ＯＵＴ，コントロール信号ＣＮＴ２
がそれぞれ入力されるＮチャネル型ＭＯＳトランジスタ
ＴＲ４，ＴＲ５からなる制御回路４と、プッシュプル回
路の出力ノードａにドレインが接続されたＮチャネル型
ＭＯＳトランスファゲートＴＲ３と、Ｎチャネル型ＭＯ
ＳトランスファゲートＴＲ３のソースである出力ノード
ｂに接続されたＣＭＯＳインバータＩＮＶ１と、ＣＭＯ
ＳインバータＩＮＶ１にフィードバック接続されたＣＭ
ＯＳインバータＩＮＶ２とから構成されており、ＣＭＯ
ＳインバータＩＮＶ１からの出力データ信号が入力回路
２に入力される。Ｎチャネル型ＭＯＳトランスファゲー
トＴＲ３にはコントロール信号ＣＮＴ１が入力され、こ
れによりデータ伝送回路のオン／オフが制御される。
送回路は、電源電位ノードＶddと接地電位ノードとの間
に順に直列接続され、出力回路１からの出力データ信号
ＯＵＴ，／ＯＵＴがそれぞれ入力されるＰチャネル型Ｍ
ＯＳトランジスタＴＲ１，ＴＲ２からなるプッシュプル
回路と、プッシュプル回路の出力ノードａと接地電位ノ
ードＧＮＤとの間に接続された出力容量Ｃout と、ノー
ドａと接地電位ノードＧＮＤとの間に順に直列接続さ
れ、出力データ信号ＯＵＴ，コントロール信号ＣＮＴ２
がそれぞれ入力されるＮチャネル型ＭＯＳトランジスタ
ＴＲ４，ＴＲ５からなる制御回路４と、プッシュプル回
路の出力ノードａにドレインが接続されたＮチャネル型
ＭＯＳトランスファゲートＴＲ３と、Ｎチャネル型ＭＯ
ＳトランスファゲートＴＲ３のソースである出力ノード
ｂに接続されたＣＭＯＳインバータＩＮＶ１と、ＣＭＯ
ＳインバータＩＮＶ１にフィードバック接続されたＣＭ
ＯＳインバータＩＮＶ２とから構成されており、ＣＭＯ
ＳインバータＩＮＶ１からの出力データ信号が入力回路
２に入力される。Ｎチャネル型ＭＯＳトランスファゲー
トＴＲ３にはコントロール信号ＣＮＴ１が入力され、こ
れによりデータ伝送回路のオン／オフが制御される。
【００５６】本発明の第５の実施の形態に係るデータ伝
送回路は、第４の実施の形態におけるプッシュプル回路
のＮチャネル型ＭＯＳトランジスタＴＲ１，ＴＲ２をＰ
チャネル型ＭＯＳトランジスタＴＲ１，ＴＲ２により置
換し、第４の実施の形態における電源電位ノードＶddと
ノードａとの間に順に直列接続されたＰチャネル型ＭＯ
ＳトランジスタＴＲ４，ＴＲ５からなる制御回路３をノ
ードａと接地電位ノードＧＮＤとの間に順に直列接続さ
れたＮチャネル型ＭＯＳトランジスタＴＲ４，ＴＲ５か
らなる制御回路４により置換して、出力データ信号ＯＵ
Ｔ，コントロール信号ＣＮＴ２がそれぞれＮチャネル型
ＭＯＳトランジスタＴＲ４，ＴＲ５に入力されるように
した点が図４に示した本発明の第４の実施の形態に係る
データ伝送回路と異なっている。
送回路は、第４の実施の形態におけるプッシュプル回路
のＮチャネル型ＭＯＳトランジスタＴＲ１，ＴＲ２をＰ
チャネル型ＭＯＳトランジスタＴＲ１，ＴＲ２により置
換し、第４の実施の形態における電源電位ノードＶddと
ノードａとの間に順に直列接続されたＰチャネル型ＭＯ
ＳトランジスタＴＲ４，ＴＲ５からなる制御回路３をノ
ードａと接地電位ノードＧＮＤとの間に順に直列接続さ
れたＮチャネル型ＭＯＳトランジスタＴＲ４，ＴＲ５か
らなる制御回路４により置換して、出力データ信号ＯＵ
Ｔ，コントロール信号ＣＮＴ２がそれぞれＮチャネル型
ＭＯＳトランジスタＴＲ４，ＴＲ５に入力されるように
した点が図４に示した本発明の第４の実施の形態に係る
データ伝送回路と異なっている。
【００５７】コントロール信号ＣＮＴ２が“０”になっ
ており制御回路４のＮチャネル型トランジスタＴＲ５が
非道通状態になっている状態で、出力回路１からの出力
データ信号ＯＵＴ，／ＯＵＴが“０，１”である場合
は、Ｐチャネル型ＭＯＳトランジスタＴＲ１が導通状態
になって出力容量Ｃout は充電され、ノードａの電位は
Ｖddになる。コントロール信号ＣＮＴ１が“１”になる
とＮチャネル型ＭＯＳトランスファゲートＴＲ３が導通
状態になり、Ｎチャネル型ＭＯＳトランスファゲートＴ
Ｒ３の閾値電圧がＶthn であるとすると、ノードｂの電
位は最初はＶdd−Ｖthn になる。その後コントロール信
号ＣＮＴ１が“０”になってＮチャネル型ＭＯＳトラン
スファゲートＴＲ３が非道通状態になると、第１の実施
の形態と同様の原理により、電位Ｖdd−Ｖthn のデータ
信号“１”がインバータＩＮＶ１及びフィードバック・
インバータＩＮＶ２を通過することによりノードｂの電
位はＶddに引き上げられ、電位Ｖddのデータ信号“１”
はインバータＩＮＶ１を通過することによりデータ信号
“０”となって入力回路２に入力される。
ており制御回路４のＮチャネル型トランジスタＴＲ５が
非道通状態になっている状態で、出力回路１からの出力
データ信号ＯＵＴ，／ＯＵＴが“０，１”である場合
は、Ｐチャネル型ＭＯＳトランジスタＴＲ１が導通状態
になって出力容量Ｃout は充電され、ノードａの電位は
Ｖddになる。コントロール信号ＣＮＴ１が“１”になる
とＮチャネル型ＭＯＳトランスファゲートＴＲ３が導通
状態になり、Ｎチャネル型ＭＯＳトランスファゲートＴ
Ｒ３の閾値電圧がＶthn であるとすると、ノードｂの電
位は最初はＶdd−Ｖthn になる。その後コントロール信
号ＣＮＴ１が“０”になってＮチャネル型ＭＯＳトラン
スファゲートＴＲ３が非道通状態になると、第１の実施
の形態と同様の原理により、電位Ｖdd−Ｖthn のデータ
信号“１”がインバータＩＮＶ１及びフィードバック・
インバータＩＮＶ２を通過することによりノードｂの電
位はＶddに引き上げられ、電位Ｖddのデータ信号“１”
はインバータＩＮＶ１を通過することによりデータ信号
“０”となって入力回路２に入力される。
【００５８】一方、出力回路１からの出力データ信号Ｏ
ＵＴ，／ＯＵＴが“１，０”である場合は、トランジス
タＴＲ２が導通状態となって出力容量Ｃout が放電し、
Ｐチャネル型トランジスタＴＲ２の閾値電圧をＶthp と
するとノードａの電位はＶthp になる。ここで、コント
ロール信号ＣＮＴ２が“０”になっているときは、制御
回路４のＮチャネル型トランジスタＴＲ５が非道通状態
になっているので、コントロール信号ＣＮＴ１が“１”
になるとＮチャネル型ＭＯＳトランスファゲートＴＲ３
が導通状態になり、Ｎチャネル型ＭＯＳトランスファゲ
ートＴＲ３の閾値電圧がＶthn であるとすると、ノード
ｂの電位は最初はＶthp −Ｖthn になる。電位Ｖthp −
Ｖthn のデータ信号“０”はインバータＩＮＶ１を通過
することによりデータ信号“１”となって入力回路２に
入力される。
ＵＴ，／ＯＵＴが“１，０”である場合は、トランジス
タＴＲ２が導通状態となって出力容量Ｃout が放電し、
Ｐチャネル型トランジスタＴＲ２の閾値電圧をＶthp と
するとノードａの電位はＶthp になる。ここで、コント
ロール信号ＣＮＴ２が“０”になっているときは、制御
回路４のＮチャネル型トランジスタＴＲ５が非道通状態
になっているので、コントロール信号ＣＮＴ１が“１”
になるとＮチャネル型ＭＯＳトランスファゲートＴＲ３
が導通状態になり、Ｎチャネル型ＭＯＳトランスファゲ
ートＴＲ３の閾値電圧がＶthn であるとすると、ノード
ｂの電位は最初はＶthp −Ｖthn になる。電位Ｖthp −
Ｖthn のデータ信号“０”はインバータＩＮＶ１を通過
することによりデータ信号“１”となって入力回路２に
入力される。
【００５９】ところが、ノードａの電位がＶthp となっ
た状態でコントロール信号ＣＮＴ２が“１”になると、
制御回路４のＮチャネル型トランジスタＴＲ４，ＴＲ５
は共に導通状態となるので、ノードａの電位はＶthp か
ら接地電位ＧＮＤ、即ち、電位０に引き下げられる。コ
ントロール信号ＣＮＴ１が“１”になるとＮチャネル型
ＭＯＳトランスファゲートＴＲ３が導通状態になり、ノ
ードｂの電位は０になる。その後コントロール信号ＣＮ
Ｔが“０”になってＮチャネル型ＭＯＳトランスファゲ
ートＴＲ３非道通状態になると、電位０のデータ信号
“０”はインバータＩＮＶ１を通過することによりデー
タ信号“１”となって入力回路２に入力される。
た状態でコントロール信号ＣＮＴ２が“１”になると、
制御回路４のＮチャネル型トランジスタＴＲ４，ＴＲ５
は共に導通状態となるので、ノードａの電位はＶthp か
ら接地電位ＧＮＤ、即ち、電位０に引き下げられる。コ
ントロール信号ＣＮＴ１が“１”になるとＮチャネル型
ＭＯＳトランスファゲートＴＲ３が導通状態になり、ノ
ードｂの電位は０になる。その後コントロール信号ＣＮ
Ｔが“０”になってＮチャネル型ＭＯＳトランスファゲ
ートＴＲ３非道通状態になると、電位０のデータ信号
“０”はインバータＩＮＶ１を通過することによりデー
タ信号“１”となって入力回路２に入力される。
【００６０】但し、出力回路１からの出力データ信号Ｏ
ＵＴ，／ＯＵＴが“０，１”であって、コントロール信
号ＣＮＴ２が“０”になっている場合において、ＣＭＯ
ＳインバータＩＮＶ１に電位Ｖdd−Ｖthn の入力信号が
入力されたときに、ＣＭＯＳインバータＩＮＶ１が実質
的にデータ信号“１”が入力された場合と同様に動作す
るような閾値電圧Ｖthn を有するＮチャネル型ＭＯＳト
ランスファゲートＴＲ３を使用する必要がある。
ＵＴ，／ＯＵＴが“０，１”であって、コントロール信
号ＣＮＴ２が“０”になっている場合において、ＣＭＯ
ＳインバータＩＮＶ１に電位Ｖdd−Ｖthn の入力信号が
入力されたときに、ＣＭＯＳインバータＩＮＶ１が実質
的にデータ信号“１”が入力された場合と同様に動作す
るような閾値電圧Ｖthn を有するＮチャネル型ＭＯＳト
ランスファゲートＴＲ３を使用する必要がある。
【００６１】以上説明した本発明の第５の実施の形態に
係るデータ伝送回路は、出力回路１がフリップフロップ
等の記憶回路であった場合に、制御回路４の制御によ
り、スキャンフリップフロップの動作と低消費電力の動
作とを適宜切り替えて使用することができる。即ち、低
消費電力の動作時には第２又は第４の実施の形態と同様
の効果を得ることができ、また、上述した図５のデータ
パス回路を構成するために用いることができる。
係るデータ伝送回路は、出力回路１がフリップフロップ
等の記憶回路であった場合に、制御回路４の制御によ
り、スキャンフリップフロップの動作と低消費電力の動
作とを適宜切り替えて使用することができる。即ち、低
消費電力の動作時には第２又は第４の実施の形態と同様
の効果を得ることができ、また、上述した図５のデータ
パス回路を構成するために用いることができる。
【００６２】
【発明の効果】本発明に係るデータ伝送回路によれば、
電源電位ノードと接地電位ノードとの間に順に直列接続
され、第１のデータ信号、第１のデータ信号の反転信号
である第２のデータ信号がそれぞれ入力される第１，第
２のＭＯＳトランジスタを有するプッシュプル回路と、
プッシュプル回路の出力ノードである第１のＭＯＳトラ
ンジスタと第２のＭＯＳトランジスタとの接続ノードと
接地電位ノードとの間に接続された出力容量と、プッシ
ュプル回路の出力ノードに接続されたトランスファゲー
トと、トランスファゲートの出力ノードに接続された第
１のインバータと、第１のインバータにフィードバック
接続された第２のインバータとを備えたものとしたの
で、プッシュプル回路を構成するＭＯＳトランジスタの
閾値電圧に応じた電圧降下によりプッシュプル回路の出
力ノードの電位の振幅が小振幅化され、消費電力を低減
することができる。また、出力データ信号を出力する第
１のインバータに第２のインバータをフィードバック接
続したので、第１のインバータの出力ノードがフローテ
ィング状態となるのを防止することができる。従って、
出力データ信号が入力される入力ゲート回路に貫通電流
が流れるのを防止することができる。
電源電位ノードと接地電位ノードとの間に順に直列接続
され、第１のデータ信号、第１のデータ信号の反転信号
である第２のデータ信号がそれぞれ入力される第１，第
２のＭＯＳトランジスタを有するプッシュプル回路と、
プッシュプル回路の出力ノードである第１のＭＯＳトラ
ンジスタと第２のＭＯＳトランジスタとの接続ノードと
接地電位ノードとの間に接続された出力容量と、プッシ
ュプル回路の出力ノードに接続されたトランスファゲー
トと、トランスファゲートの出力ノードに接続された第
１のインバータと、第１のインバータにフィードバック
接続された第２のインバータとを備えたものとしたの
で、プッシュプル回路を構成するＭＯＳトランジスタの
閾値電圧に応じた電圧降下によりプッシュプル回路の出
力ノードの電位の振幅が小振幅化され、消費電力を低減
することができる。また、出力データ信号を出力する第
１のインバータに第２のインバータをフィードバック接
続したので、第１のインバータの出力ノードがフローテ
ィング状態となるのを防止することができる。従って、
出力データ信号が入力される入力ゲート回路に貫通電流
が流れるのを防止することができる。
【図１】本発明の第１の実施の形態に係るデータ伝送回
路の回路図。
路の回路図。
【図２】本発明の第２の実施の形態に係るデータ伝送回
路の回路図。
路の回路図。
【図３】本発明の第３の実施の形態に係るデータ伝送回
路の回路図。
路の回路図。
【図４】本発明の第４の実施の形態に係るデータ伝送回
路の回路図。
路の回路図。
【図５】本発明の第４の実施の形態に係るデータ伝送回
路を用いて構成したデータパス回路の一部を示した回路
図。
路を用いて構成したデータパス回路の一部を示した回路
図。
【図６】本発明の第５の実施の形態に係るデータ伝送回
路の回路図。
路の回路図。
【図７】従来のデータ伝送回路の回路図。
１ 出力回路 ２ 入力回路 ３，４ 制御回路 ＴＲ ＭＯＳトランジスタ ＴＧ トランスファゲート ＩＮＶ インバータ ＣＫＩＮＶ クロックドインバータ Ｃout 出力容量 ＤＦ スキャンフリップフロップ ＤＴ データ伝送回路
Claims (8)
- 【請求項１】電源電位ノードと接地電位ノードとの間に
順に直列接続され、第１のデータ信号、前記第１のデー
タ信号の反転信号である第２のデータ信号がそれぞれ入
力される第１，第２のＭＯＳトランジスタを有するプッ
シュプル回路と、 前記プッシュプル回路の出力ノードである前記第１のＭ
ＯＳトランジスタと前記第２のＭＯＳトランジスタとの
接続ノードと接地電位ノードとの間に接続された出力容
量と、 前記プッシュプル回路の出力ノードに接続されたトラン
スファゲートと、 前記トランスファゲートの出力ノードに接続された第１
のインバータと、 前記第１のインバータにフィードバック接続された第２
のインバータと、を備えたことを特徴とするデータ伝送
回路。 - 【請求項２】前記トランスファゲートは、ＣＭＯＳトラ
ンスファゲートであることを特徴とする請求項１に記載
のデータ伝送回路。 - 【請求項３】前記トランスファゲートは、ＭＯＳトラン
ジスタであることを特徴とする請求項１に記載のデータ
伝送回路。 - 【請求項４】前記トランスファゲート並びに前記第１及
び第２のインバータが、複数組備えられていることを特
徴とする請求項１乃至３のいずれかに記載のデータ伝送
回路。 - 【請求項５】導電型が前記第１，第２のＭＯＳトランジ
スタの導電型と逆の導電型であって、電源電位ノードと
前記プッシュプル回路の出力ノードとの間に順に直列接
続され、所定の制御信号、前記第２のデータ信号がそれ
ぞれ入力される第３，第４のＭＯＳトランジスタをさら
に備えたことを特徴とする請求項１乃至４のいずれかに
記載のデータ伝送回路。 - 【請求項６】導電型が前記第１，第２のＭＯＳトランジ
スタの導電型と逆の導電型であって、前記プッシュプル
回路の出力ノードと接地電位ノードとの間に順に直列接
続され、前記第１のデータ信号、所定の制御信号がそれ
ぞれ入力される第３，第４のＭＯＳトランジスタをさら
に備えたことを特徴とする請求項１乃至４のいずれかに
記載のデータ伝送回路。 - 【請求項７】前記データ伝送回路は、スキャンフリップ
フロップの出力側に接続され、前記スキャンフリップフ
ロップの第１の出力データ信号、前記第１の出力データ
信号の反転信号である第２の出力データ信号を前記第
１，第２のデータ信号とし、前記スキャンフリップフロ
ップのスキャンイネーブル信号に基づき生成されるデー
タ信号を前記所定の制御信号としたものであることを特
徴とする請求項５又は６のいずれかに記載のデータ伝送
回路。 - 【請求項８】前記スキャンフリップフロップ及び前記デ
ータ伝送回路が複数段備えられている場合に、各段の前
記プッシュプル回路の出力データ信号を、次段の前記ス
キャンフリップフロップのスキャン入力データ信号とし
たことを特徴とする請求項７に記載のデータ伝送回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00799398A JP3797778B2 (ja) | 1998-01-19 | 1998-01-19 | データ伝送回路 |
| US09/233,051 US6215344B1 (en) | 1998-01-19 | 1999-01-19 | Data transmission circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00799398A JP3797778B2 (ja) | 1998-01-19 | 1998-01-19 | データ伝送回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11205121A true JPH11205121A (ja) | 1999-07-30 |
| JP3797778B2 JP3797778B2 (ja) | 2006-07-19 |
Family
ID=11680940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00799398A Expired - Fee Related JP3797778B2 (ja) | 1998-01-19 | 1998-01-19 | データ伝送回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6215344B1 (ja) |
| JP (1) | JP3797778B2 (ja) |
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| CN110166040B (zh) * | 2019-04-08 | 2023-02-14 | 广州智慧城市发展研究院 | 一种io复用电路、集成电路和控制方法 |
Family Cites Families (7)
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|---|---|---|---|---|
| JPH0612632B2 (ja) * | 1987-02-27 | 1994-02-16 | 日本電気株式会社 | メモリ回路 |
| US4820939A (en) * | 1987-11-24 | 1989-04-11 | National Semiconductor Corporation | Finite metastable time synchronizer |
| JP3129131B2 (ja) * | 1995-02-01 | 2001-01-29 | 日本電気株式会社 | 昇圧回路 |
| JPH098612A (ja) * | 1995-06-16 | 1997-01-10 | Nec Corp | ラッチ回路 |
| WO1997007592A1 (en) * | 1995-08-14 | 1997-02-27 | Philips Electronics N.V. | Mos master-slave flip-flop with reduced number of pass gates |
| US5912937A (en) * | 1997-03-14 | 1999-06-15 | Xilinx, Inc. | CMOS flip-flop having non-volatile storage |
| US5905393A (en) * | 1997-10-06 | 1999-05-18 | Motorola, Inc. | Unbuffered latch resistant to back-writing and method of operation therefor |
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1998
- 1998-01-19 JP JP00799398A patent/JP3797778B2/ja not_active Expired - Fee Related
-
1999
- 1999-01-19 US US09/233,051 patent/US6215344B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3797778B2 (ja) | 2006-07-19 |
| US6215344B1 (en) | 2001-04-10 |
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