JPH11212764A - 符号変換回路 - Google Patents
符号変換回路Info
- Publication number
- JPH11212764A JPH11212764A JP10016996A JP1699698A JPH11212764A JP H11212764 A JPH11212764 A JP H11212764A JP 10016996 A JP10016996 A JP 10016996A JP 1699698 A JP1699698 A JP 1699698A JP H11212764 A JPH11212764 A JP H11212764A
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- JP
- Japan
- Prior art keywords
- terminal
- input
- adder
- conversion circuit
- code conversion
- Prior art date
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- Pending
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Abstract
(57)【要約】
【課題】 端子構成の簡潔な加算器を備えたものにおい
て、２の補数で負の最小値を入力した場合に、出力の範
囲で一番近い値が出力されるような符号変換回路を得
る。 【解決手段】 入力データを反転するインバータ１と、
前記インバータの出力を一方の端子への入力として受け
る加算器２とを備え、加算器２の接地端子と共通端子を
構成するＢ端子への入力を前記入力データとして２の補
数で負の最小値が入力された場合“０”にするようにし
た。
て、２の補数で負の最小値を入力した場合に、出力の範
囲で一番近い値が出力されるような符号変換回路を得
る。 【解決手段】 入力データを反転するインバータ１と、
前記インバータの出力を一方の端子への入力として受け
る加算器２とを備え、加算器２の接地端子と共通端子を
構成するＢ端子への入力を前記入力データとして２の補
数で負の最小値が入力された場合“０”にするようにし
た。
Description
【０００１】
【発明の属する技術分野】この発明は、論理回路におい
て符号を変換する符号変換回路に関するものである。
て符号を変換する符号変換回路に関するものである。
【０００２】
【従来の技術】図２は、従来の符号変換回路を示すもの
である。図２において、１はインバータ、２は加算器で
ある。
である。図２において、１はインバータ、２は加算器で
ある。
【０００３】次に、動作について説明する。ｎ＋１ビッ
ト幅の入力データＮ〈ｎ：０〉はインバータ１により、
全ビット反転された後、加算器２に入力される。加算器
２においてキャリーイン（ＣＩ）に“１”を入力するこ
とにより、加算器２の出力にはその入力に“１”を加算
した値が出力され、Ｎ〈ｎ：０〉の符号を変換した値
（２の補数）が得られる。
ト幅の入力データＮ〈ｎ：０〉はインバータ１により、
全ビット反転された後、加算器２に入力される。加算器
２においてキャリーイン（ＣＩ）に“１”を入力するこ
とにより、加算器２の出力にはその入力に“１”を加算
した値が出力され、Ｎ〈ｎ：０〉の符号を変換した値
（２の補数）が得られる。
【０００４】従来の符号変換回路においては、以上のよ
うに構成されているので、入力（Ｎ〈ｎ：０〉）に負の
最小値（１００・・・０）を入力した場合、符号が反転
されず、同じ値（１００・・・０）が出力され、本来、
正の最大値＋１が出力されなければならないところ、負
の最小値が出力されてしまうという問題点があった（図
３）。
うに構成されているので、入力（Ｎ〈ｎ：０〉）に負の
最小値（１００・・・０）を入力した場合、符号が反転
されず、同じ値（１００・・・０）が出力され、本来、
正の最大値＋１が出力されなければならないところ、負
の最小値が出力されてしまうという問題点があった（図
３）。
【０００５】従来の技術では、このような問題点を解消
するため、図４に示す構成を提供している。図４におい
て、１はインバータ、２は加算器、３はインバータ、４
はＯＲ論理回路である。
するため、図４に示す構成を提供している。図４におい
て、１はインバータ、２は加算器、３はインバータ、４
はＯＲ論理回路である。
【０００６】次に、動作について述べる。ｎ＋１ビット
幅の入力データＮ〈ｎ：０〉はインバータ１により全ビ
ット反転された後、加算器２に入力される。また、加算
器２のキャリーイン（ＣＩ）には、入力データＮ〈ｎ：
０〉が１００・・・００のときには“０”、その他のと
きは“１”が入力されるように、インバータ３とＯＲ回
路４により論理が組まれている。
幅の入力データＮ〈ｎ：０〉はインバータ１により全ビ
ット反転された後、加算器２に入力される。また、加算
器２のキャリーイン（ＣＩ）には、入力データＮ〈ｎ：
０〉が１００・・・００のときには“０”、その他のと
きは“１”が入力されるように、インバータ３とＯＲ回
路４により論理が組まれている。
【０００７】これにより、入力Ｎ〈ｎ：０〉に２の補数
で、負の最小値（１００・・・００）が入力されたとき
に、出力Ｓ〈ｎ：０〉には２の補数で正の最大値（０１
１・・・１１）が出力される。
で、負の最小値（１００・・・００）が入力されたとき
に、出力Ｓ〈ｎ：０〉には２の補数で正の最大値（０１
１・・・１１）が出力される。
【０００８】この従来の技術の構成によれば、図５で示
すように、インバータ１の入力データとして２の補数で
負の最小値を入力した場合に、加算器２の出力としてそ
の出力の範囲で一番近い値が出力されるような符号変換
回路が得られる。
すように、インバータ１の入力データとして２の補数で
負の最小値を入力した場合に、加算器２の出力としてそ
の出力の範囲で一番近い値が出力されるような符号変換
回路が得られる。
【０００９】しかしながら、この従来の技術における構
成では、キャリーイン端子を要し、加算器の端子構成を
簡潔にできない課題があった。
成では、キャリーイン端子を要し、加算器の端子構成を
簡潔にできない課題があった。
【００１０】
【発明が解決しようとする課題】この発明は、上記のよ
うな課題を解決し、端子構成の簡潔な加算器を備えたも
のにおいて、２の補数で負の最小値を入力した場合に、
出力の範囲で一番近い値が出力されるような符号変換回
路を得ようとするものである。
うな課題を解決し、端子構成の簡潔な加算器を備えたも
のにおいて、２の補数で負の最小値を入力した場合に、
出力の範囲で一番近い値が出力されるような符号変換回
路を得ようとするものである。
【００１１】
【課題を解決するための手段】第１の発明の符号変換回
路においては、入力データを反転するインバータと、前
記インバータの出力を一方の端子への入力として受ける
加算器とを備え、前記加算器の接地端子と共通端子を構
成する他方の端子への入力を前記入力データとして２の
補数で負の最小値が入力された場合“０”にするように
したものである。
路においては、入力データを反転するインバータと、前
記インバータの出力を一方の端子への入力として受ける
加算器とを備え、前記加算器の接地端子と共通端子を構
成する他方の端子への入力を前記入力データとして２の
補数で負の最小値が入力された場合“０”にするように
したものである。
【００１２】第２の発明の符号変換回路においては、加
算器の接地端子と共通端子を構成する他方の端子への入
力を前記加算器の他方の端子の最下位ビットに加えると
ともに、前記加算器の他方の端子の他のビットを接地す
るようにしたものである。
算器の接地端子と共通端子を構成する他方の端子への入
力を前記加算器の他方の端子の最下位ビットに加えると
ともに、前記加算器の他方の端子の他のビットを接地す
るようにしたものである。
【００１３】
【発明の実施の形態】実施の形態１．この発明の実施の
形態を、図１に基づいて説明する。図１において、１は
インバータ、２は加算器、３はインバータ、４はＯＲ論
理回路である。
形態を、図１に基づいて説明する。図１において、１は
インバータ、２は加算器、３はインバータ、４はＯＲ論
理回路である。
【００１４】加算器２の一方の端子であるＡ端子には、
入力データを反転するインバータ１の出力が入力され
る。加算器２のもう一方の端子であるＢ端子の入力は、
前記入力データとして２の補数で負の最小値が入力され
た場合“０”にされる。加算器２の他方の端子としての
Ｂ端子への入力を加算器２のＢ端子の最下位ビット（Ｌ
ＳＢ：Least Siginificant Bit）に加えるとともに、加
算器２のＢ端子の他のビットを接地するようにされてい
る。
入力データを反転するインバータ１の出力が入力され
る。加算器２のもう一方の端子であるＢ端子の入力は、
前記入力データとして２の補数で負の最小値が入力され
た場合“０”にされる。加算器２の他方の端子としての
Ｂ端子への入力を加算器２のＢ端子の最下位ビット（Ｌ
ＳＢ：Least Siginificant Bit）に加えるとともに、加
算器２のＢ端子の他のビットを接地するようにされてい
る。
【００１５】この実施の形態は、図２に示す従来の技術
の構成におけるキャリーイン（ＣＩ）入力を加算器２の
もう一方の端子であるＢ端子の入力に変えたものであ
る。加算器２の接地端子と共通端子を構成する他方の端
子であるＢ端子への入力を前記加算器２のＢ端子の最下
位ビットに加えるとともに、前記加算器のＢ端子の他の
ビットを接地するようにしたものである。
の構成におけるキャリーイン（ＣＩ）入力を加算器２の
もう一方の端子であるＢ端子の入力に変えたものであ
る。加算器２の接地端子と共通端子を構成する他方の端
子であるＢ端子への入力を前記加算器２のＢ端子の最下
位ビットに加えるとともに、前記加算器のＢ端子の他の
ビットを接地するようにしたものである。
【００１６】次に、動作について述べる。ｎ＋１ビット
幅の入力データＮ〈ｎ：０〉はインバータ１により全ビ
ット反転された後、加算器２に入力される。また、加算
器２のＢ端子には、入力データＮ〈ｎ：０〉が１００・
・・００のときには“０”、その他のときは“１”が入
力されるように、インバータ３とＯＲ回路４により論理
が組まれている。
幅の入力データＮ〈ｎ：０〉はインバータ１により全ビ
ット反転された後、加算器２に入力される。また、加算
器２のＢ端子には、入力データＮ〈ｎ：０〉が１００・
・・００のときには“０”、その他のときは“１”が入
力されるように、インバータ３とＯＲ回路４により論理
が組まれている。
【００１７】これにより、入力Ｎ〈ｎ：０〉に２の補数
で、負の最小値（１００・・・００）が入力されたとき
に、出力Ｓ〈ｎ：０〉には２の補数で正の最大値（０１
１・・・１１）が出力される。
で、負の最小値（１００・・・００）が入力されたとき
に、出力Ｓ〈ｎ：０〉には２の補数で正の最大値（０１
１・・・１１）が出力される。
【００１８】
【発明の効果】第１の発明によれば、加算器の接地端子
と共通端子を構成する他方の端子への入力を前記入力デ
ータとして２の補数で負の最小値が入力された場合
“０”にするようにして、２の補数で負の最小値を入力
した場合に、出力の範囲で一番近い値が出力されるよう
な符号変換回路を簡潔な構成を有する加算器を用いて実
現できる。
と共通端子を構成する他方の端子への入力を前記入力デ
ータとして２の補数で負の最小値が入力された場合
“０”にするようにして、２の補数で負の最小値を入力
した場合に、出力の範囲で一番近い値が出力されるよう
な符号変換回路を簡潔な構成を有する加算器を用いて実
現できる。
【００１９】第２の発明によれば、加算器の接地端子と
共通端子を構成する他方の端子への入力を前記加算器の
他方の端子の最下位ビットに加えるとともに、前記加算
器の他方の端子の他のビットを接地するようにして、２
の補数で負の最小値を入力した場合に、出力の範囲で一
番近い値が出力されるような符号変換回路を簡潔な構成
を有する加算器を用いて実現できる。
共通端子を構成する他方の端子への入力を前記加算器の
他方の端子の最下位ビットに加えるとともに、前記加算
器の他方の端子の他のビットを接地するようにして、２
の補数で負の最小値を入力した場合に、出力の範囲で一
番近い値が出力されるような符号変換回路を簡潔な構成
を有する加算器を用いて実現できる。
【図１】 この発明の実施の形態１による符号変換回路
を示す接続図である。
を示す接続図である。
【図２】 従来の符号変換回路を示す接続図である。
【図３】 従来の符号変換回路での入出力特性を示す特
性図である。
性図である。
【図４】 この発明の先行技術における符号変換回路の
構成を示す接続図である。
構成を示す接続図である。
【図５】 この発明の先行技術における符号変換回路の
入出力特性を示す特性図である。
入出力特性を示す特性図である。
１ インバータ、２ 加算器、３ インバータ、４ Ｏ
Ｒ論理回路。
Ｒ論理回路。
Claims (2)
- 【請求項１】 入力データを反転するインバータと、前
記インバータの出力を一方の端子への入力として受ける
加算器とを備え、前記加算器の接地端子と共通端子を構
成する他方の端子への入力を前記入力データとして２の
補数で負の最小値が入力された場合“０”にすることを
特徴とする符号変換回路。 - 【請求項２】 加算器の接地端子と共通端子を構成する
他方の端子への入力を前記加算器の他方の端子の最下位
ビットに加えるとともに、前記加算器の他方の端子の他
のビットを接地するようにしたことを特徴とする請求項
１に記載の符号変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10016996A JPH11212764A (ja) | 1998-01-29 | 1998-01-29 | 符号変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10016996A JPH11212764A (ja) | 1998-01-29 | 1998-01-29 | 符号変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11212764A true JPH11212764A (ja) | 1999-08-06 |
Family
ID=11931640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10016996A Pending JPH11212764A (ja) | 1998-01-29 | 1998-01-29 | 符号変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11212764A (ja) |
-
1998
- 1998-01-29 JP JP10016996A patent/JPH11212764A/ja active Pending
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