JPH03257619A - デジタル演算回路 - Google Patents
デジタル演算回路Info
- Publication number
- JPH03257619A JPH03257619A JP2057143A JP5714390A JPH03257619A JP H03257619 A JPH03257619 A JP H03257619A JP 2057143 A JP2057143 A JP 2057143A JP 5714390 A JP5714390 A JP 5714390A JP H03257619 A JPH03257619 A JP H03257619A
- Authority
- JP
- Japan
- Prior art keywords
- arithmetic circuit
- inputs
- outputs
- circuit
- full adders
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、いわゆるまるめ回路を有するデジタル演算回
路に関する。
路に関する。
従来の技術
デジタル演算回路は、Ｎビットの有限語長よりなる演算
回路により構成されるが、回路規模・動作速度の制約上
、前段の演算結果を次段に伝える際、下位ビットデータ
の切り捨てが行なわれることがある。この時、従来、量
子化誤差の縮小のため第３図に示す様な「まるめ回路」
を演算回路間に挿入している。
回路により構成されるが、回路規模・動作速度の制約上
、前段の演算結果を次段に伝える際、下位ビットデータ
の切り捨てが行なわれることがある。この時、従来、量
子化誤差の縮小のため第３図に示す様な「まるめ回路」
を演算回路間に挿入している。
第３図は、７ビツト出力の演算回路と、５ビツト入力の
演算回路間に使用されるまるめ回路の例である。
演算回路間に使用されるまるめ回路の例である。
１はａｌｌｉ〜ａｌＯの７ビツトの出力を持つ演算回路
Ａであり、２はｂ２４〜ｂ２０の５ビツトの入力を持つ
演算回路Ｂである。３は演算回路１と演算回路２の間に
おいて、量子化誤差削減のために挿入された「まるめ」
を行なうデジタル演算回路（以下まるめ回路と呼ぶ〉。
Ａであり、２はｂ２４〜ｂ２０の５ビツトの入力を持つ
演算回路Ｂである。３は演算回路１と演算回路２の間に
おいて、量子化誤差削減のために挿入された「まるめ」
を行なうデジタル演算回路（以下まるめ回路と呼ぶ〉。
まるめ回路３は、全加算器４〜８により構成される。全
加算器４〜８の八入力であるＭａｒｓ〜ＭａｌＯは、演
算回路１の７ビツトの出力であるａ１６〜ａｌＧのうち
、上位５ビツトのａＩ６〜ａＩ２が信号線９により接続
される。全加算器４〜８のＢ入力であるＭｂ１６〜Ｍｂ
ｌＯは、グランドに接続される。全加算器８のキャリー
入力は、演算回路１の出力ａ１６〜ａｌｏのうち、下位
から２ビツト目であるａｌｌと信号線１０により接続さ
れる。演算回路１の出力ａｌＧ〜ａｌｏのうち、最下位
ビットであるａｌＯの信号線１１はどこにも接続されな
い。
加算器４〜８の八入力であるＭａｒｓ〜ＭａｌＯは、演
算回路１の７ビツトの出力であるａ１６〜ａｌＧのうち
、上位５ビツトのａＩ６〜ａＩ２が信号線９により接続
される。全加算器４〜８のＢ入力であるＭｂ１６〜Ｍｂ
ｌＯは、グランドに接続される。全加算器８のキャリー
入力は、演算回路１の出力ａ１６〜ａｌｏのうち、下位
から２ビツト目であるａｌｌと信号線１０により接続さ
れる。演算回路１の出力ａｌＧ〜ａｌｏのうち、最下位
ビットであるａｌＯの信号線１１はどこにも接続されな
い。
全加算器４〜８のサム出力であるＭＳ＋４〜ＭＳ１．は
、演算回路２の入力であるｂ１４〜ｂｌＯと信号線１２
により接続される。
、演算回路２の入力であるｂ１４〜ｂｌＯと信号線１２
により接続される。
以下に第３図に示した従来例の動作について説明する。
いま演算回路ｌの出力であるａＩ６〜ａｌＯで表わす二
進数Ａ＋の値がＡＩ＝０００００００（２）→Ａ１＝０
０００００１ｕ＋→Ａ＋＝ＯＯＯＯＯ１０（２）→Ａ＋
＝ＯＯＯＯＯＩ Ｌ２）→Ａ ｌ−００００１００（
２）と変わった時、まるめ回路３においては、Ａ１＋０
＋ａ＋＋なる演算が行なわれ、その結果、信号線１２よ
り演算回路２の入力ｂ１４〜ｂｌＯに入力される信号は
、二進数で表わせばＢ＋＝ ＯＯＯ００（２）→ＢＩ−
０００００（２）→Ｂ１＝００００１ｕ、→Ｂｌ＝ＯＯ
ＯＯ１（２）→Ｂ＋００００１（２）と変化する。
進数Ａ＋の値がＡＩ＝０００００００（２）→Ａ１＝０
０００００１ｕ＋→Ａ＋＝ＯＯＯＯＯ１０（２）→Ａ＋
＝ＯＯＯＯＯＩ Ｌ２）→Ａ ｌ−００００１００（
２）と変わった時、まるめ回路３においては、Ａ１＋０
＋ａ＋＋なる演算が行なわれ、その結果、信号線１２よ
り演算回路２の入力ｂ１４〜ｂｌＯに入力される信号は
、二進数で表わせばＢ＋＝ ＯＯＯ００（２）→ＢＩ−
０００００（２）→Ｂ１＝００００１ｕ、→Ｂｌ＝ＯＯ
ＯＯ１（２）→Ｂ＋００００１（２）と変化する。
ここで、Ａ１と８１との間に、Ａ＋の下位２ビツトが０
０．０１の時Ｂ１の値はＡ１の下位２ビツトを切り捨て
た値になり、Ａ１の下位２ビツトが１０．１１の時Ｂ１
の値は、Ａ１の下位２ビツトを切り上げした値になる関
係が威り立つ。すなわち、Ｂ１の値は、Ａ１を四捨五入
した値になっている。
０．０１の時Ｂ１の値はＡ１の下位２ビツトを切り捨て
た値になり、Ａ１の下位２ビツトが１０．１１の時Ｂ１
の値は、Ａ１の下位２ビツトを切り上げした値になる関
係が威り立つ。すなわち、Ｂ１の値は、Ａ１を四捨五入
した値になっている。
発明が解決しようとする課題
以上述べた従来の構成においては、たとえばある長い期
間において演算回路１の出力ａｌＧ〜ａｌＯの表わす値
がＡ＋−０’ＯＯＯＯＯ１であった場合、演算回路２の
入力ｂ１４〜ｂｌＯの表わす値Ｂ２−０ＯＯＯＯのまま
であるため、誤差が蓄積される。
間において演算回路１の出力ａｌＧ〜ａｌＯの表わす値
がＡ＋−０’ＯＯＯＯＯ１であった場合、演算回路２の
入力ｂ１４〜ｂｌＯの表わす値Ｂ２−０ＯＯＯＯのまま
であるため、誤差が蓄積される。
課題を解決するための手段
本発明のデジタル演算回路は、前段のＮビット出力を持
つ演算回路の出力を入力とするＮビットの全加算器群と
、次段の演算回路の入力ビツト数をＭとした場合、（Ｎ
−Ｍ）ビットのフリップフロップ群を有する。
つ演算回路の出力を入力とするＮビットの全加算器群と
、次段の演算回路の入力ビツト数をＭとした場合、（Ｎ
−Ｍ）ビットのフリップフロップ群を有する。
前記フリップフロップ群は、前記全加算器群の下位（Ｎ
−Ｍ）ビットの出力信号をＩクロック間遅延させた後、
入力となった全加算器群の一方の入力に出力する。
−Ｍ）ビットの出力信号をＩクロック間遅延させた後、
入力となった全加算器群の一方の入力に出力する。
次段演算回路へは、前記全加算器群の上位Ｍビット出力
が入力される。
が入力される。
作用
以上の構成にすることにより、下位ビットデータの平均
値を上位ビットに加えることによって、下位ビットの切
り捨て、切り上げにより蓄積される誤差を軽減すること
ができる。
値を上位ビットに加えることによって、下位ビットの切
り捨て、切り上げにより蓄積される誤差を軽減すること
ができる。
実施例
つぎに、本発明を図面に示した実施例を用いて説明する
。
。
第１図に本発明の一実施例である、７ビツト入力・５ビ
ツト出力のまるめ回路を使用したデジタル演算回路を示
す。
ツト出力のまるめ回路を使用したデジタル演算回路を示
す。
第１図において、１３が７ビツトの出力２２Ｇ〜ａ２０
をもつ演算回路Ａであり、１４が５ビツトの入力ｂ２４
〜ｂ２０をもつ演算回路Ｂであり、１５がまるめ回路で
ある。
をもつ演算回路Ａであり、１４が５ビツトの入力ｂ２４
〜ｂ２０をもつ演算回路Ｂであり、１５がまるめ回路で
ある。
まるめ回路１５は、全加算器１６〜２２とフリップフロ
ップ２３．２４により構成されている。
ップ２３．２４により構成されている。
演算回路１３の出力ａ２６〜ａ２０は、全加算器１６〜
２２のＡ入力Ｍａ２６〜Ｍａ２ｏに信号線２５により接
続される。全加算器１６〜２２の出力のうち、上位５ビ
ツトの出力Ｍｓ２６〜Ｍｓ２２は、信号線２６により、
演算回路１４の入力ｂ２４〜ｂ２０に接続される。全加
算器１６〜２２のうち、下位２ビツトの出力は、信号線
２７によりフリップフロップ２３．２４に接続される。
２２のＡ入力Ｍａ２６〜Ｍａ２ｏに信号線２５により接
続される。全加算器１６〜２２の出力のうち、上位５ビ
ツトの出力Ｍｓ２６〜Ｍｓ２２は、信号線２６により、
演算回路１４の入力ｂ２４〜ｂ２０に接続される。全加
算器１６〜２２のうち、下位２ビツトの出力は、信号線
２７によりフリップフロップ２３．２４に接続される。
全加算器１６〜２２のうち、上位５ビツトの全加算器１
６〜２０のＢ入力は、グランドに接続される。全加算器
１６〜２２のうち、下位２ビツトの全加算器２１．２２
のＢ入力は、信号線２８により、フリップフロップ２３
の出力と接続される。
６〜２０のＢ入力は、グランドに接続される。全加算器
１６〜２２のうち、下位２ビツトの全加算器２１．２２
のＢ入力は、信号線２８により、フリップフロップ２３
の出力と接続される。
以下に、本実施例の動作について説明する。
いま第２図に示す様に、演算回路１３の出力ａ２６〜ａ
２ｏの値がＡ２＝００００００１（２＞であった時、全
加算器１６〜２２の出力ＭＳ２６〜ＭＳ２０の値は、Ｍ
ｓ ２ ＝ ００００００１ →Ｍ ｓ ２ ＝００
０００１０−”Ｍｓ２＝ＯＯＯＯＯ１１−Ｍｓ２−００
０００１００−４−Ｍｓｔ＝００００００１と変化する
。この結果演算回路１４の入力ｂ２４〜ｂ２Ｇの値は、
Ｂ２＝ ０００００（２）→Ｂ２０００００（２）→Ｂ
２＝ ０００００（２）→Ｂ２差の少ないデジタル演算
回路を実現できる。
２ｏの値がＡ２＝００００００１（２＞であった時、全
加算器１６〜２２の出力ＭＳ２６〜ＭＳ２０の値は、Ｍ
ｓ ２ ＝ ００００００１ →Ｍ ｓ ２ ＝００
０００１０−”Ｍｓ２＝ＯＯＯＯＯ１１−Ｍｓ２−００
０００１００−４−Ｍｓｔ＝００００００１と変化する
。この結果演算回路１４の入力ｂ２４〜ｂ２Ｇの値は、
Ｂ２＝ ０００００（２）→Ｂ２０００００（２）→Ｂ
２＝ ０００００（２）→Ｂ２差の少ないデジタル演算
回路を実現できる。
また、本発明のデジタル演算回路は、ＭＯＳ型・バイポ
ーラ型等のいかなる種類のデジタル回路にも適用できる
ことは明白である。
ーラ型等のいかなる種類のデジタル回路にも適用できる
ことは明白である。
第１図は本発明の一実施例の構成を示すブロック図、第
２図は動作を示すタイミング図、第３図は従来例の構成
を示すブロック図である。 １．２・・・・・・演算回路、３，１５・・・・・・ま
るめ回路、４〜８・・・・・・全加算器、１３．１４・
・・・・・演算回路、１６〜２２・・・・・・全加算器
、２３．２４・・・・・・フリップフロップ。
２図は動作を示すタイミング図、第３図は従来例の構成
を示すブロック図である。 １．２・・・・・・演算回路、３，１５・・・・・・ま
るめ回路、４〜８・・・・・・全加算器、１３．１４・
・・・・・演算回路、１６〜２２・・・・・・全加算器
、２３．２４・・・・・・フリップフロップ。
Claims (1)
- Ｎ個の出力を持つ第一の演算回路と、Ｎ個の全加算器と
、Ｍ個（Ｍ＜Ｎ）の入力を持つ第二の演算回路と、（Ｎ
−Ｍ）個のフリップフロップ回路とを有し、前記全加算
器はそれぞれ２つの入力とキャリー入力とキャリー出力
とサム出力とを有し、そのキャリー出力とキャリー入力
によって直列に接続され、初段から連続したＭ個の前記
全加算器については前記２つの入力のうち、第一の入力
はそれぞれ前記第一の演算回路の出力に接続され、第二
の入力は共通して固定値が与えられ、前記サム出力はそ
れぞれ前記第二の演算回路の入力に接続され、残りの前
記全加算器については第一の入力はそれぞれ前記第一の
演算回路の出力に接続され、第二の入力は前記フリップ
フロップ回路のそれぞれの出力が与えられ、前記サム出
力はそれぞれ前記フリップフロップ回路の入力に接続さ
れているデジタル演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2057143A JPH03257619A (ja) | 1990-03-08 | 1990-03-08 | デジタル演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2057143A JPH03257619A (ja) | 1990-03-08 | 1990-03-08 | デジタル演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03257619A true JPH03257619A (ja) | 1991-11-18 |
Family
ID=13047354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2057143A Pending JPH03257619A (ja) | 1990-03-08 | 1990-03-08 | デジタル演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03257619A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01169627A (ja) * | 1987-12-25 | 1989-07-04 | Toshiba Corp | 高精度加算装置 |
-
1990
- 1990-03-08 JP JP2057143A patent/JPH03257619A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01169627A (ja) * | 1987-12-25 | 1989-07-04 | Toshiba Corp | 高精度加算装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0758825B1 (en) | Method and apparatus for generating dc-free sequences with conveying partial information by the sequence of codeword digital sums of successive codewords | |
| US5047767A (en) | Apparatus utilizing a four state encoder for encoding and decoding A sliding block (1,7) code | |
| JPH0775343B2 (ja) | 同期検出回路及び方法 | |
| WO1999060702A1 (en) | Low power counters | |
| CN110427168A (zh) | 一种实现任意深度低传输延时的异步fifo的方法及装置 | |
| JPH03257619A (ja) | デジタル演算回路 | |
| JP2563239B2 (ja) | 同期パタ−ン選定方法 | |
| US4887083A (en) | Bipolar with eight-zeros substitution and bipolar with six-zeros substitution coding circuit | |
| JP3116679B2 (ja) | 並列直列変換方法及び並列直列変換回路 | |
| JP2731881B2 (ja) | マーク率設定回路 | |
| JP2501184B2 (ja) | アドレス生成回路 | |
| JPH0695644B2 (ja) | ランレングスリミテツド符号の復号装置 | |
| JPS6339938B2 (ja) | ||
| JPS6184126A (ja) | ｍｏｄ（２↑ｎ−１）演算回路 | |
| JPH01221918A (ja) | 可変長符号変換装置 | |
| JPS6356044A (ja) | デイジタルデ−タの伝送方法 | |
| JPH08125494A (ja) | 移動平均フィルタ | |
| JPH02296413A (ja) | データ選択回路 | |
| JPH10188491A (ja) | Ｍｆｍ符号化回路 | |
| JPS6032437A (ja) | 符号化方式 | |
| JPH054865B2 (ja) | ||
| JPS63261576A (ja) | デイジタル信号の記録変調方式 | |
| JPH03225419A (ja) | 加算器 | |
| JPH09160754A (ja) | ビットシフト回路 | |
| JPS59156049A (ja) | 信号検出回路 |