JPH11212815A - 集積回路装置 - Google Patents
集積回路装置Info
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- JPH11212815A JPH11212815A JP10010640A JP1064098A JPH11212815A JP H11212815 A JPH11212815 A JP H11212815A JP 10010640 A JP10010640 A JP 10010640A JP 1064098 A JP1064098 A JP 1064098A JP H11212815 A JPH11212815 A JP H11212815A
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Abstract
(57)【要約】
【課題】 簡単なパターン信号を用いて必要な試験を行
う。 【解決手段】 シリアルパラレル変換回路１からのパラ
レルデータ（ａ〜ｈ）がセレクタ１３に供給される。ま
たこのセレクタ１３にカウンタ１４からの切り替え制御
信号が供給される。そしてこのセレクタ１３からのパラ
レルデータがセレクタ１５、フリップフロップ（ＦＦ）
１７を通じて集積回路装置のピン出力端子１８に取り出
される。さらに端子１９からのクロック信号と、端子２
０からのリセット信号と、端子２１からのテスト制御信
号がカウンタ１４に供給される。そしてこのカウンタ１
４でクロック信号はカウントされ、このカウント値が切
り替え制御信号としてセレクタ１３に供給される。これ
によって、このカウント値に従ってパラレルデータが選
択されてピン出力端子１８に取り出される。さらにこの
パラレルデータが判別されて、例えば変換回路１の試験
が行われる。
う。 【解決手段】 シリアルパラレル変換回路１からのパラ
レルデータ（ａ〜ｈ）がセレクタ１３に供給される。ま
たこのセレクタ１３にカウンタ１４からの切り替え制御
信号が供給される。そしてこのセレクタ１３からのパラ
レルデータがセレクタ１５、フリップフロップ（ＦＦ）
１７を通じて集積回路装置のピン出力端子１８に取り出
される。さらに端子１９からのクロック信号と、端子２
０からのリセット信号と、端子２１からのテスト制御信
号がカウンタ１４に供給される。そしてこのカウンタ１
４でクロック信号はカウントされ、このカウント値が切
り替え制御信号としてセレクタ１３に供給される。これ
によって、このカウント値に従ってパラレルデータが選
択されてピン出力端子１８に取り出される。さらにこの
パラレルデータが判別されて、例えば変換回路１の試験
が行われる。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば任意の回路
ブロックの動作試験を行う際に使用して好適な集積回路
装置に関するものである。
ブロックの動作試験を行う際に使用して好適な集積回路
装置に関するものである。
【０００２】
【従来の技術】例えば集積回路装置においては、製品の
出荷時等に、内部回路の欠陥や、集積回路装置がマイク
ロプロセッサの場合には組み込まれるプログラムの欠陥
等の試験を行う必要がある。すなわち図５は、このよう
な試験手段を有する従来の集積回路装置の要部の構成を
示すブロック図である。なお図５は、任意の回路ブロッ
クとして、例えばシリアルパラレル変換回路５０の試験
を行う場合である。
出荷時等に、内部回路の欠陥や、集積回路装置がマイク
ロプロセッサの場合には組み込まれるプログラムの欠陥
等の試験を行う必要がある。すなわち図５は、このよう
な試験手段を有する従来の集積回路装置の要部の構成を
示すブロック図である。なお図５は、任意の回路ブロッ
クとして、例えばシリアルパラレル変換回路５０の試験
を行う場合である。
【０００３】この図５において、例えば端子５１に入力
されるシリアルの通信信号がシリアルパラレル変換回路
５０に供給される。この変換回路５０では、例えば６４
ビットのシリアル信号が、例えば８ビットずつの８種類
（Ａ〜Ｈ）のパラレルデータに変換される。
されるシリアルの通信信号がシリアルパラレル変換回路
５０に供給される。この変換回路５０では、例えば６４
ビットのシリアル信号が、例えば８ビットずつの８種類
（Ａ〜Ｈ）のパラレルデータに変換される。
【０００４】またこの変換回路５０には、例えば端子５
２に供給される出力ラッチパルス信号と、端子５３に供
給される上述の８種類のデータを抽出するための例えば
３ビットのデータセレクト信号が入力される。そしてこ
れらのラッチ信号及びセレクト信号によって抽出変換さ
れた、例えば８種類（Ａ〜Ｈ）のパラレルデータが、後
段回路（図示せず）に接続される端子５４〜６１に取り
出される。
２に供給される出力ラッチパルス信号と、端子５３に供
給される上述の８種類のデータを抽出するための例えば
３ビットのデータセレクト信号が入力される。そしてこ
れらのラッチ信号及びセレクト信号によって抽出変換さ
れた、例えば８種類（Ａ〜Ｈ）のパラレルデータが、後
段回路（図示せず）に接続される端子５４〜６１に取り
出される。
【０００５】さらにこの装置において、上述の変換回路
５０からの８種類８ビットずつのパラレルデータ（ａ〜
ｈ）が、その内の１種類８ビットのパラレルデータを取
り出すためのセレクタ６２に供給される。そしてこのセ
レクタ６２に、例えば端子６３からの上述の８種類の信
号を切り替える３ビットの切り替え制御信号が供給され
て、任意の１種類８ビットのパラレルデータが取り出さ
れる構成とされる。
５０からの８種類８ビットずつのパラレルデータ（ａ〜
ｈ）が、その内の１種類８ビットのパラレルデータを取
り出すためのセレクタ６２に供給される。そしてこのセ
レクタ６２に、例えば端子６３からの上述の８種類の信
号を切り替える３ビットの切り替え制御信号が供給され
て、任意の１種類８ビットのパラレルデータが取り出さ
れる構成とされる。
【０００６】このセレクタ６２からのパラレルデータが
さらにセレクタ６４に供給される。そしてこのセレクタ
６４で、例えば端子６５からの実使用時の出力データ
（８ビット）と切り替えられて、タイミング調整用のフ
リップフロップ（ＦＦ）６６を通じて、例えば集積回路
装置のピン出力端子６７に取り出される。
さらにセレクタ６４に供給される。そしてこのセレクタ
６４で、例えば端子６５からの実使用時の出力データ
（８ビット）と切り替えられて、タイミング調整用のフ
リップフロップ（ＦＦ）６６を通じて、例えば集積回路
装置のピン出力端子６７に取り出される。
【０００７】さらに端子６８からのクロック信号と端子
６９からのリセット信号が上述の変換回路５０に供給さ
れる。それと共に、これらの端子６８、６９からのクロ
ック信号とリセット信号がフリップフロップ（ＦＦ）６
６にも供給されて、ピン出力端子６７に出力されるパラ
レルデータのタイミングが調整される。
６９からのリセット信号が上述の変換回路５０に供給さ
れる。それと共に、これらの端子６８、６９からのクロ
ック信号とリセット信号がフリップフロップ（ＦＦ）６
６にも供給されて、ピン出力端子６７に出力されるパラ
レルデータのタイミングが調整される。
【０００８】そしてこの装置において、試験を行う際の
テスト制御信号が端子７０を通じて変換回路５０に供給
されると共に、セレクタ６４に供給される。これによっ
て、上述のセレクタ６２からのパラレルデータと、例え
ば端子６５からの実使用時の出力データ（８ビット）と
の切り替えが行われる。
テスト制御信号が端子７０を通じて変換回路５０に供給
されると共に、セレクタ６４に供給される。これによっ
て、上述のセレクタ６２からのパラレルデータと、例え
ば端子６５からの実使用時の出力データ（８ビット）と
の切り替えが行われる。
【０００９】そこでこの装置において、試験を行う際に
は、端子７０にテスト制御信号が供給されることによっ
て、変換回路５０が試験モードにされると共に、セレク
タ６４が切り替えられて、セレクタ６２からのパラレル
データがピン出力端子６７に取り出されるように設定さ
れる。
は、端子７０にテスト制御信号が供給されることによっ
て、変換回路５０が試験モードにされると共に、セレク
タ６４が切り替えられて、セレクタ６２からのパラレル
データがピン出力端子６７に取り出されるように設定さ
れる。
【００１０】そしてこの状態で、端子６３に、上述の８
種類のパラレルデータ（ａ〜ｈ）を選択する切り替え制
御信号が供給されることによって、所望のパラレルデー
タが選択されてピン出力端子６７に取り出される。さら
にこのパラレルデータが判別されて、例えば変換回路５
０の試験が行われるものである。
種類のパラレルデータ（ａ〜ｈ）を選択する切り替え制
御信号が供給されることによって、所望のパラレルデー
タが選択されてピン出力端子６７に取り出される。さら
にこのパラレルデータが判別されて、例えば変換回路５
０の試験が行われるものである。
【００１１】また、図６は、例えば上述の変換回路５０
からの８種類８ビットずつ合計６４ビットの出力を、１
ビットごとに全て試験しようとするものである。この場
合には、例えば６４ビットの信号を切り替える６ビット
の切り替え制御信号が、例えば端子６３からセレクタ６
２に供給されて、それぞれ１ビットずつのデータが取り
出される構成とされる。
からの８種類８ビットずつ合計６４ビットの出力を、１
ビットごとに全て試験しようとするものである。この場
合には、例えば６４ビットの信号を切り替える６ビット
の切り替え制御信号が、例えば端子６３からセレクタ６
２に供給されて、それぞれ１ビットずつのデータが取り
出される構成とされる。
【００１２】
【発明が解決しようとする課題】ところがこの場合に、
従来の装置では、例えば以下に述べるような問題を生じ
ていた。
従来の装置では、例えば以下に述べるような問題を生じ
ていた。
【００１３】 被検査回路ブロックの出力の内、任意
の出力を選択してそれを実使用時の信号と切り替えて外
部に出力する場合には、その選択のための制御信号を外
部から供給する必要がある。従ってこの方法では、試験
のためのパターン信号を形成する必要があり、このパタ
ーン信号の形成に掛かる時間が設計時間の増加の一因と
なっていた。
の出力を選択してそれを実使用時の信号と切り替えて外
部に出力する場合には、その選択のための制御信号を外
部から供給する必要がある。従ってこの方法では、試験
のためのパターン信号を形成する必要があり、このパタ
ーン信号の形成に掛かる時間が設計時間の増加の一因と
なっていた。
【００１４】 またこのような選択のための制御信号
を、例えばシリアル通信で設定するようなシステムの場
合には、この設定のために試験のパターン信号を増やす
必要があり、また選択を変えるために新たにシリアル通
信を設定をし直すなどの必要が生じる。従って試験のた
めのパターン信号も増加することになり、このパターン
信号の形成に掛かる時間が設計時間の増加の一因となっ
ていた。
を、例えばシリアル通信で設定するようなシステムの場
合には、この設定のために試験のパターン信号を増やす
必要があり、また選択を変えるために新たにシリアル通
信を設定をし直すなどの必要が生じる。従って試験のた
めのパターン信号も増加することになり、このパターン
信号の形成に掛かる時間が設計時間の増加の一因となっ
ていた。
【００１５】 さらにこのようにいくつものパターン
信号を用いて試験を行うことは、例えば集積回路装置の
出荷時の製品試験に掛かる時間が増加することになり、
製品コストの増加の一因にもなるものである。
信号を用いて試験を行うことは、例えば集積回路装置の
出荷時の製品試験に掛かる時間が増加することになり、
製品コストの増加の一因にもなるものである。
【００１６】すなわち上述の装置においては、例えば端
子６３に供給される切り替え制御信号を外部で作成して
供給するために、回路及び試験のためのパターン信号が
複雑になってしまう。特にこのようなパターン信号の入
力をピン入力端子から行う場合には、供給できるパター
ンの数が制限されるために、適切な試験を行うことがで
きなくなってしまう恐れも生じるものである。
子６３に供給される切り替え制御信号を外部で作成して
供給するために、回路及び試験のためのパターン信号が
複雑になってしまう。特にこのようなパターン信号の入
力をピン入力端子から行う場合には、供給できるパター
ンの数が制限されるために、適切な試験を行うことがで
きなくなってしまう恐れも生じるものである。
【００１７】さらに上述の図６の構成では、切り替え制
御信号として６ビットの値が必要になる。すなわち上述
の試験のためのパターン信号にこの６ビットを盛り込も
うとすると、パターン信号がさらに複雑になり、図５の
構成以上に供給できるパターンの数の制約が大きくなる
ものである。
御信号として６ビットの値が必要になる。すなわち上述
の試験のためのパターン信号にこの６ビットを盛り込も
うとすると、パターン信号がさらに複雑になり、図５の
構成以上に供給できるパターンの数の制約が大きくなる
ものである。
【００１８】この出願はこのような点に鑑みて成された
ものであって、解決しようとする問題点は、従来の装置
では切り替え制御信号を外部で作成して供給するため
に、回路及び試験のためのパターン信号が複雑になっ
て、適切な試験を行うことができなくなってしまう恐れ
も生じるというものである。
ものであって、解決しようとする問題点は、従来の装置
では切り替え制御信号を外部で作成して供給するため
に、回路及び試験のためのパターン信号が複雑になっ
て、適切な試験を行うことができなくなってしまう恐れ
も生じるというものである。
【００１９】
【課題を解決するための手段】このため本発明において
は、カウンタ手段を設けて、このカウンタ手段によって
選択された出力を外部に取り出すようにしたものであっ
て、これによれば、切り替え制御信号を外部で作成して
供給する必要がなくなるので、簡単なパターン信号を用
いて必要な試験を行うことができる。
は、カウンタ手段を設けて、このカウンタ手段によって
選択された出力を外部に取り出すようにしたものであっ
て、これによれば、切り替え制御信号を外部で作成して
供給する必要がなくなるので、簡単なパターン信号を用
いて必要な試験を行うことができる。
【００２０】
【発明の実施の形態】すなわち本発明においては、任意
の回路ブロックの複数ビットの出力を任意に選択する選
択手段と、選択手段の切り替えを行う制御信号を形成す
るカウンタ手段とを有し、カウンタ手段によって選択さ
れた選択手段の出力を外部に取り出してなるものであ
る。
の回路ブロックの複数ビットの出力を任意に選択する選
択手段と、選択手段の切り替えを行う制御信号を形成す
るカウンタ手段とを有し、カウンタ手段によって選択さ
れた選択手段の出力を外部に取り出してなるものであ
る。
【００２１】
【実施例】以下、図面を参照して本発明を説明するに、
図１は本発明を適用した集積回路装置の一例の要部の構
成を示すブロック図である。
図１は本発明を適用した集積回路装置の一例の要部の構
成を示すブロック図である。
【００２２】図１において、任意の回路ブロックとして
の例えばシリアルパラレル変換回路１に対して、例えば
端子２に入力される例えば６４ビットのシリアルの通信
信号が供給される。この変換回路１では、例えば６４ビ
ットのシリアル信号が、例えば８ビットずつの８種類
（Ａ〜Ｈ）のパラレルデータに変換される。
の例えばシリアルパラレル変換回路１に対して、例えば
端子２に入力される例えば６４ビットのシリアルの通信
信号が供給される。この変換回路１では、例えば６４ビ
ットのシリアル信号が、例えば８ビットずつの８種類
（Ａ〜Ｈ）のパラレルデータに変換される。
【００２３】またこの変換回路１には、例えば端子３に
供給される出力ラッチパルス信号と、端子４に供給され
る例えば８種類のデータを抽出するための例えば３ビッ
トのデータセレクト信号が入力される。そしてこれらの
ラッチ信号及びセレクト信号によって抽出変換された、
例えば８種類（Ａ〜Ｈ）のパラレルデータが、後段回路
（図示せず）に接続される端子５〜１２に取り出され
る。
供給される出力ラッチパルス信号と、端子４に供給され
る例えば８種類のデータを抽出するための例えば３ビッ
トのデータセレクト信号が入力される。そしてこれらの
ラッチ信号及びセレクト信号によって抽出変換された、
例えば８種類（Ａ〜Ｈ）のパラレルデータが、後段回路
（図示せず）に接続される端子５〜１２に取り出され
る。
【００２４】さらにこの装置において、変換回路１から
の８種類８ビットずつのパラレルデータ（ａ〜ｈ）が、
その内の１種類８ビットのパラレルデータを取り出すた
めのセレクタ１３に供給される。そしてこのセレクタ１
３に、例えばカウンタ１４からの例えば３ビットの切り
替え制御信号が供給されて、任意の１種類８ビットのパ
ラレルデータが取り出される構成とされる。
の８種類８ビットずつのパラレルデータ（ａ〜ｈ）が、
その内の１種類８ビットのパラレルデータを取り出すた
めのセレクタ１３に供給される。そしてこのセレクタ１
３に、例えばカウンタ１４からの例えば３ビットの切り
替え制御信号が供給されて、任意の１種類８ビットのパ
ラレルデータが取り出される構成とされる。
【００２５】このセレクタ１３からのパラレルデータが
さらにセレクタ１５に供給される。そしてこのセレクタ
１５で、例えば端子１６からの実使用時の出力データ
（８ビット）と切り替えられて、タイミング調整用のフ
リップフロップ（ＦＦ）１７を通じて、例えば集積回路
装置のピン出力端子１８に取り出される。
さらにセレクタ１５に供給される。そしてこのセレクタ
１５で、例えば端子１６からの実使用時の出力データ
（８ビット）と切り替えられて、タイミング調整用のフ
リップフロップ（ＦＦ）１７を通じて、例えば集積回路
装置のピン出力端子１８に取り出される。
【００２６】さらに端子１９からのクロック信号と端子
２０からのリセット信号が変換回路１に供給される。そ
れと共に、これらの端子１９、２０からのクロック信号
とリセット信号がフリップフロップ（ＦＦ）１７にも供
給されて、ピン出力端子１８に出力されるパラレルデー
タのタイミングが調整される。
２０からのリセット信号が変換回路１に供給される。そ
れと共に、これらの端子１９、２０からのクロック信号
とリセット信号がフリップフロップ（ＦＦ）１７にも供
給されて、ピン出力端子１８に出力されるパラレルデー
タのタイミングが調整される。
【００２７】そしてこの装置において、試験を行う際の
テスト制御信号が端子２１を通じて変換回路１に供給さ
れると共に、セレクタ１５に供給される。これによっ
て、上述のセレクタ１３からのパラレルデータと、例え
ば端子１６からの実使用時の出力データ（８ビット）と
の切り替えが行われる。
テスト制御信号が端子２１を通じて変換回路１に供給さ
れると共に、セレクタ１５に供給される。これによっ
て、上述のセレクタ１３からのパラレルデータと、例え
ば端子１６からの実使用時の出力データ（８ビット）と
の切り替えが行われる。
【００２８】さらに、この端子２１からのテスト制御信
号と上述の端子１９、２０からのクロック信号とリセッ
ト信号がカウンタ１４に供給される。これによってカウ
ンタ１４では、例えば端子２１からのテスト制御信号が
試験モードで端子２０からのリセット信号が解除状態の
ときに、端子１９からのクロック信号がカウントされ
る。
号と上述の端子１９、２０からのクロック信号とリセッ
ト信号がカウンタ１４に供給される。これによってカウ
ンタ１４では、例えば端子２１からのテスト制御信号が
試験モードで端子２０からのリセット信号が解除状態の
ときに、端子１９からのクロック信号がカウントされ
る。
【００２９】そこでこの装置において、試験を行う際に
は、端子２１にテスト制御信号が供給されることによっ
て、変換回路１が試験モードにされると共に、セレクタ
１５が切り替えられて、セレクタ１３からのパラレルデ
ータがピン出力端子１８に取り出されるように設定され
る。
は、端子２１にテスト制御信号が供給されることによっ
て、変換回路１が試験モードにされると共に、セレクタ
１５が切り替えられて、セレクタ１３からのパラレルデ
ータがピン出力端子１８に取り出されるように設定され
る。
【００３０】そしてこの状態で、上述のカウンタ１４で
は例えば３ビットのカウント値が形成され、このカウン
ト値が上述の８種類のパラレルデータ（ａ〜ｈ）を選択
する切り替え制御信号としてセレクタ１３に供給される
ことによって、所望のパラレルデータが選択されてピン
出力端子１８に取り出される。さらにこのパラレルデー
タが判別されて、例えば変換回路１の試験が行われるも
のである。
は例えば３ビットのカウント値が形成され、このカウン
ト値が上述の８種類のパラレルデータ（ａ〜ｈ）を選択
する切り替え制御信号としてセレクタ１３に供給される
ことによって、所望のパラレルデータが選択されてピン
出力端子１８に取り出される。さらにこのパラレルデー
タが判別されて、例えば変換回路１の試験が行われるも
のである。
【００３１】さらに図２、３を用いて上述の装置の動作
を説明する。
を説明する。
【００３２】例えば図２のＡに示すクロック信号に対し
て、図２のＢに示すようにシリアルデータが入力され
る。このシリアルデータに対して、例えば図２のＣA に
示すようなデータＡが、図２のＤA に示すようなラッチ
パルス信号によって抽出される。また例えば図２のＣB
に示すようなデータＢが、図２のＤB に示すようなラッ
チパルス信号によって抽出される。さらに例えば図２の
ＣH に示すようなデータＨが、図２のＤH に示すような
ラッチパルス信号によって抽出される。
て、図２のＢに示すようにシリアルデータが入力され
る。このシリアルデータに対して、例えば図２のＣA に
示すようなデータＡが、図２のＤA に示すようなラッチ
パルス信号によって抽出される。また例えば図２のＣB
に示すようなデータＢが、図２のＤB に示すようなラッ
チパルス信号によって抽出される。さらに例えば図２の
ＣH に示すようなデータＨが、図２のＤH に示すような
ラッチパルス信号によって抽出される。
【００３３】そしてこれらのデータＡ〜Ｈが、図２のＥ
に示すようにそれぞれ８ビットのパラレルデータにされ
て、さらに図２のＦに示すような出力ラッチパルスによ
って、例えば図２のＧに示すように変換回路１の出力デ
ータＡ〜Ｈが確定される。
に示すようにそれぞれ８ビットのパラレルデータにされ
て、さらに図２のＦに示すような出力ラッチパルスによ
って、例えば図２のＧに示すように変換回路１の出力デ
ータＡ〜Ｈが確定される。
【００３４】そこで図３のＡは、このような変換回路１
の出力データＡ〜Ｈが確定されている状態を示してい
る。一方、上述のクロック信号がカウンタ１４に供給さ
れて、図３のＢに示すようにカウントが行われる。な
お、このカウント値のデコード値は図３のＣに示すよう
になっている。
の出力データＡ〜Ｈが確定されている状態を示してい
る。一方、上述のクロック信号がカウンタ１４に供給さ
れて、図３のＢに示すようにカウントが行われる。な
お、このカウント値のデコード値は図３のＣに示すよう
になっている。
【００３５】そしてこのデコード値に従ってセレクタ１
３が切り替えられることによって、セレクタ１３からは
図３のＤに示すようにそれぞれ８ビットのパラレルデー
タが切り替えられて取り出される。さらにこの出力デー
タが、フリップフロップ（ＦＦ）１７でタイミングが調
整されて、図３のＥに示すようにピン出力端子１８に出
力される。
３が切り替えられることによって、セレクタ１３からは
図３のＤに示すようにそれぞれ８ビットのパラレルデー
タが切り替えられて取り出される。さらにこの出力デー
タが、フリップフロップ（ＦＦ）１７でタイミングが調
整されて、図３のＥに示すようにピン出力端子１８に出
力される。
【００３６】従ってこの装置において、カウンタ手段を
設けて、このカウンタ手段によって選択された出力を外
部に取り出すことによって、切り替え制御信号を外部で
作成して供給する必要がなくなるので、簡単なパターン
信号を用いて必要な試験を行うことができる。
設けて、このカウンタ手段によって選択された出力を外
部に取り出すことによって、切り替え制御信号を外部で
作成して供給する必要がなくなるので、簡単なパターン
信号を用いて必要な試験を行うことができる。
【００３７】これによって、従来の装置では切り替え制
御信号を外部で作成して供給するために、回路及び試験
のためのパターン信号が複雑になって、適切な試験を行
うことができなくなってしまう恐れも生じていたもの
を、本発明によればこれらの問題点を容易に解消するこ
とができるものである。
御信号を外部で作成して供給するために、回路及び試験
のためのパターン信号が複雑になって、適切な試験を行
うことができなくなってしまう恐れも生じていたもの
を、本発明によればこれらの問題点を容易に解消するこ
とができるものである。
【００３８】すなわちこの装置において、ピン出力端子
１８には、変換回路１の出力データＡ〜Ｈがクロック信
号に従って連続して取り出される。そこでこの出力デー
タＡ〜Ｈをクロック信号に従って判別することで、変換
回路１の試験を行うことができる。
１８には、変換回路１の出力データＡ〜Ｈがクロック信
号に従って連続して取り出される。そこでこの出力デー
タＡ〜Ｈをクロック信号に従って判別することで、変換
回路１の試験を行うことができる。
【００３９】またこの装置において、カウンタ１４に供
給されるのは、端子２１からのテスト制御信号と端子１
９、２０からのクロック信号とリセット信号だけであ
り、これらの信号は従来から試験信号として集積回路装
置内に存在しているものである。従ってこのカウンタ１
４のために新たな信号を供給する必要はなく、従来の切
り替え制御信号の供給を削除できるものである。
給されるのは、端子２１からのテスト制御信号と端子１
９、２０からのクロック信号とリセット信号だけであ
り、これらの信号は従来から試験信号として集積回路装
置内に存在しているものである。従ってこのカウンタ１
４のために新たな信号を供給する必要はなく、従来の切
り替え制御信号の供給を削除できるものである。
【００４０】さらに図４には、例えば上述の変換回路１
からの８種類８ビットずつ合計６４ビットの出力を、１
ビットごとに全て試験しようとする場合の構成を示す。
この場合には、例えば６４ビットの信号を切り替える６
ビットの切り替え制御信号がカウンタ１４で形成され、
このデータがセレクタ１３に供給されて、それぞれ１ビ
ットずつのデータが取り出される。
からの８種類８ビットずつ合計６４ビットの出力を、１
ビットごとに全て試験しようとする場合の構成を示す。
この場合には、例えば６４ビットの信号を切り替える６
ビットの切り替え制御信号がカウンタ１４で形成され、
このデータがセレクタ１３に供給されて、それぞれ１ビ
ットずつのデータが取り出される。
【００４１】従ってこの装置においても、カウンタ１４
のビット数を取り出されるデータの数に合わせて増加す
るだけで、その他の信号等のタイミング等を取る必要も
なく試験を行うことができるものである。
のビット数を取り出されるデータの数に合わせて増加す
るだけで、その他の信号等のタイミング等を取る必要も
なく試験を行うことができるものである。
【００４２】さらにカウンタ１４は、リセット状態及び
試験モード以外では停止される。またこのカウンタ１４
は、リセット解除状態及び試験モードで動作される。そ
してこのカウンタ１４は、リセット信号、試験制御信号
及び内部クロックのみによって動作されるものである。
試験モード以外では停止される。またこのカウンタ１４
は、リセット解除状態及び試験モードで動作される。そ
してこのカウンタ１４は、リセット信号、試験制御信号
及び内部クロックのみによって動作されるものである。
【００４３】また上述のカウンタ１４は、所定のアップ
カウントまたはダウンカウントを行う。さらにこのアッ
プカウントまたはダウンカウントは、リセット信号、試
験制御信号及び内部クロックによって繰り返し絶え間な
く行うものである。
カウントまたはダウンカウントを行う。さらにこのアッ
プカウントまたはダウンカウントは、リセット信号、試
験制御信号及び内部クロックによって繰り返し絶え間な
く行うものである。
【００４４】従ってこの装置において、カウンタ１４の
動作は実使用時には停止されているので、実使用時での
消費電力の増加等が生じることがない。またカウンタ
は、それ自体の回路規模としては大きなものでないの
で、集積回路装置の製作において負担とならない。また
特殊な回路でもないので汎用性が極めて高い。
動作は実使用時には停止されているので、実使用時での
消費電力の増加等が生じることがない。またカウンタ
は、それ自体の回路規模としては大きなものでないの
で、集積回路装置の製作において負担とならない。また
特殊な回路でもないので汎用性が極めて高い。
【００４５】なお本発明は、上述のシリアルパラレル変
換回路に限らず、任意の回路の出力データがクロックレ
ート単位で変化せず、比較的変化の少ない回路の試験に
おいて有効である。
換回路に限らず、任意の回路の出力データがクロックレ
ート単位で変化せず、比較的変化の少ない回路の試験に
おいて有効である。
【００４６】こうして上述の集積回路装置によれば、任
意の回路ブロックの複数ビットの出力を任意に選択する
選択手段と、選択手段の切り替えを行う制御信号を形成
するカウンタ手段とを有し、カウンタ手段によって選択
された選択手段の出力を外部に取り出すことにより、簡
単なパターン信号を用いて必要な試験を行うことができ
るものである。
意の回路ブロックの複数ビットの出力を任意に選択する
選択手段と、選択手段の切り替えを行う制御信号を形成
するカウンタ手段とを有し、カウンタ手段によって選択
された選択手段の出力を外部に取り出すことにより、簡
単なパターン信号を用いて必要な試験を行うことができ
るものである。
【００４７】
【発明の効果】従って請求項１の発明によれば、カウン
タ手段を設けて、このカウンタ手段によって選択された
出力を外部に取り出すことによって、切り替え制御信号
を外部で作成して供給する必要がなくなるので、簡単な
パターン信号を用いて必要な試験を行うことができるも
のである。
タ手段を設けて、このカウンタ手段によって選択された
出力を外部に取り出すことによって、切り替え制御信号
を外部で作成して供給する必要がなくなるので、簡単な
パターン信号を用いて必要な試験を行うことができるも
のである。
【００４８】これによって、従来の装置では切り替え制
御信号を外部で作成して供給するために、回路及び試験
のためのパターン信号が複雑になって、適切な試験を行
うことができなくなってしまう恐れも生じていたもの
を、本発明によればこれらの問題点を容易に解消するこ
とができるものである。
御信号を外部で作成して供給するために、回路及び試験
のためのパターン信号が複雑になって、適切な試験を行
うことができなくなってしまう恐れも生じていたもの
を、本発明によればこれらの問題点を容易に解消するこ
とができるものである。
【図１】本発明の適用される集積回路装置の一例の構成
図である。
図である。
【図２】その動作の説明のための図である。
【図３】その動作の説明のための図である。
【図４】本発明の適用される集積回路装置の他の例の構
成図である。
成図である。
【図５】従来の集積回路装置の構成図である。
【図６】従来の集積回路装置の構成図である。
１…任意の回路ブロックとしてのシリアルパラレル変換
回路、２…シリアル信号の供給端子、３…出力ラッチパ
ルス信号の供給端子、４…データセレクト信号の供給端
子、５〜１２…パラレルデータの出力端子、１３，１５
…セレクタ、１４…カウンタ、１６…実使用時の出力デ
ータの供給端子、１７…フリップフロップ、１８…ピン
出力端子、１９…クロック信号の供給端子、２０…リセ
ット信号の供給端子、２１…テスト制御信号の供給端子
回路、２…シリアル信号の供給端子、３…出力ラッチパ
ルス信号の供給端子、４…データセレクト信号の供給端
子、５〜１２…パラレルデータの出力端子、１３，１５
…セレクタ、１４…カウンタ、１６…実使用時の出力デ
ータの供給端子、１７…フリップフロップ、１８…ピン
出力端子、１９…クロック信号の供給端子、２０…リセ
ット信号の供給端子、２１…テスト制御信号の供給端子
Claims (7)
- 【請求項１】 任意の回路ブロックの複数ビットの出力
を任意に選択する選択手段と、 上記選択手段の切り替えを行う制御信号を形成するカウ
ンタ手段とを有し、 上記カウンタ手段によって選択された上記選択手段の出
力を外部に取り出すことを特徴とする集積回路装置。 - 【請求項２】 請求項１記載の集積回路装置において、 上記カウンタ手段によって形成される制御信号は、上記
任意の回路ブロックの出力数に応じたビット数であるこ
とを特徴とする集積回路装置。 - 【請求項３】 請求項１記載の集積回路装置において、 上記カウンタ手段は、リセット状態及び試験モード以外
では停止されることを特徴とする集積回路装置。 - 【請求項４】 請求項１記載の集積回路装置において、 上記カウンタ手段は、リセット解除状態及び試験モード
で動作されることを特徴とする集積回路装置。 - 【請求項５】 請求項１記載の集積回路装置において、 上記カウンタ手段は、リセット信号、試験制御信号及び
内部クロックのみによって動作されることを特徴とする
集積回路装置。 - 【請求項６】 請求項５記載の集積回路装置において、 上記カウンタ手段は、所定のアップカウントまたはダウ
ンカウントを行うことを特徴とする集積回路装置。 - 【請求項７】 請求項６記載の集積回路装置において、 上記所定のアップカウントまたはダウンカウントは、上
記リセット信号、試験制御信号及び内部クロックによっ
て繰り返し絶え間なく行うことを特徴とする集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10010640A JPH11212815A (ja) | 1998-01-22 | 1998-01-22 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10010640A JPH11212815A (ja) | 1998-01-22 | 1998-01-22 | 集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11212815A true JPH11212815A (ja) | 1999-08-06 |
Family
ID=11755823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10010640A Abandoned JPH11212815A (ja) | 1998-01-22 | 1998-01-22 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11212815A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007064677A (ja) * | 2005-08-29 | 2007-03-15 | Sanyo Electric Co Ltd | 半導体集積回路及び半導体集積回路検査方法 |
| JP2012095202A (ja) * | 2010-10-28 | 2012-05-17 | Fujitsu Semiconductor Ltd | 半導体装置 |
-
1998
- 1998-01-22 JP JP10010640A patent/JPH11212815A/ja not_active Abandoned
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007064677A (ja) * | 2005-08-29 | 2007-03-15 | Sanyo Electric Co Ltd | 半導体集積回路及び半導体集積回路検査方法 |
| JP2012095202A (ja) * | 2010-10-28 | 2012-05-17 | Fujitsu Semiconductor Ltd | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041206 |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060922 |
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Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20061124 |