JPH11212909A - シリアルｉ／ｏ内蔵の半導体装置 - Google Patents

シリアルｉ／ｏ内蔵の半導体装置

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JPH11212909A
JPH11212909A JP1744198A JP1744198A JPH11212909A JP H11212909 A JPH11212909 A JP H11212909A JP 1744198 A JP1744198 A JP 1744198A JP 1744198 A JP1744198 A JP 1744198A JP H11212909 A JPH11212909 A JP H11212909A
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Shoichi Kitagami
尚一 北上
Hiroki Takahashi
裕樹 高橋
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
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    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
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Abstract

(57)【要約】 【課題】 複数のチャネルを有する、従来のシリアルＩ
／Ｏ内蔵の半導体装置では、装置が大規模になるという
課題があった。 【解決手段】 送信データを出力する送信用端子を選択
する送信チャネル選択レジスタ１４を備える送信部４を
備える。受信データが入力した受信用端子を検出する受
信チャネル検出回路２６と、受信チャネル検出回路によ
り所定の値に設定される受信チャネルフラグ２７と、複
数の受信用端子から受信データが入力したことを検出す
る複数チャネル受信検出回路２８と、複数の受信用端子
から受信データが入力したことを検出した複数チャネル
受信検出回路２８により所定の値に設定される複数チャ
ネル受信フラグ２９とを備え、フラグ２３，２５，２９
のうちのいずれか１つが所定の値に設定されたときにそ
の値を受信割り込み信号としてＣＰＵ６に供給する受信
部５を備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、複数の送信用端
子と複数の受信用端子とを有するシリアルＩ／Ｏを備え
たシリアルＩ／Ｏ内蔵の半導体装置に関するものであ
る。
【０００２】
【従来の技術】図１１は従来のシリアルＩ／Ｏ内蔵の半
導体装置を示す構成図である。図１１には、半導体装置
が１つのチャネルを有する場合を示している。図１１に
おいて、１０１はシリアルＩ／Ｏ内蔵の半導体装置、１
０２はシリアルな送信データを出力するための送信用端
子、１０３はシリアルな受信データを入力するための受
信用端子、１０４は送信部、１０５は受信部、１０６は
ＣＰＵ、１０７はデータバスである。
【０００３】送信部１０４において、１１１は書き込ま
れた送信データを送信用端子１０２から出力する送信シ
フトレジスタ、１１２は送信データの送信が正常に完了
したことを検出する送信完了検出回路、１１３は送信デ
ータの送信が正常に完了したことを検出した送信完了検
出回路１１２により所定の値に設定される送信完了フラ
グである。
【０００４】受信部１０５において、１２１は受信用端
子１０３から入力した受信データが書き込まれる受信シ
フトレジスタ、１２２は受信データの受信が正常に完了
したことを検出する受信完了検出回路、１２３は受信デ
ータの受信が正常に完了したことを検出した受信完了検
出回路１２２により所定の値に設定される受信完了フラ
グ、１２４は受信データの受信が正常でないことを検出
する受信エラー検出回路、１２５は受信データの受信が
正常でないことを検出した受信エラー検出回路１２４に
より所定の値に設定される受信エラーフラグ、１２６は
受信完了フラグ１２３の値が一方の入力に入力され、受
信エラーフラグ１２５の値が他方の入力に入力され、出
力をＣＰＵ１０６に供給するＯＲ回路である。
【０００５】次に動作について説明する。送信データを
送信する場合、送信データが送信シフトレジスタ１１１
に書き込まれる。そして、送信シフトレジスタ１１１に
書き込まれた送信データが、送信用端子１０２から出力
される。
【０００６】送信データの送信が正常に完了した場合、
送信完了検出回路１１２により送信データの送信が正常
に完了したことが検出され、送信完了フラグ１１３が値
「１」に設定される。
【０００７】送信完了フラグ１１３が値「１」に設定さ
れると、その値が送信割り込み信号としてＣＰＵ１０６
に供給される。ＣＰＵ１０６は、送信割り込み信号を受
け取ると、送信完了割り込みプログラムを実行し、送信
完了フラグ１１３の値を調べる。そして、送信データが
正常に送信されたことを確認する。
【０００８】受信データを受信する場合、受信用端子１
０３から入力した受信データが、受信シフトレジスタ１
２１に書き込まれる。
【０００９】受信データの受信が正常に完了した場合、
受信完了検出回路１２２により受信データの受信が正常
に完了したことが検出され、受信完了フラグ１２３が値
「１」に設定される。一方、受信データの受信が正常で
ない場合、受信エラー検出回路１２４により受信データ
の受信が正常でないことが検出され、受信エラーフラグ
１２５が値「１」に設定される。
【００１０】受信完了フラグ１２３及び受信エラーフラ
グ１２５のいずれか一方が値「１」に設定されると、そ
の値が受信割り込み信号としてＣＰＵ１０６に供給され
る。ＣＰＵ１０６は、受信割り込み信号を受け取ると、
受信割り込みプログラムを実行し、受信完了フラグ１２
３の値及び受信エラーフラグ１２５の値を調べる。そし
て、受信完了フラグ１２３が値「１」に設定されている
場合には正常処理を行う。受信エラーフラグ１２５が値
「１」に設定されている場合には異常処理を行う。
【００１１】
【発明が解決しようとする課題】１つのチャネルを有す
る、従来のシリアルＩ／Ｏ内蔵の半導体装置は以上のよ
うに構成されているので、複数のチャネルを有する、従
来のシリアルＩ／Ｏ内蔵の半導体装置では、チャネルの
数と同じ数の送信部及び受信部が必要であった。従っ
て、複数のチャネルを有する、従来のシリアルＩ／Ｏ内
蔵の半導体装置では、装置が大規模になるという課題が
あった。
【００１２】この発明は上記のような課題を解決するた
めになされたもので、複数のチャネルを有する、小規模
なシリアルＩ／Ｏ内蔵の半導体装置を得ることを目的と
する。
【００１３】
【課題を解決するための手段】この発明に係るシリアル
Ｉ／Ｏ内蔵の半導体装置は、書き込まれた送信データを
送信用端子から出力する送信シフトレジスタと、送信デ
ータの送信が正常に完了したことを検出する送信完了検
出回路と、送信データの送信が正常に完了したことを検
出した送信完了検出回路により所定の値に設定される送
信完了フラグと、送信データを出力する送信用端子を選
択する送信チャネル選択レジスタとを備え、送信完了フ
ラグが所定の値に設定されたときにその値をＣＰＵに供
給する送信部と、受信用端子から入力した受信データが
書き込まれる受信シフトレジスタと、受信データの受信
が正常に完了したことを検出する受信完了検出回路と、
受信データの受信が正常に完了したことを検出した受信
完了検出回路により所定の値に設定される受信完了フラ
グと、受信データの受信が正常でないことを検出する受
信エラー検出回路と、受信データの受信が正常でないこ
とを検出した受信エラー検出回路により所定の値に設定
される受信エラーフラグと、受信データが入力した受信
用端子を検出する受信チャネル検出回路と、受信データ
が入力した受信用端子を検出した受信チャネル検出回路
により所定の値に設定される受信チャネルフラグと、受
信チャネルフラグの値を調べ、複数の受信用端子から受
信データが入力したことを検出する複数チャネル受信検
出回路と、複数の受信用端子から受信データが入力した
ことを検出した複数チャネル受信検出回路により所定の
値に設定される複数チャネル受信フラグとを備え、受信
完了フラグ、受信エラーフラグ及び複数チャネル受信フ
ラグのうちのいずれか１つが所定の値に設定されたとき
にその値を受信割り込み信号としてＣＰＵに供給する受
信部とを備えたものである。
【００１４】この発明に係るシリアルＩ／Ｏ内蔵の半導
体装置は、受信部に、複数の受信用端子の間に優先順位
を特定し、同時に２以上の上記受信用端子から受信デー
タが入力したときに優先順位のより高い受信用端子から
入力した受信データを受信シフトレジスタに書き込む受
信チャネル優先順位特定手段を備えたものである。
【００１５】この発明に係るシリアルＩ／Ｏ内蔵の半導
体装置は、受信部に、複数の受信用端子の間に所定の優
先順位を設定し、同時に２以上の受信用端子から受信デ
ータが入力したときに優先順位のより高い受信用端子か
ら入力した受信データを受信シフトレジスタに書き込む
受信チャネル優先順位設定手段を備えたものである。
【００１６】この発明に係るシリアルＩ／Ｏ内蔵の半導
体装置は、受信部に、複数の受信用端子から入力した受
信データのうち、所定の受信用端子から入力した受信デ
ータを受信シフトレジスタに書き込む受信チャネル設定
手段を備えたものである。
【００１７】この発明に係るシリアルＩ／Ｏ内蔵の半導
体装置は、受信部に、複数の受信用端子から同時に受信
データが入力した後に、いずれの受信用端子から入力し
た受信データも受信シフトレジスタに書き込むことを禁
止する受信禁止手段を備えたものである。
【００１８】この発明に係るシリアルＩ／Ｏ内蔵の半導
体装置は、受信部に、複数の受信用端子から同時に受信
データが入力したときに所定の値に設定される同時受信
フラグを備えたものである。
【００１９】この発明に係るシリアルＩ／Ｏ内蔵の半導
体装置は、受信部に、複数の受信用端子のうちのいずれ
か１つの受信用端子から受信データが入力し始めた後
に、他の受信用端子から入力した受信データを受信シフ
トレジスタに書き込むことを遮断する受信遮断手段を備
えたものである。
【００２０】この発明に係るシリアルＩ／Ｏ内蔵の半導
体装置は、送信部に設けられた送信チャネル選択レジス
タを、送信完了フラグが所定の値に設定される毎に、送
信データを出力する送信用端子を切り換えるものとした
ものである。
【００２１】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるシ
リアルＩ／Ｏ内蔵の半導体装置を示す構成図である。図
１には、半導体装置が３つのチャネルを有する場合を示
している。図１において、１はシリアルＩ／Ｏ内蔵の半
導体装置、２ａ〜２ｃはシリアルな送信データを出力す
るための第１〜第３の送信用端子（送信用端子）、３ａ
〜３ｃはシリアルな受信データを入力するための第１〜
第３の受信用端子（受信用端子）、４は送信部、５は受
信部、６はＣＰＵ、７はデータバスである。
【００２２】送信部４において、１１は書き込まれた送
信データを第１〜第３の送信用端子２ａ〜２ｃから出力
する送信シフトレジスタ、１２は送信データの送信が正
常に完了したことを検出する送信完了検出回路、１３は
送信データの送信が正常に完了したことを検出した送信
完了検出回路１２により所定の値に設定される送信完了
フラグ、１４は送信データを出力する送信用端子を選択
する送信チャネル選択レジスタである。
【００２３】受信部５において、２１は第１〜第３の受
信用端子３ａ〜３ｃから入力した受信データが書き込ま
れる受信シフトレジスタ、２２は受信データの受信が正
常に完了したことを検出する受信完了検出回路、２３は
受信データの受信が正常に完了したことを検出した受信
完了検出回路２２により所定の値に設定される受信完了
フラグ、２４は受信データの受信が正常でないことを検
出する受信エラー検出回路、２５は受信データの受信が
正常でないことを検出した受信エラー検出回路２４によ
り所定の値に設定される受信エラーフラグ、２６は受信
データが入力した受信用端子を検出する受信チャネル検
出回路、２７は受信データが入力した受信用端子を検出
した受信チャネル検出回路２６により所定の値に設定さ
れる受信チャネルフラグ、２８は受信チャネルフラグ２
７の値を調べ、複数の受信用端子から受信データが入力
したことを検出する複数チャネル受信検出回路、２９は
複数の受信用端子から受信データが入力したことを検出
した複数チャネル受信検出回路２８により所定の値に設
定される複数チャネル受信フラグ、３０は受信完了フラ
グ２３の値が第１の入力に入力され、受信エラーフラグ
２５の値が第２の入力に入力され、複数チャネル受信フ
ラグ２９の値が第３の入力に入力され、出力をＣＰＵ６
に供給する第１のＯＲ回路、３１ａは第１の受信用端子
３ａにゲートが接続され、受信シフトレジスタ２１にド
レインが接続された第１のＮＭＯＳトランジスタ、３１
ｂは第２の受信用端子３ｂにゲートが接続され、受信シ
フトレジスタ２１にドレインが接続された第２のＮＭＯ
Ｓトランジスタ、３１ｃは第３の受信用端子３ｃにゲー
トが接続され、受信シフトレジスタ２１にドレインが接
続された第３のＮＭＯＳトランジスタ、３２は電源、３
３はグランド、３４は電源３２に一方の端部が接続さ
れ、第１〜第３のＮＭＯＳトランジスタ３１ａ〜３１ｃ
に他方の端部が接続された第１の抵抗である。
【００２４】次に動作について説明する。送信データを
送信する場合、予め、送信チャネル選択レジスタ１４に
より送信データを出力する送信用端子が選択され、その
後、送信データが送信シフトレジスタ１１に書き込まれ
る。そして、送信シフトレジスタ１１に書き込まれた送
信データが、送信チャネル選択レジスタ１４により選択
された送信用端子から出力される。
【００２５】送信データの送信が正常に完了した場合、
送信完了検出回路１２により送信データの送信が正常に
完了したことが検出され、送信完了フラグ１３が値
「１」（Ｈレベル）に設定される。
【００２６】送信完了フラグ１３が値「１」に設定され
ると、その値が送信割り込み信号としてＣＰＵ６に供給
される。ＣＰＵ６は、送信割り込み信号を受け取ると、
送信完了割り込みプログラムを実行し、送信完了フラグ
１３の値を調べる。そして、送信データが正常に送信さ
れたことを確認する。
【００２７】受信データを受信する場合、第１〜第３の
受信用端子３ａ〜３ｃから入力した受信データが受信シ
フトレジスタ２１に書き込まれる。また、受信チャネル
検出回路２６により受信データが入力した受信用端子が
検出され、受信データが入力した受信用端子に対応する
受信チャネルフラグ２７が値「１」（Ｈレベル）に設定
される。
【００２８】受信データの受信が正常に完了した場合、
受信完了検出回路２２により受信データの受信が正常に
完了したことが検出され、受信完了フラグ２３が値
「１」（Ｈレベル）に設定される。一方、受信データの
受信が正常でない場合、受信エラー検出回路２４により
受信データの受信が正常でないことが検出され、受信エ
ラーフラグ２５が値「１」（Ｈレベル）に設定される。
また、第１〜第３の受信用端子３ａ〜３ｃのうちのいず
れか１つの受信用端子から受信データが入力している最
中に他の受信用端子から受信データが入力した場合、複
数チャネル受信検出回路２８により複数の受信用端子か
ら受信データが入力したことが検出され、複数チャネル
受信フラグ２９が値「１」（Ｈレベル）に設定される。
【００２９】受信完了フラグ２３、受信エラーフラグ２
５及び複数チャネル受信フラグ２９のうちのいずれか１
つが値「１」に設定されると、その値が受信割り込み信
号としてＣＰＵ６に供給される。ＣＰＵ６は、受信割り
込み信号を受け取ると、受信割り込みプログラムを実行
し、受信完了フラグ２３の値、受信エラーフラグ２５の
値及び複数チャネル受信フラグ２９の値を調べる。そし
て、受信完了フラグ２３が値「１」に設定されている場
合には正常処理を行う。受信エラーフラグ２５が値
「１」に設定されている場合には異常処理を行う。複数
チャネル受信フラグ２９が値「１」に設定されている場
合には、受信データが正常に受信されなかったことを認
識し、受信チャネルフラグ２７の値を調べる。そして、
受信データが入力した受信用端子に対応する送信相手に
対して、受信データが正常に受信されなかったこと通知
するための送信データを上述した手順に従って送信す
る。
【００３０】以上のように、この実施の形態１によれ
ば、複数の送信用端子に対して１つの送信部だけを必要
とし、複数の受信用端子に対して１つの受信部だけを必
要とするため、複数のチャネルを有するシリアルＩ／Ｏ
内蔵の半導体装置でも、装置が小規模となり、複数のチ
ャネルを有する小規模なシリアルＩ／Ｏ内蔵の半導体装
置を得ることができる効果がある。
【００３１】実施の形態２．図２はこの発明の実施の形
態２によるシリアルＩ／Ｏ内蔵の半導体装置の受信部に
設けられた受信チャネル優先順位特定手段を示す構成図
である。図２には、半導体装置が３つのチャネルを有す
る場合を示している。図２において、４１は第１の受信
用端子３ａ、第２の受信用端子３ｂ、第３の受信用端子
３ｃの順に優先順位を特定し、同時に２以上の受信用端
子から受信データが入力したときに優先順位のより高い
受信用端子から入力した受信データを受信シフトレジス
タ２１に書き込む受信チャネル優先順位特定手段であ
り、第１〜第３の受信用端子３ａ〜３ｃと受信シフトレ
ジスタ２１との間に設けられている。
【００３２】受信チャネル優先順位特定手段４１におい
て、４２ａは第１の受信用端子３ａに入力が接続された
第１のスタートビット検出回路、４３ａは第１のスター
トビット検出回路４２ａの出力にゲートが接続され、受
信シフトレジスタ２１にドレインが接続された第４のＮ
ＭＯＳトランジスタ、４６ａは電源３２に一方の端部が
接続され、第４のＮＭＯＳトランジスタ４３ａのドレイ
ンに他方の端部が接続された第２の抵抗である。
【００３３】また、４４ａは第２の受信用端子３ｂに一
方の入力が接続された第１のＡＮＤ回路、４２ｂは第１
のＡＮＤ回路４４ａの出力に入力が接続された第２のス
タートビット検出回路、４３ｂは第２のスタートビット
検出回路４２ｂの出力にゲートが接続された第５のＮＭ
ＯＳトランジスタ、４３ｃは第４のＮＭＯＳトランジス
タ４３ａのドレインにゲートが接続され、第５のＮＭＯ
Ｓトランジスタ４３ｂのドレインにソースが接続され、
受信シフトレジスタ２１にドレインが接続された第６の
ＮＭＯＳトランジスタ、４５ａは第４のＮＭＯＳトラン
ジスタ４３ａのドレインに入力が接続され、第１のＡＮ
Ｄ回路４４ａの他方の入力にＱ出力が接続された第１の
フリップフロップ回路、４６ｂは電源３２に一方の端部
が接続され、第６のＮＭＯＳトランジスタ４３ｃのドレ
インに他方の端部が接続された第３の抵抗である。
【００３４】また、４４ｂは第３の受信用端子３ｃに一
方の入力が接続された第２のＡＮＤ回路、４２ｃは第２
のＡＮＤ回路４４ｂの出力に入力が接続された第３のス
タートビット検出回路、４３ｄは第３のスタートビット
検出回路４２ｃの出力にゲートが接続された第７のＮＭ
ＯＳトランジスタ、４３ｅは第４のＮＭＯＳトランジス
タ４３ａのドレインにゲートが接続され、第７のＮＭＯ
Ｓトランジスタ４３ｄのドレインにソースが接続された
第８のＮＭＯＳトランジスタ、４３ｆは第６のＮＭＯＳ
トランジスタ４３ｃのドレインにゲートが接続され、第
８のＮＭＯＳトランジスタ４３ｅのドレインにソースが
接続され、受信シフトレジスタ２１にドレインが接続さ
れた第９のＮＭＯＳトランジスタ、４５ｂは第４，第９
のＮＭＯＳトランジスタ４３ａ，４３ｆのドレインに入
力が接続され、第２のＡＮＤ回路４４ｂの他方の入力に
Ｑ出力が接続された第２のフリップフロップ回路、４６
ｃは電源３２に一方の端部が接続され、第９のＮＭＯＳ
トランジスタ４３ｆのドレインに他方の端部が接続され
た第４の抵抗である。
【００３５】なお、その他の構成要素は、図１において
同一符号を付して示したものと同一あるいは同等であ
る。
【００３６】受信データは、先頭に位置する一定期間Ｌ
レベルのスタートビットとスタートビットから所定の間
隔後に位置するデータとを有するものであるので、この
ような受信チャネル優先順位設定手段４１では、第１〜
第３のスタートビット検出回路４２ａ〜４２ｃを、一定
期間Ｌレベルであることを確認することによりスタート
ビットを検出するものとしている。説明がない限り、以
下の実施の形態で示すスタートビット検出回路について
も同様である。
【００３７】また、図３に示すように、このような受信
チャネル優先順位特定手段４１では、第１のフリップフ
ロップ回路４５ａを、クロック入力が第４のＮＭＯＳト
ランジスタ４３ａのドレインに接続し、Ｑ出力がＴ入力
及び第１のＡＮＤ回路４４ａの他方の入力に接続し、初
期状態においてＱ出力がＨレベルであるものとし、第２
のフリップフロップ回路４５ｂを、クロック入力が第
４，第９のＮＭＯＳトランジスタ４３ａ，４３ｆのドレ
インに接続し、Ｑ出力がＴ入力及び第２のＡＮＤ回路４
４ｂの他方の入力に接続し、初期状態においてＱ出力が
Ｈレベルであるものとしている。説明がない限り、以下
の実施の形態で示すフリップフロップ回路についても同
様である。
【００３８】次に動作について説明する。第１の受信用
端子３ａから受信データが入力した場合、第１のスター
トビット検出回路４２ａにより第１の受信用端子３ａか
ら入力した受信データのスタートビットが検出され、検
出直後に、第１のスタートビット検出回路４２ａの出力
がＨレベルとなる。第１のスタートビット検出回路４２
ａの出力がＨレベルとなると、第４のＮＭＯＳトランジ
スタ４３ａがオンして第４のＮＭＯＳトランジスタ４３
ａのドレインがＬレベルとなる。第４のＮＭＯＳトラン
ジスタ４３ａのドレインがＨレベルからＬレベルに変化
すると、第１，第２のフリップフロップ回路４５ａ，４
５ｂのＱ出力がＬレベルとなり、それ以後、第１，第２
のフリップフロップ回路４５ａ，４５ｂのＱ出力は、第
１，第２のフリップフロップ回路４５ａ，４５ｂが初期
状態に戻されるまで、Ｌレベルのままである。
【００３９】このように、第１の受信用端子３ａから受
信データが入力した場合、第１，第２のフリップフロッ
プ回路４５ａ，４５ｂのＱ出力がＬレベルとなるため、
第１，第２のＡＮＤ回路４４ａ，４４ｂの他方の入力が
Ｌレベルとなる。従って、以後、第２，第３の受信用端
子３ｂ，３ｃから受信データが入力しても、第１，第２
のＡＮＤ回路４４ａ，４４ｂの出力はＬレベルのままで
あり、第２，第３の受信用端子３ｂ，３ｃから入力した
受信データを受信シフトレジスタ２１に書き込むことが
できず、第１の受信用端子３ａから入力した受信データ
が受信シフトレジスタ２１に書き込まれる。
【００４０】また、第１〜第３の受信用端子３ａ〜３ｃ
から受信データが同時に入力した場合、第１〜第３のス
タートビット検出回路４２ａ〜４２ｃにより第１〜第３
の受信用端子３ａ〜３ｃから入力した受信データのスタ
ートビットが検出され、検出直後に、第１〜第３のスタ
ートビット検出回路４２ａ〜４２ｃの出力がＨレベルと
なる。
【００４１】このように、第１〜第３の受信用端子３ａ
〜３ｃから受信データが同時に入力した場合、第１〜第
３のスタートビット検出回路４２ａ〜４２ｃの出力がス
タートビットの検出直後にＨレベルとなるが、第１のス
タートビット検出回路４２ａの出力がＨレベルとなる
と、第４のＮＭＯＳトランジスタ４３ａがオンして第４
のＮＭＯＳトランジスタ４３ａのドレインがＬレベルと
なるため、第６，第９のＮＭＯＳトランジスタ４３ｃ，
４３ｆがオフする。従って、第１〜第３の受信用端子３
ａ〜３ｃから受信データが同時に入力しても、第６，第
９のＮＭＯＳトランジスタ４３ｃ，４３ｆがオフし、第
２，第３の受信用端子３ｂ，３ｃから入力した受信デー
タを受信シフトレジスタ２１に書き込むことができず、
第１の受信用端子３ａから入力した受信データが受信シ
フトレジスタ２１に書き込まれる。
【００４２】以上のように、この実施の形態２によれ
ば、受信部に、受信チャネル優先順位特定手段を設けて
いるため、同時に２以上の受信用端子から受信データが
入力したときに優先順位のより高い受信用端子から入力
した受信データを受信シフトレジスタに書き込むことが
できる効果がある。
【００４３】実施の形態３．図４はこの発明の実施の形
態３によるシリアルＩ／Ｏ内蔵の半導体装置の受信部に
設けられた受信チャネル優先順位設定手段を示す構成図
である。図４には、半導体装置が２つのチャネルを有す
る場合を示している。図４において、５１は第１，第２
の受信用端子３ａ，３ｂの間に所定の優先順位を設定
し、同時に２つの受信用端子から受信データが入力した
ときに優先順位の高い受信用端子から入力した受信デー
タを受信シフトレジスタ２１に書き込む受信チャネル優
先順位設定手段であり、第１，第２の受信用端子３ａ，
３ｂと受信シフトレジスタ２１との間に設けられてい
る。
【００４４】受信チャネル優先順位設定手段５１におい
て、５２は１ビットの情報が記憶される記憶部を有する
優先チャネル設定レジスタである。
【００４５】また、５３ａは第１の受信用端子３ａに一
方の入力が接続され、優先チャネル設定レジスタ５２の
値の反転値が他方の入力に入力される第３のＡＮＤ回
路、５３ｂは第２の受信用端子３ｂに一方の入力が接続
され、優先チャネル設定レジスタ５２に他方の入力が接
続された第４のＡＮＤ回路、５４ａは第３のＡＮＤ回路
５３ａの出力に一方の入力が接続され、第４のＡＮＤ回
路５３ｂの出力に他方の入力が接続された第２のＯＲ回
路である。
【００４６】また、５３ｃは第１の受信用端子３ａに一
方の入力が接続され、優先チャネル設定レジスタ５２に
他方の入力が接続された第５のＡＮＤ回路、５３ｄは第
２の受信用端子３ｂに一方の入力が接続され、優先チャ
ネル設定レジスタ５２の値の反転値が他方の入力に入力
される第６のＡＮＤ回路、５４ｂは第５のＡＮＤ回路５
３ｃの出力に一方の入力が接続され、第６のＡＮＤ回路
５３ｄの出力に他方の入力が接続された第３のＯＲ回路
である。
【００４７】なお、その他の構成要素は、図２において
同一符号を付して示したものと同一あるいは同等であ
る。
【００４８】次に動作について説明する。優先チャネル
設定レジスタ５２を値「０」に設定した場合、第１の受
信用端子３ａから入力した受信データのスタートビット
は、第１のスタートビット検出回路４２ａにより検出さ
れ、第２の受信用端子３ｂから入力した受信データのス
タートビットは、第２のスタートビット検出回路４２ｂ
により検出される。
【００４９】従って、優先チャネル設定レジスタ５２を
値「０」に設定した場合、第１の受信用端子３ａ、第２
の受信用端子３ｂの順に優先順位が設定される。
【００５０】また、優先チャネル設定レジスタ５２を値
「１」に設定した場合、第１の受信用端子３ａから入力
した受信データのスタートビットは、第２のスタートビ
ット検出回路４２ｂにより検出され、第２の受信用端子
３ｂから入力した受信データのスタートビットは、第１
のスタートビット検出回路４２ａにより検出される。
【００５１】従って、優先チャネル設定レジスタ５２を
値「１」に設定した場合、第２の受信用端子３ｂ、第１
の受信用端子３ａの順に優先順位が設定される。
【００５２】図５はこの発明の実施の形態３によるシリ
アルＩ／Ｏ内蔵の半導体装置の受信部に設けられた他の
受信チャネル優先順位設定手段を示す構成図である。図
５には、半導体装置が３つのチャネルを有する場合を示
している。図５において、５５は第１〜第３の受信用端
子３ａ〜３ｃの間に所定の優先順位を設定し、同時に２
つの受信用端子から受信データが入力したときに優先順
位のより高い受信用端子から入力した受信データを受信
シフトレジスタ２１に書き込む受信チャネル優先順位設
定手段であり、第１〜第３の受信用端子３ａ〜３ｃと受
信シフトレジスタ２１との間に設けられている。
【００５３】受信チャネル優先順位設定手段５５におい
て、５６は１ビットの情報が記憶される第１，第２の記
憶部５６ａ，５６ｂを有する優先チャネル設定レジスタ
である。
【００５４】また、５７ａは第１の受信用端子３ａに第
１の入力が接続され、優先チャネル設定レジスタ５６の
第１の記憶部５６ａの値の反転値が第２の入力に入力さ
れ、優先チャネル設定レジスタ５６の第２の記憶部５６
ｂの値の反転値が第３の入力に入力される第７のＡＮＤ
回路、５７ｂは第２の受信用端子３ｂに第１の入力が接
続され、優先チャネル設定レジスタ５６の第１の記憶部
５６ａの値の反転値が第２の入力に入力され、優先チャ
ネル設定レジスタ５６の第２の記憶部５６ｂに第３の入
力が接続された第８のＡＮＤ回路、５７ｃは第３の受信
用端子３ｃに第１の入力が接続され、優先チャネル設定
レジスタ５６の第１の記憶部５６ａに第２の入力が接続
され、優先チャネル設定レジスタ５６の第２の記憶部５
６ｂの値の反転値が第３の入力に入力される第９のＡＮ
Ｄ回路、５８ａは第７のＡＮＤ回路５７ａの出力に第１
の入力が接続され、第８のＡＮＤ回路５７ｂの出力に第
２の入力が接続され、第９のＡＮＤ回路５７ｃの出力に
第３の入力が接続された第４のＯＲ回路である。
【００５５】また、５７ｄは第１の受信用端子３ａに第
１の入力が接続され、優先チャネル設定レジスタ５６の
第１の記憶部５６ａに第２の入力が接続され、第２の記
憶部５６ｂの値の反転値が第３の入力に入力される第１
０のＡＮＤ回路、５７ｅは第２の受信用端子３ｂに第１
の入力が接続され、優先チャネル設定レジスタ５６の第
１の記憶部５６ａの値の反転値が第２の入力に入力さ
れ、優先チャネル設定レジスタ５６の第２の記憶部５６
ｂの値の反転値が第３の入力に入力される第１１のＡＮ
Ｄ回路、５７ｆは第３の受信用端子３ｃに第１の入力が
接続され、優先チャネル設定レジスタ５６の第１の記憶
部５６ａの値の反転値が第２の入力に入力され、優先チ
ャネル設定レジスタ５６の第２の記憶部５６ｂに第３の
入力が接続された第１２のＡＮＤ回路、５８ｂは第１０
のＡＮＤ回路５７ｄの出力に第１の入力が接続され、第
１１のＡＮＤ回路５７ｅの出力に第２の入力が接続さ
れ、第１２のＡＮＤ回路５７ｆの出力に第３の入力が接
続された第５のＯＲ回路である。
【００５６】また、５７ｇは第１の受信用端子３ａに第
１の入力が接続され、優先チャネル設定レジスタ５６の
第１の記憶部５６ａの値の反転値が第２の入力に入力さ
れ、優先チャネル設定レジスタ５６の第２の記憶部５６
ｂに第３の入力が接続された第１３のＡＮＤ回路、５７
ｈは第２の受信用端子３ｂに第１の入力が接続され、優
先チャネル設定レジスタ５６の第１の記憶部５６ａに第
２の入力が接続され、第２の記憶部５６ｂの値の反転値
が第３の入力に入力される第１４のＡＮＤ回路、５７ｉ
は第３の受信用端子３ｃに第１の入力が接続され、優先
チャネル設定レジスタ５６の第１の記憶部５６ａの値の
反転値が第２の入力に入力され、優先チャネル設定レジ
スタ５６の第２の記憶部５６ｂの値の反転値が第３の入
力に入力される第１５のＡＮＤ回路、５８ｃは第１３の
ＡＮＤ回路５７ｇの出力に第１の入力が接続され、第１
４のＡＮＤ回路５７ｈの出力に第２の入力が接続され、
第１５のＡＮＤ回路５７ｉの出力に第３の入力が接続さ
れた第６のＯＲ回路である。
【００５７】なお、その他の構成要素は、図２において
同一符号を付して示したものと同一あるいは同等であ
る。
【００５８】次に動作について説明する。第１の記憶部
５６ａを値「０」に設定し、第２の記憶部５６ｂを値
「０」に設定した場合、第１の受信用端子３ａから入力
した受信データのスタートビットは、第１のスタートビ
ット検出回路４２ａにより検出され、第２の受信用端子
３ｂから入力した受信データのスタートビットは、第２
のスタートビット検出回路４２ｂにより検出され、第３
の受信用端子３ｃから入力した受信データのスタートビ
ットは、第３のスタートビット検出回路４２ｃにより検
出される。
【００５９】従って、第１の記憶部５６ａを値「０」に
設定し、第２の記憶部５６ｂを値「０」に設定した場
合、第１の受信用端子３ａ、第２の受信用端子３ｂ、第
３の受信用端子３ｃの順に優先順位が設定される。
【００６０】また、第１の記憶部５６ａを値「０」に設
定し、第２の記憶部５６ｂを値「１」に設定した場合、
第１の受信用端子３ａから入力した受信データのスター
トビットは、第３のスタートビット検出回路４２ｃによ
り検出され、第２の受信用端子３ｂから入力した受信デ
ータのスタートビットは、第１のスタートビット検出回
路４２ａにより検出され、第３の受信用端子３ｃから入
力した受信データのスタートビットは、第２のスタート
ビット検出回路４２ｂにより検出される。
【００６１】従って、第１の記憶部５６ａを値「０」に
設定し、第２の記憶部５６ｂを値「１」に設定した場
合、第２の受信用端子３ｂ、第３の受信用端子３ｃ、第
１の受信用端子３ａの順に優先順位が設定される。
【００６２】また、第１の記憶部５６ａを値「１」に設
定し、第２の記憶部５６ｂを値「０」に設定した場合、
第１の受信用端子３ａから入力した受信データのスター
トビットは、第２のスタートビット検出回路４２ｂによ
り検出され、第２の受信用端子３ｂから入力した受信デ
ータのスタートビットは、第３のスタートビット検出回
路４２ｃにより検出され、第３の受信用端子３ｃから入
力した受信データのスタートビットは、第１のスタート
ビット検出回路４２ａにより検出される。
【００６３】従って、第１の記憶部５６ａを値「１」に
設定し、第２の記憶部５６ｂを値「０」に設定した場
合、第３の受信用端子３ｃ、第１の受信用端子３ａ、第
２の受信用端子３ｂの順に優先順位が設定される。
【００６４】以上のように、この実施の形態３によれ
ば、受信部に、受信チャネル優先順位設定手段を設けて
いるため、同時に２以上の受信用端子から受信データが
入力したときに、受信チャネル優先順位設定手段により
設定された優先順位のより高い受信用端子から入力した
受信データを受信シフトレジスタに書き込むことができ
る効果がある。
【００６５】実施の形態４．図６はこの発明の実施の形
態４によるシリアルＩ／Ｏ内蔵の半導体装置の受信部に
設けられた受信チャネル設定手段を示す構成図である。
図６には、半導体装置が２つのチャネルを有する場合を
示している。図６において、６１は第１，第２の受信用
端子３ａ，３ｂから入力した受信データのうち、所定の
受信用端子から入力した受信データを受信シフトレジス
タ２１に書き込む受信チャネル設定手段であり、第１，
第２の受信用端子３ａ，３ｂと受信シフトレジスタ２１
との間に設けられている。
【００６６】受信チャネル設定手段６１において、６２
は１ビットの情報が記憶される第１，第２の記憶部６２
ａ，６２ｂを有する受信チャネル設定レジスタ、６３ａ
は受信チャネル設定レジスタ６２の第１の記憶部６２ａ
に一方に入力が接続され、第１の受信用端子３ａに他方
の入力が接続された第１６のＡＮＤ回路、６４ａは第１
６のＡＮＤ回路６３ａの出力に入力が接続された第４の
スタートビット検出回路、６５ａは第４のスタートビッ
ト検出回路６４ａの出力にゲートが接続され、受信シフ
トレジスタ２１にドレインが接続された第１０のＮＭＯ
Ｓトランジスタ、６６ａは電源３２に一方の端部が接続
され、第１０のＮＭＯＳトランジスタ６５ａに他方の端
部が接続された第５の抵抗である。
【００６７】また、６３ｂは受信チャネル設定レジスタ
６２の第２の記憶部６２ｂに一方に入力が接続され、第
２の受信用端子３ｂに他方の入力が接続された第１７の
ＡＮＤ回路、６４ｂは第１７のＡＮＤ回路６３ｂの出力
に入力が接続された第５のスタートビット検出回路、６
５ｂは第５のスタートビット検出回路６４ｂの出力にゲ
ートが接続され、受信シフトレジスタ２１にドレインが
接続された第１１のＮＭＯＳトランジスタ、６６ｂは電
源３２に一方の端部が接続され、第１１のＮＭＯＳトラ
ンジスタ６５ｂに他方の端部が接続された第６の抵抗で
ある。
【００６８】なお、その他の構成要素は、図１において
同一符号を付して示したものと同一あるいは同等であ
る。
【００６９】次に動作について説明する。第１の記憶部
６２ａを値「１」に設定し、第２の記憶部６２ｂを値
「０」に設定した場合、第１６のＡＮＤ回路６３ａの一
方の入力がＨレベルとなり、第１７のＡＮＤ回路６３ｂ
の一方の入力がＬレベルとなる。
【００７０】このように、第１の記憶部６２ａを値
「１」に設定し、第２の記憶部６２ｂを値「０」に設定
した場合、第１６のＡＮＤ回路６３ａの一方の入力がＨ
レベルとなるため、第１の受信用端子３ａから入力した
受信データに応じて第１６のＡＮＤ回路６３ａの出力は
変化し、第１７のＡＮＤ回路６３ｂの一方の入力がＬレ
ベルとなるため、第２の受信用端子３ｂから受信データ
が入力しても第１７のＡＮＤ回路６３ｂの出力はＬレベ
ルのままである。従って、第１の受信用端子３ａから入
力した受信データが受信シフトレジスタ２１に書き込ま
れる。
【００７１】また、第１の記憶部６２ａを値「０」に設
定し、第２の記憶部６２ｂを値「１」に設定した場合、
第１６のＡＮＤ回路６３ａの一方の入力がＬレベルとな
り、第１７のＡＮＤ回路６３ｂの一方の入力がＨレベル
となる。
【００７２】このように、第１の記憶部６２ａを値
「０」に設定し、第２の記憶部６２ｂを値「１」に設定
した場合、第１６のＡＮＤ回路６３ａの一方の入力がＬ
レベルとなるため、第１の受信用端子３ａから受信デー
タが入力しても第１６のＡＮＤ回路６３ａの出力はＬレ
ベルのままであり、第１７のＡＮＤ回路６３ｂの一方の
入力がＨレベルとなるため、第２の受信用端子３ｂから
入力した受信データに応じて第１７のＡＮＤ回路６３ｂ
の出力は変化する。従って、第２の受信用端子３ｂから
入力した受信データが受信シフトレジスタ２１に書き込
まれる。
【００７３】以上のように、この実施の形態４によれ
ば、受信部に、受信チャネル設定手段を設けているた
め、受信チャネル設定手段により設定された受信用端子
から入力した受信データを受信シフトレジスタに書き込
むことができる効果がある。
【００７４】実施の形態５．図７はこの発明の実施の形
態５によるシリアルＩ／Ｏ内蔵の半導体装置の受信部に
設けられた受信禁止手段を示す構成図である。図７に
は、半導体装置が２つのチャネルを有する場合を示して
いる。図７において、７１ａは第１，第２の受信用端子
３ａ，３ｂから同時に受信データが入力した後に、第
１，第２の受信用端子３ａ，３ｂから入力した受信デー
タを受信シフトレジスタ２１に書き込むことを禁止する
受信禁止手段であり、第１，第２の受信用端子３ａ，３
ｂと受信シフトレジスタ２１との間に設けられている。
【００７５】受信禁止手段７１ａにおいて、７２ａは第
１の受信用端子３ａにゲートが接続され、受信シフトレ
ジスタ２１にドレインが接続された第１２のＮＭＯＳト
ランジスタ、７２ｂは第１２のＮＭＯＳトランジスタ７
２ａのソースにドレインが接続された第１３のＮＭＯＳ
トランジスタ、７３ａは第１の受信用端子３ａに入力が
接続された第６のスタートビット検出回路、７７ａは電
源３２に一方の端部が接続され、第１２のＮＭＯＳトラ
ンジスタ７２ａのドレインに他方の端部が接続された第
７の抵抗である。
【００７６】また、７２ｃは第２の受信用端子３ｂにゲ
ートが接続され、受信シフトレジスタ２１にドレインが
接続された第１４のＮＭＯＳトランジスタ、７２ｄは第
１４のＮＭＯＳトランジスタ７２ｃのソースにドレイン
が接続された第１５のＮＭＯＳトランジスタ、７３ｂは
第２の受信用端子３ｂに入力が接続された第７のスター
トビット検出回路、７７ｂは電源３２に一方の端部が接
続され、第１４のＮＭＯＳトランジスタ７２ｃのドレイ
ンに他方の端部が接続された第８の抵抗である。
【００７７】また、７４ａは第６のスタートビット検出
回路７３ａの出力に一方の入力が接続され、第７のスタ
ートビット検出回路７３ｂの出力に他方の入力が接続さ
れた第１８のＡＮＤ回路、７５ａは第１８のＡＮＤ回路
７４ａの出力に入力が接続され、第１３，第１５のＮＭ
ＯＳトランジスタ７２ｂ，７２ｄのゲートにＱ出力が接
続された第３のフリップフロップ回路、７６ａは第３の
フリップフロップ回路７５ａのＱ出力がＬレベルになる
と所定の値に設定される第１の同時検出フラグである。
【００７８】なお、その他の構成要素は、図１において
同一符号を付して示したものと同一あるいは同等であ
る。
【００７９】次に動作について説明する。第１，第２の
受信用端子３ａ，３ｂから同時に受信データが入力した
場合、第６，第７のスタートビット検出回路７３ａ，７
３ｂにより第１，第２の受信用端子３ａ，３ｂから入力
した受信データのスタートビットが検出され、検出直後
に、第６，第７のスタートビット検出回路７３ａ，７３
ｂの出力が同時にＨレベルとなる。第６，第７のスター
トビット検出回路７３ａ，７３ｂの出力が同時にＨレベ
ルとなると、第１８のＡＮＤ回路７４ａの出力がＨレベ
ルとなる。第１８のＡＮＤ回路７４ａの出力がＬレベル
からＨレベルに変化すると、第３のフリップフロップ回
路７５ａのＱ出力がＬレベルとなり、それ以後、第３の
フリップフロップ回路７５ａのＱ出力は、第３のフリッ
プフロップ回路７５ａが初期状態に戻されるまで、Ｌレ
ベルのままである。また、第３のフリップフロップ回路
７５ａのＱ出力がＬレベルになると、第１の同時検出フ
ラグ７６ａが値「１」に設定される。
【００８０】このように、第１，第２の受信用端子３
ａ，３ｂから同時に受信データが入力した場合、第３の
フリップフロップ回路７５ａがＬレベルとなるため、第
１３，第１５のＮＭＯＳトランジスタ７２ｂ，７２ｄが
オフする。従って、以後、第１，第２の受信用端子３
ａ，３ｂから受信データが入力しても、第１３，第１５
のＮＭＯＳトランジスタ７２ｂ，７２ｄのドレインはＨ
レベルのままであり、第１，第２の受信用端子３ａ，３
ｂから入力した受信データを受信シフトレジスタ２１に
書き込むことができない。
【００８１】また、第１，第２の受信用端子３ａ，３ｂ
から同時に受信データが入力した場合、第１の同時検出
フラグ７６ａが値「１」に設定され、その値が受信割り
込み信号としてＣＰＵに供給される。そして、ＣＰＵは
受信割り込み信号を受け取ると、受信割り込みプログラ
ムを実行する。
【００８２】図８はこの発明の実施の形態５によるシリ
アルＩ／Ｏ内蔵の半導体装置の受信部に設けられた他の
受信禁止手段を示す構成図である。図８には、半導体装
置が３つのチャネルを有する場合を示している。図８に
おいて、７１ｂは第１〜第３の受信用端子３ａ〜３ｃの
うちの少なくとも２つの受信用端子から同時に受信デー
タが入力した後に、第１〜第３の受信用端子３ａ〜３ｃ
から入力した受信データを受信シフトレジスタ２１に書
き込むことを禁止する受信禁止手段であり、第１〜第３
の受信用端子３ａ〜３ｃと受信シフトレジスタ２１との
間に設けられている。
【００８３】受信禁止手段７１ｂにおいて、７２ｅは第
３の受信用端子３ｃにゲートが接続され、受信シフトレ
ジスタ２１にドレインが接続された第１６のＮＭＯＳト
ランジスタ、７２ｆは第１６のＮＭＯＳトランジスタ７
２ｅのソースにドレインが接続された第１７のＮＭＯＳ
トランジスタ、７３ｃは第３の受信用端子３ｃに入力が
接続された第８のスタートビット検出回路、７７ｃは電
源３２に一方の端部が接続され、第１６のＮＭＯＳトラ
ンジスタ７２ｅのドレインに他方の端部が接続された第
９の抵抗である。
【００８４】また、７４ｂは第６のスタートビット検出
回路７３ａの出力に一方の入力が接続され、第８のスタ
ートビット検出回路７３ｃの出力に他方の入力が接続さ
れた第１９のＡＮＤ回路、７４ｃは第７のスタートビッ
ト検出回路７３ｂの出力に一方の入力が接続され、第８
のスタートビット検出回路７３ｃの出力に他方の入力が
接続された第２０のＡＮＤ回路、７８は第１８のＡＮＤ
回路７４ａの出力に第１の入力が接続され、第１９のＡ
ＮＤ回路７４ｂの出力に第２の入力が接続され、第２０
のＡＮＤ回路７４ｃの出力に第３の入力が接続された第
７のＯＲ回路、７５ｂは第７のＯＲ回路７８の出力に入
力が接続され、第１３，第１５，第１７のＮＭＯＳトラ
ンジスタ７２ｂ，７２ｄ，７２ｆのゲートにＱ出力が接
続された第４のフリップフロップ回路、７６ｂは第４の
フリップフロップ回路７５ｂのＱ出力がＬレベルになる
と所定の値に設定される第２の同時受信フラグである。
【００８５】なお、その他の構成要素は、図７において
同一符号を付して示したものと同一あるいは同等であ
る。
【００８６】次に動作について説明する。第１〜第３の
受信用端子３ａ〜３ｃのうちの少なくとも２つの受信用
端子から同時に受信データが入力した場合、第６〜第８
のスタートビット検出回路７３ａ〜７３ｃのうちの少な
くとも２つのスタートビット検出回路により第１〜第３
の受信用端子３ａ〜３ｃのうちの少なくとも２つの受信
用端子から入力した受信データのスタートビットが検出
され、検出直後に、第６〜第８のスタートビット検出回
路７３ａ〜７３ｃのうちの少なくとも２つのスタートビ
ット検出回路の出力が同時にＨレベルとなる。第６〜第
８のスタートビット検出回路７３ａ〜７３ｃのうちの少
なくとも２つのスタートビット検出回路の出力が同時に
Ｈレベルとなると、第１８〜第２０のＡＮＤ回路７４ａ
〜７４ｃのうちの少なくとも１つのＡＮＤ回路の出力が
Ｈレベルとなる。第１８〜第２０のＡＮＤ回路７４ａ〜
７４ｃのうちの少なくとも１つのＡＮＤ回路の出力がＬ
レベルからＨレベルに変化すると、第４のフリップフロ
ップ回路７５ｂのＱ出力がＬレベルとなり、それ以後、
第４のフリップフロップ回路７５ｂのＱ出力は、第４の
フリップフロップ回路７５ｂが初期状態に戻されるま
で、Ｌレベルのままである。また、第４のフリップフロ
ップ回路７５ｂのＱ出力がＬレベルになると、第２の同
時検出フラグ７６ｂが値「１」に設定される。
【００８７】このように、第１〜第３の受信用端子３ａ
〜３ｃのうちの少なくとも２つの受信用端子から同時に
受信データが入力した場合、第４のフリップフロップ回
路７５ｂがＬレベルとなるため、第１３，第１５，第１
７のＮＭＯＳトランジスタ７２ｂ，７２ｄ，７２ｆがオ
フする。従って、以後、第１〜第３の受信用端子３ａ〜
３ｃから受信データが入力しても、第１３，第１５，第
１７のＮＭＯＳトランジスタ７２ｂ，７２ｄ，７２ｆの
ドレインはＨレベルのままであり、第１〜第３の受信用
端子３ａ〜３ｃから入力した受信データを受信シフトレ
ジスタ２１に書き込むことができない。
【００８８】また、第１〜第３の受信用端子３ａ〜３ｃ
のうちの少なくとも２つの受信用端子から同時に受信デ
ータが入力した場合、第２の同時検出フラグ７６ｂが値
「１」に設定され、その値が受信割り込み信号としてＣ
ＰＵに供給される。そして、ＣＰＵは受信割り込み信号
を受け取ると、受信割り込みプログラムを実行する。
【００８９】以上のように、この実施の形態５によれ
ば、受信部に、受信禁止手段を設けているため、２以上
の受信用端子から同時に受信データが入力した後に、い
ずれの受信用端子から入力した受信データも受信シフト
レジスタに書き込むことが禁止される。その結果、無駄
な動作がなくなり、無駄な電力を消費せずに済むことが
できる効果がある。
【００９０】また、受信部に、同時受信フラグを設けて
いるため、同時受信フラグが所定の値に設定されるとき
に供給される受信割り込み信号をＣＰＵが受け取り、受
信割り込みプログラムを実行することができる効果があ
る。
【００９１】実施の形態６．図９はこの発明の実施の形
態６によるシリアルＩ／Ｏ内蔵の半導体装置の受信部に
設けられた受信遮断手段を示す構成図である。図９に
は、半導体装置が３つのチャネルを有する場合を示して
いる。図９において、８１は第１〜第３の受信用端子３
ａ〜３ｃのうちのいずれか１つの受信用端子から受信デ
ータが入力し始めた後に、他の受信用端子から入力した
受信データを受信シフトレジスタに書き込むことを遮断
する受信遮断手段であり、第１〜第３の受信用端子３ａ
〜３ｃと受信シフトレジスタ２１との間に設けられてい
る。
【００９２】受信遮断手段８１において、８２ａは第１
の受信用端子３ａにゲートが接続された第１８のＮＭＯ
Ｓトランジスタ、８２ｂは第１８のＮＭＯＳトランジス
タ８２ａのソースにドレインが接続された第１９のＮＭ
ＯＳトランジスタ、８２ｃは第１９のＮＭＯＳトランジ
スタ８２ｂのソースにドレインが接続された第２０のＮ
ＭＯＳトランジスタ、８３ａは第１８のＮＭＯＳトラン
ジスタ８２ａのドレインに入力が接続された第９のスタ
ートビット検出回路、８６ａは電源３２に一方の端部が
接続され、第１８のＮＭＯＳトランジスタ８２ａのドレ
インに他方の端部が接続された第１０の抵抗である。
【００９３】また、８２ｄは第２の受信用端子３ｂにゲ
ートが接続された第２１のＮＭＯＳトランジスタ、８２
ｅは第２１のＮＭＯＳトランジスタ８２ｄのソースにド
レインが接続された第２２のＮＭＯＳトランジスタ、８
２ｆは第２２のＮＭＯＳトランジスタ８２ｅのソースに
ドレインが接続された第２３のＮＭＯＳトランジスタ
と、８３ｂは第２１のＮＭＯＳトランジスタ８２ｄのド
レインに入力が接続された第１０のスタートビット検出
回路、８６ｂは電源３２に一方の端部が接続され、第２
１のＮＭＯＳトランジスタ８２ｄのドレインに他方の端
部が接続された第１１の抵抗である。
【００９４】また、８２ｇは第３の受信用端子３ｃにゲ
ートが接続された第２４のＮＭＯＳトランジスタ、８２
ｈは第２４のＮＭＯＳトランジスタ８２ｇのソースにド
レインが接続された第２５のＮＭＯＳトランジスタと、
８２ｉは第２５のＮＭＯＳトランジスタ８２ｈのソース
にドレインが接続された第２６ＮＭＯＳトランジスタ、
８３ｃは第２４のＮＭＯＳトランジスタ８２ｇのドレイ
ンに入力が接続された第１１のスタートビット検出回
路、８６ｃは電源３２に一方の端部が接続され、第２４
のＮＭＯＳトランジスタ８２ｇのドレインに他方の端部
が接続された第１２の抵抗である。
【００９５】また、８４ａは第９のスタートビット検出
回路８３ａの出力に入力が接続され、第２２，第２５の
ＮＭＯＳトランジスタ８２ｅ，８２ｈのゲートに出力が
接続された第５のフリップフロップ回路、８４ｂは第１
０のスタートビット検出回路８３ｂの出力に入力が接続
し、第１９，２６のＮＭＯＳトランジスタ８２ｂ，８２
ｉのゲートに出力が接続された第６のフリップフロップ
回路、８４ｃは第１１のスタートビット検出回路８３ｃ
の出力に入力が接続され、第２０，第２３のＮＭＯＳト
ランジスタ８２ｃ，８２ｆのゲートに出力が接続された
第７のフリップフロップ回路である。
【００９６】また、８５は第１８のＮＭＯＳトランジス
タ８２ａのドレインの値の反転値が第１の入力に入力さ
れ、第２１のＮＭＯＳトランジスタ８２ｄのドレインの
値の反転値が第２の入力に入力され、第２４のＮＭＯＳ
トランジスタ８２ｇのドレインの値の反転値が第３の入
力に入力され、受信シフトレジスタ２１に出力が接続さ
れた第８のＯＲ回路である。
【００９７】なお、その他の構成要素は、図１において
同一符号を付して示したものと同一あるいは同等であ
る。
【００９８】受信データは、先頭に位置する一定期間Ｌ
レベルのスタートビットとスタートビットから所定の間
隔後に位置するデータとを有するものであるので、この
ような受信遮断手段８１では、第９〜第１１のスタート
ビット検出回路８３ａ〜８３ｃを、一定期間Ｈレベルで
あることを確認することによりスタートビットを検出す
るものとしている。
【００９９】次に動作について説明する。第１の受信用
端子３ａから受信データが入力した場合、第９のスター
トビット検出回路８３ａにより第１の受信用端子３ａか
ら入力した受信データのスタートビットが検出され、検
出直後に、第９のスタートビット検出回路８３ａの出力
がＬレベルとなる。第９のスタートビット検出回路８３
ａの出力がＨレベルからＬレベルに変化すると、第５の
フリップフロップ回路８４ａのＱ出力がＬレベルとな
り、それ以後、第５のフリップフロップ回路８４ａのＱ
出力は、第５のフリップフロップ回路８４ａが初期状態
に戻されるまで、Ｌレベルのままである。
【０１００】このように、第１の受信用端子３ａから受
信データが入力した場合、第５のフリップフロップ回路
８４ａのＱ出力がＬレベルとなるため、第２２，第２５
のＮＭＯＳトランジスタ８２ｅ，８２ｈがオフする。従
って、以後、第２，第３の受信用端子３ｂ，３ｃから受
信データが入力しても、第２１，第２４のＮＭＯＳトラ
ンジスタ８２ｄ，８２ｇのドレインはＨレベルのままで
あり、第２，第３の受信用端子３ｂ，３ｃから入力した
受信データを受信シフトレジスタ２１に書き込むことが
できず、第１の受信用端子３ａから入力した受信データ
が受信シフトレジスタ２１に書き込まれる。
【０１０１】以上のように、この実施の形態６によれ
ば、受信部に、受信遮断手段を設けているため、いずれ
か１つの受信用端子から受信データが入力し始めた後
に、他の受信用端子から入力した受信データを受信シフ
トレジスタに書き込むことが遮断される。その結果、無
駄な動作がなくなり、無駄な電力を消費せずに済むこと
ができる効果がある。
【０１０２】実施の形態７．図１０はこの発明の実施の
形態７によるシリアルＩ／Ｏ内蔵の半導体装置の送信部
に設けられた送信チャネル選択レジスタを示す構成図で
ある。図１０には、半導体装置が３つのチャネルを有す
る場合を示している。図１０において、９１は送信完了
フラグが所定の値に設定される毎に、送信データを出力
する送信用端子を切り換える送信チャネル選択レジスタ
である。
【０１０３】送信チャネル選択レジスタ９１において、
９１ａは送信を開始する際に送信開始信号を入力するた
めの第１の端子、９１ｂは送信割り込み信号が入力する
ための第２の端子、９１ｃは送信が終了した際にリセッ
ト信号を入力するための第３の端子、９２ａ〜９２ｃは
データバスに入力が接続された第１〜第３のバッファ、
９３ａは第１の端子９１ａに入力が接続された第１のＮ
ＯＴ回路、９３ｂは第２の端子９１ｂに入力が接続され
た第２のＮＯＴ回路、９３ｃは第３の端子９１ｃに入力
が接続された第３のＮＯＴ回路である。
【０１０４】また、９４ａ〜９４ｃは第１の端子９１ａ
にゲートが接続されたＮＭＯＳトランジスタと、第１の
ＮＯＴ回路９３ａの出力にゲートが接続されたＰＭＯＳ
トランジスタとから構成された第１〜第３のトランスミ
ッションゲート、９４ｄ〜９４ｆは第２の端子９１ｂに
ゲートが接続されたＮＭＯＳトランジスタと、第２のＮ
ＯＴ回路９３ｂの出力にゲートが接続されたＰＭＯＳト
ランジスタとから構成された第４〜第６のトランスミッ
ションゲート、９４ｇ〜９４ｉは第２のＮＯＴ回路９３
ｂの出力にゲートが接続されたＮＭＯＳトランジスタ
と、第２の端子９１ｂにゲートが接続されたＰＭＯＳト
ランジスタとから構成された第７〜第９のトランスミッ
ションゲートである。
【０１０５】また、９５ａは第１，第４のトランスミッ
ションゲート９４ａ，９４ｄに一方の入力が接続され、
第３のＮＯＴ回路９３ｃの出力に他方の入力が接続さ
れ、出力の反転値が第７のトランスミッションゲート９
４ｇに入力されるＡＮＤ回路と、そのＡＮＤ回路の出力
の反転値が入力に入力され、そのＡＮＤ回路の一方の入
力に出力が接続されたＮＯＴ回路とから構成された第１
のラッチ回路、９５ｂは第２，第５のトランスミッショ
ンゲート９４ｂ，９４ｅに一方の入力が接続され、第３
のＮＯＴ回路９３ｃの出力に他方の入力が接続され、出
力の反転値が第８のトランスミッションゲート９４ｈに
入力されるＡＮＤ回路と、そのＡＮＤ回路の出力の反転
値が入力に入力され、そのＡＮＤ回路の一方の入力に出
力が接続されたＮＯＴ回路とから構成された第２のラッ
チ回路、９５ｃは第３，第６のトランスミッションゲー
ト９４ｃ，９４ｆに一方の入力が接続され、第３のＮＯ
Ｔ回路９３ｃの出力に他方の入力が接続され、出力の反
転値が第９のトランスミッションゲート９４ｉに入力さ
れるＡＮＤ回路と、そのＡＮＤ回路の出力の反転値が入
力に入力され、そのＡＮＤ回路の一方の入力に出力が接
続されたＮＯＴ回路とから構成された第３のラッチ回路
である。
【０１０６】また、９６ａは第７のトランスミッション
ゲート９４ｇがオンしたときに第１のラッチ回路９５ａ
の出力の反転値が一方の入力に入力され、リセット信号
の反転値が他方の入力に入力され、第５のトランスミッ
ションゲート９４ｅに出力が接続された第２１のＡＮＤ
回路、９６ｂは第８のトランスミッションゲート９４ｈ
がオンしたときに第２のラッチ回路９５ｂの出力の反転
値が一方の入力に入力され、リセット信号の反転値が他
方の入力に入力され、第６のトランスミッションゲート
９４ｆに出力が接続された第２２のＡＮＤ回路、９６ｃ
は第９のトランスミッションゲート９４ｉがオンしたと
きに第３のラッチ回路９５ｃの出力の反転値が一方の入
力に入力され、リセット信号の反転値が他方の入力に入
力され、第４のトランスミッションゲート９４ｄに出力
が接続された第２３のＡＮＤ回路、９７は第２１〜第２
３のＡＮＤ回路９６ａ〜９６ｃの出力の値に応じて、送
信データを出力する送信用端子を切り換えるチャネル切
換手段である。
【０１０７】チャネル切換手段９７は第２１のＡＮＤ回
路９６ａの出力がＨレベル、第２２，第２３のＡＮＤ回
路９６ｂ，９６ｃの出力がＬレベルのときに送信データ
を出力する送信用端子を第１の送信用端子２ａとし、第
２２のＡＮＤ回路９６ｂの出力がＨレベル、第２１，第
２３のＡＮＤ回路９６ａ，９６ｃの出力がＬレベルのと
きに送信データを出力する送信用端子を第２の送信用端
子２ｂとし、第２３のＡＮＤ回路９６ｃの出力がＨレベ
ル、第２１，第２２のＡＮＤ回路９６ａ，９６ｂの出力
がＬレベルのときに送信データを出力する送信用端子を
第３の送信用端子２ｃとするものである。
【０１０８】次に動作について説明する。送信データを
出力する送信用端子を選択する場合、先ず、第１の端子
９１ａからＨレベルの送信開始信号を入力する。また、
同時に、例えば、第１のバッファ９２ａを介してＨレベ
ルの信号、第２，第３のバッファ９２ｂ，９２ｃを介し
てＬレベルの信号を入力する。
【０１０９】このように、第１の端子９１ａからＨレベ
ルの送信開始信号を入力すると、第１〜第３のトランス
ミッションゲート９４ａ〜９４ｃがオンする。リセット
信号を入力していない状態では第３の端子９１ｃはＬレ
ベルであるため、同時に、第１のバッファ９２ａを介し
てＨレベルの信号、第２，第３のバッファ９２ｂ，９２
ｃを介してＬレベルの信号が入力すると、第１のラッチ
回路９５ａがＨレベルに保持され、第２，第３のラッチ
回路９５ｂがＬレベルに保持される。また、送信割り込
み信号が入力していない状態では、第２の端子９１ｂは
Ｌレベルであるため、第７〜第９のトランスミッション
ゲート９４ｇ〜９４ｉがオンし、第４〜第６のトランス
ミッションゲート９４ｄ〜９４ｆがオフし、第２１のＡ
ＮＤ回路９６ａの両方の入力がＨレベル、第２２，第２
３のＡＮＤ回路９６ｂ，９６ｃの一方の入力がＬレベル
となり、第２１のＡＮＤ回路９６ａの出力がＨレベル、
第２２，第２３のＡＮＤ回路９６ｂ，９６ｃの出力がＬ
レベルとなる。従って、送信データを出力する送信用端
子が第１の送信用端子２ａとなる。
【０１１０】その後、上述したように、送信完了フラグ
がＨレベルに設定されると、第２の端子９１ｂからＨレ
ベルの送信割り込み信号が入力する。
【０１１１】このように、第２の端子９１ｂからＨレベ
ルの送信割り込み信号が入力すると、第４〜第６のトラ
ンスミッションゲート９４ｄ〜９４ｆがオンし、第７〜
第９のトランスミッションゲート９４ｇ〜９４ｉがオフ
し、第２のラッチ回路９５ｂがＨレベルに保持され、第
１，第３のラッチ回路９５ａ，９５ｃがＬレベルに保持
される。そして、その後、第２の端子９１ｂがＬレベル
に戻ると、第４〜第６のトランスミッションゲート９４
ｄ〜９４ｆがオフし、第７〜第９のトランスミッション
ゲート９４ｇ〜９４ｉがオンし、第２２のＡＮＤ回路９
６ｂの両方の入力がＨレベル、第２１，第２３のＡＮＤ
回路９６ａ，９６ｃの一方の入力がＬレベルとなり、第
２２のＡＮＤ回路９６ａの出力がＬレベル、第２１，第
２３のＡＮＤ回路９６ａ，９６ｃの出力がＬレベルとな
る。従って、送信データを出力する送信用端子が第２の
送信用端子２ｂとなる。
【０１１２】以後、送信完了フラグがＨレベルに設定さ
れる毎に、送信データを出力する送信用端子が切り換わ
る。
【０１１３】以上のように、この実施の形態７によれ
ば、送信部に、送信完了フラグが所定の値に設定される
毎に、送信データを出力する送信用端子を切り換える送
信チャネル選択レジスタを設けているため、送信データ
を出力する送信用端子を自動的に切り換えることができ
る効果がある。
【０１１４】
【発明の効果】以上のように、この発明によれば、書き
込まれた送信データを送信用端子から出力する送信シフ
トレジスタと、送信データの送信が正常に完了したこと
を検出する送信完了検出回路と、送信データの送信が正
常に完了したことを検出した送信完了検出回路により所
定の値に設定される送信完了フラグと、送信データを出
力する送信用端子を選択する送信チャネル選択レジスタ
とを備え、送信完了フラグが所定の値に設定されたとき
にその値をＣＰＵに供給する送信部と、受信用端子から
入力した受信データが書き込まれる受信シフトレジスタ
と、受信データの受信が正常に完了したことを検出する
受信完了検出回路と、受信データの受信が正常に完了し
たことを検出した受信完了検出回路により所定の値に設
定される受信完了フラグと、受信データの受信が正常で
ないことを検出する受信エラー検出回路と、受信データ
の受信が正常でないことを検出した受信エラー検出回路
により所定の値に設定される受信エラーフラグと、受信
データが入力した受信用端子を検出する受信チャネル検
出回路と、受信データが入力した受信用端子を検出した
受信チャネル検出回路により所定の値に設定される受信
チャネルフラグと、受信チャネルフラグの値を調べ、複
数の受信用端子から受信データが入力したことを検出す
る複数チャネル受信検出回路と、複数の受信用端子から
受信データが入力したことを検出した複数チャネル受信
検出回路により所定の値に設定される複数チャネル受信
フラグとを備え、受信完了フラグ、受信エラーフラグ及
び複数チャネル受信フラグのうちのいずれか１つが所定
の値に設定されたときにその値を受信割り込み信号とし
てＣＰＵに供給する受信部とを備えるように構成したの
で、複数の送信用端子に対して１つの送信部だけを必要
とし、複数の受信用端子に対して１つの受信部だけを必
要とするため、複数のチャネルを有する、シリアルＩ／
Ｏ内蔵の半導体装置でも、装置が小規模となり、複数の
チャネルを有する、小規模なシリアルＩ／Ｏ内蔵の半導
体装置を得ることができる効果が得られる。
【０１１５】この発明によれば、受信部に、受信チャネ
ル優先順位特定手段を備えるように構成したので、同時
に２以上の受信用端子から受信データが入力したときに
優先順位のより高い受信用端子から入力した受信データ
を受信シフトレジスタに書き込むことができる効果が得
られる。
【０１１６】この発明によれば、受信部に、受信チャネ
ル優先順位設定手段を備えるように構成したので、同時
に２以上の受信用端子から受信データが入力したとき
に、受信チャネル優先順位設定手段により設定された優
先順位のより高い受信用端子から入力した受信データを
受信シフトレジスタに書き込むことができる効果が得ら
れる。
【０１１７】この発明によれば、受信部に、受信チャネ
ル設定手段を備えるように構成したので、受信チャネル
設定手段により設定された受信用端子から入力した受信
データを受信シフトレジスタに書き込むことができる効
果が得られる。
【０１１８】この発明によれば、受信部に、受信禁止手
段を備えるように構成したので、２以上の受信用端子か
ら同時に受信データが入力した後に、いずれの受信用端
子から入力した受信データも受信シフトレジスタに書き
込むことが禁止され、その結果、無駄な動作がなくな
り、無駄な電力を消費せずに済むことができる効果が得
られる。
【０１１９】この発明によれば、受信部に、同時受信フ
ラグを備えるように構成したので、同時受信フラグが所
定の値に設定されるときに供給される受信割り込み信号
をＣＰＵが受け取り、受信割り込みプログラムを実行す
ることができる効果が得られる。
【０１２０】この発明によれば、受信部に、受信遮断手
段を備えるように構成したので、いずれか１つの受信用
端子から受信データが入力し始めた後に、他の受信用端
子から入力した受信データを受信シフトレジスタに書き
込むことが遮断され、その結果、無駄な動作がなくな
り、無駄な電力を消費せずに済むことができる効果が得
られる。
【０１２１】この発明によれば、送信部に設けられた送
信チャネル選択レジスタを、送信完了フラグが所定の値
に設定される毎に、送信データを出力する送信用端子を
切り換えるように構成したので、送信データを出力する
送信用端子を自動的に切り換えることができる効果が得
られる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるシリアルＩ／
Ｏ内蔵の半導体装置を示す構成図である。
【図２】 この発明の実施の形態２によるシリアルＩ／
Ｏ内蔵の半導体装置の受信部に設けられた受信チャネル
優先順位特定手段を示す構成図である。
【図３】 フリップフロップ回路を示す構成図である。
【図４】 この発明の実施の形態３によるシリアルＩ／
Ｏ内蔵の半導体装置の受信部に設けられた受信チャネル
優先順位設定手段を示す構成図である。
【図５】 この発明の実施の形態３によるシリアルＩ／
Ｏ内蔵の半導体装置の受信部に設けられた他の受信チャ
ネル優先順位設定手段を示す構成図である。
【図６】 この発明の実施の形態４によるシリアルＩ／
Ｏ内蔵の半導体装置の受信部に設けられた受信チャネル
設定手段を示す構成図である。
【図７】 この発明の実施の形態５によるシリアルＩ／
Ｏ内蔵の半導体装置の受信部に設けられた受信禁止手段
を示す構成図である。
【図８】 この発明の実施の形態５によるシリアルＩ／
Ｏ内蔵の半導体装置の受信部に設けられた他の受信禁止
手段を示す構成図である。
【図９】 この発明の実施の形態６によるシリアルＩ／
Ｏ内蔵の半導体装置の受信部に設けられた受信遮断手段
を示す構成図である。
【図１０】 この発明の実施の形態７によるシリアルＩ
／Ｏ内蔵の半導体装置の送信部に設けられた送信チャネ
ル選択レジスタを示す構成図である。
【図１１】 従来のシリアルＩ／Ｏ内蔵の半導体装置を
示す構成図である。
【符号の説明】
１ シリアルＩ／Ｏ内蔵の半導体装置、２ａ〜２ｃ 第
１〜第３の送信用端子（送信用端子）、３ａ〜３ｃ 第
１〜第３の受信用端子（受信用端子）、４ 送信部、５
受信部、６ ＣＰＵ、１１ 送信シフトレジスタ、１
２ 送信完了検出回路、１３送信完了フラグ、１４，９
１ 送信チャネル選択レジスタ、２１受信シフトレジス
タ、２２ 受信完了検出回路、２３ 受信完了フラグ、
２４受信エラー検出回路、２５ 受信エラーフラグ、２
６ 受信チャネル検出回路、２７ 受信チャネルフラ
グ、２８ 複数チャネル受信検出回路、２９ 複数チャ
ネル受信フラグ、４１ 受信チャネル優先順位特定手
段、５１，５５ 受信チャネル優先順位設定手段、６１
受信チャネル設定手段、７１ａ，７１ｂ 受信禁止手
段、８１ 受信遮断手段。

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 シリアルな送信データを出力するための
    複数の送信用端子と、 シリアルな受信データを入力するための複数の受信用端
    子と、 ＣＰＵと、 書き込まれた送信データを上記送信用端子から出力する
    送信シフトレジスタと、送信データの送信が正常に完了
    したことを検出する送信完了検出回路と、送信データの
    送信が正常に完了したことを検出した上記送信完了検出
    回路により所定の値に設定される送信完了フラグと、送
    信データを出力する上記送信用端子を選択する送信チャ
    ネル選択レジスタとを備え、上記送信完了フラグが所定
    の値に設定されたときにその値を上記ＣＰＵに供給する
    送信部と、 上記受信用端子から入力した受信データが書き込まれる
    受信シフトレジスタと、受信データの受信が正常に完了
    したことを検出する受信完了検出回路と、受信データの
    受信が正常に完了したことを検出した上記受信完了検出
    回路により所定の値に設定される受信完了フラグと、受
    信データの受信が正常でないことを検出する受信エラー
    検出回路と、受信データの受信が正常でないことを検出
    した上記受信エラー検出回路により所定の値に設定され
    る受信エラーフラグと、受信データが入力した上記受信
    用端子を検出する受信チャネル検出回路と、受信データ
    が入力した上記受信用端子を検出した上記受信チャネル
    検出回路により所定の値に設定される受信チャネルフラ
    グと、上記受信チャネルフラグの値を調べ、複数の上記
    受信用端子から受信データが入力したことを検出する複
    数チャネル受信検出回路と、複数の上記受信用端子から
    受信データが入力したことを検出した上記複数チャネル
    受信検出回路により所定の値に設定される複数チャネル
    受信フラグとを備え、上記受信完了フラグ、上記受信エ
    ラーフラグ及び上記複数チャネル受信フラグのうちのい
    ずれか１つが所定の値に設定されたときにその値を受信
    割り込み信号として上記ＣＰＵに供給する受信部とを備
    えたことを特徴とするシリアルＩ／Ｏ内蔵の半導体装
    置。
  2. 【請求項２】 受信部は、複数の受信用端子の間に優先
    順位を特定し、同時に２以上の上記受信用端子から受信
    データが入力したときに優先順位のより高い上記受信用
    端子から入力した受信データを受信シフトレジスタに書
    き込む受信チャネル優先順位特定手段を備えたことを特
    徴とする請求項１記載のシリアルＩ／Ｏ内蔵の半導体装
    置。
  3. 【請求項３】 受信部は、複数の受信用端子の間に所定
    の優先順位を設定し、同時に２以上の上記受信用端子か
    ら受信データが入力したときに優先順位のより高い受信
    用端子から入力した受信データを受信シフトレジスタに
    書き込む受信チャネル優先順位設定手段を備えたことを
    特徴とする請求項１記載のシリアルＩ／Ｏ内蔵の半導体
    装置。
  4. 【請求項４】 受信部は、複数の受信用端子から入力し
    た受信データのうち、所定の上記受信用端子から入力し
    た受信データを受信シフトレジスタに書き込む受信チャ
    ネル設定手段を備えたことを特徴とする請求項１記載の
    シリアルＩ／Ｏ内蔵の半導体装置。
  5. 【請求項５】 受信部は、複数の受信用端子から同時に
    受信データが入力した後に、いずれの受信用端子から入
    力した受信データも受信シフトレジスタに書き込むこと
    を禁止する受信禁止手段を備えたことを特徴とする請求
    項１記載のシリアルＩ／Ｏ内蔵の半導体装置。
  6. 【請求項６】 受信部は、複数の受信用端子から同時に
    受信データが入力したときに所定の値に設定される同時
    受信フラグを備えたことを特徴とする請求項５記載のシ
    リアルＩ／Ｏ内蔵の半導体装置。
  7. 【請求項７】 受信部は、複数の受信用端子のうちのい
    ずれか１つの上記受信用端子から受信データが入力し始
    めた後に、他の上記受信用端子から入力した受信データ
    を受信シフトレジスタに書き込むことを遮断する受信遮
    断手段を備えたことを特徴とする請求項１記載のシリア
    ルＩ／Ｏ内蔵の半導体装置。
  8. 【請求項８】 送信部に設けられた送信チャネル選択レ
    ジスタが、送信完了フラグが所定の値に設定される毎
    に、送信データを出力する送信用端子を切り換えるもの
    であることを特徴とする請求項１記載のシリアルＩ／Ｏ
    内蔵の半導体装置。
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