JPH11214432A - 半導体装置およびスペーサ形成方法 - Google Patents
半導体装置およびスペーサ形成方法Info
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Abstract
(57)【要約】
【課題】 実装パッドと突起電極との位置ズレが発生し
ても半導体チップと配線基板との間隔を一定に保つこと
が可能な接続ができる。 【解決手段】 配線基板５上に半導体チップ１を突起電
極２を介して接続する半導体装置において、最低３箇所
に他の突起電極２の高さと同じあるいはそれよりも低い
スペーサ３を形成し、その他の突起電極２のみ電気的な
接続をおこなう半導体装置およびスペーサ形成方法。
ても半導体チップと配線基板との間隔を一定に保つこと
が可能な接続ができる。 【解決手段】 配線基板５上に半導体チップ１を突起電
極２を介して接続する半導体装置において、最低３箇所
に他の突起電極２の高さと同じあるいはそれよりも低い
スペーサ３を形成し、その他の突起電極２のみ電気的な
接続をおこなう半導体装置およびスペーサ形成方法。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体チップと配
線基板との接続の係わり、とくに半導体チップと配線基
板との接続にハンダを使ったフリップチップ実装を用い
て、半導体チップの電極と配線基板の実装パッドとの接
続を行う半導体装置に関する。
線基板との接続の係わり、とくに半導体チップと配線基
板との接続にハンダを使ったフリップチップ実装を用い
て、半導体チップの電極と配線基板の実装パッドとの接
続を行う半導体装置に関する。
【０００２】
【従来の技術】従来技術のフリップチップ実装を用いた
半導体装置において、半導体チップと配線基板とを接続
するときに、半導体チップと配線基板との接続したとき
の間隔寸法を均一に保つために、スペーサを用いた半導
体装置として、たとえば特開平７−２２６４２２号公報
などがあげられる。
半導体装置において、半導体チップと配線基板とを接続
するときに、半導体チップと配線基板との接続したとき
の間隔寸法を均一に保つために、スペーサを用いた半導
体装置として、たとえば特開平７−２２６４２２号公報
などがあげられる。
【０００３】従来のスペーサを形成しフリップチップ実
装を用いた半導体装置の構造について図１３、図１４を
用いて説明する。
装を用いた半導体装置の構造について図１３、図１４を
用いて説明する。
【０００４】図１３および図１４は上記特開平７−２２
６４２２号公報に開示された半導体装置を示す断面図で
ある。図１３の構造について説明する。半導体チップ２
１上には、所定の温度で溶融する突起電極２２とスペー
サ２３とが形成されていて、スペーサ２３の先端にスペ
ーサ２３よりも径の小さな小突起２６が形成されてい
る。配線基板２５には半導体チップ２１の突起電極２２
の配置に対応するようにパッド部２４が形成され、スペ
ーサ２３の小突起２６の配置に対応するように貫通穴２
７が形成れている。半導体チップ２１と配線基板２５と
は、半導体チップ２１に形成した突起電極２２で電気的
接続を行い、スペーサ２３の小突起２６は配線基板２５
の貫通穴２７に挿入され、半導体チップ２１と配線基板
２５とが位置決めされている。
６４２２号公報に開示された半導体装置を示す断面図で
ある。図１３の構造について説明する。半導体チップ２
１上には、所定の温度で溶融する突起電極２２とスペー
サ２３とが形成されていて、スペーサ２３の先端にスペ
ーサ２３よりも径の小さな小突起２６が形成されてい
る。配線基板２５には半導体チップ２１の突起電極２２
の配置に対応するようにパッド部２４が形成され、スペ
ーサ２３の小突起２６の配置に対応するように貫通穴２
７が形成れている。半導体チップ２１と配線基板２５と
は、半導体チップ２１に形成した突起電極２２で電気的
接続を行い、スペーサ２３の小突起２６は配線基板２５
の貫通穴２７に挿入され、半導体チップ２１と配線基板
２５とが位置決めされている。
【０００５】図１４の構造について説明する。半導体チ
ップ２１上には、所定の温度で溶融する突起電極２２と
スペーサ２３が形成されている。配線基板２５には半導
体チップ２１の突起電極２２の配置に対応するようにパ
ッド部２４が形成され、スペーサ２３の位置を規制する
ための段差２８が形成されている。半導体チップ２１と
配線基板２５とは半導体チップ２１に形成した突起電極
２２で電気的接続を行い、スペーサ２３は配線基板２５
の段差２８に対して側面で当接され、半導体チップ２１
と配線基板２５とが位置決めされている。
ップ２１上には、所定の温度で溶融する突起電極２２と
スペーサ２３が形成されている。配線基板２５には半導
体チップ２１の突起電極２２の配置に対応するようにパ
ッド部２４が形成され、スペーサ２３の位置を規制する
ための段差２８が形成されている。半導体チップ２１と
配線基板２５とは半導体チップ２１に形成した突起電極
２２で電気的接続を行い、スペーサ２３は配線基板２５
の段差２８に対して側面で当接され、半導体チップ２１
と配線基板２５とが位置決めされている。
【０００６】
【発明が解決しようとする課題】しかしながら、配線基
板に穴あるいは段差を設け、半導体チップ側に形成した
スペーサの位置決めを行う場合、配線基板の電極パッド
と穴あるいは段差との位置ズレが発生した場合、突起電
極と電極バッドとが図１５のように斜めの接合してしま
う。これによって、温度サイクル試験等の環境試験に投
入することにより発生する接続部への応力が集中し、半
導体装置の熱疲労寿命が低下してしまう。また、位置ズ
レが接続許容範囲を超えた場合、突起電極と電極バッド
とが接続できないことが発生する。
板に穴あるいは段差を設け、半導体チップ側に形成した
スペーサの位置決めを行う場合、配線基板の電極パッド
と穴あるいは段差との位置ズレが発生した場合、突起電
極と電極バッドとが図１５のように斜めの接合してしま
う。これによって、温度サイクル試験等の環境試験に投
入することにより発生する接続部への応力が集中し、半
導体装置の熱疲労寿命が低下してしまう。また、位置ズ
レが接続許容範囲を超えた場合、突起電極と電極バッド
とが接続できないことが発生する。
【０００７】（発明の目的）本発明の目的は、上記の課
題を解決して、実装パッドと突起電極との位置ズレが発
生しても半導体チップと配線基板との間隔を一定に保つ
ことが可能な半導体半導体装置およびスペーサの形成方
法を提供することにある。
題を解決して、実装パッドと突起電極との位置ズレが発
生しても半導体チップと配線基板との間隔を一定に保つ
ことが可能な半導体半導体装置およびスペーサの形成方
法を提供することにある。
【０００８】
【課題を解決するための手段】前述した目的を達成する
ために、本発明の半導体装置の構造およびスペーサの製
造方法は、下記記載の構成を採用する。
ために、本発明の半導体装置の構造およびスペーサの製
造方法は、下記記載の構成を採用する。
【０００９】本発明の１つの半導体装置は、配線基板上
に半導体チップを突起電極を介して接続する半導体装置
において、最低３箇所に他の突起電極の高さと同じある
いはそれよりも低いスペーサを形成し、その他の突起電
極のみ電気的な接続を行うことを特徴としたものであ
る。
に半導体チップを突起電極を介して接続する半導体装置
において、最低３箇所に他の突起電極の高さと同じある
いはそれよりも低いスペーサを形成し、その他の突起電
極のみ電気的な接続を行うことを特徴としたものであ
る。
【００１０】本発明のもう１つの半導体装置は、配線基
板上に半導体チップを突起電極を介して接続する半導体
装置において、配線基板上に最低３箇所に半導体チップ
に形成している突起電極の高さと同じあるいはそれより
も低いスペーサを形成し、の半導体チップの突起電極の
み電気的な接続を行うことを特徴としたものである。
板上に半導体チップを突起電極を介して接続する半導体
装置において、配線基板上に最低３箇所に半導体チップ
に形成している突起電極の高さと同じあるいはそれより
も低いスペーサを形成し、の半導体チップの突起電極の
み電気的な接続を行うことを特徴としたものである。
【００１１】
【発明の実施の形態】以下、図面を用いて本発明の第１
の実施形態における半導体装置の構成の説明を行う。本
発明の第１の実施形態については図１〜図３を用いて構
造を説明する。図１は本発明の第１の実施形態における
半導体装置の断面図、図２は半導体チップ１の電極側の
平面図、図３は配線基板の半導体チップ実装側の平面図
である。
の実施形態における半導体装置の構成の説明を行う。本
発明の第１の実施形態については図１〜図３を用いて構
造を説明する。図１は本発明の第１の実施形態における
半導体装置の断面図、図２は半導体チップ１の電極側の
平面図、図３は配線基板の半導体チップ実装側の平面図
である。
【００１２】半導体チップ１は図２を用いて説明する。
Ｓｉ上に電子回路を形成し、その回路の外部端子として
Ａｌなどで電極が形成されている。電極の上に配線基板
５の電極パッド６との電気的接続を行うためにＳｎとＰ
ｂとの比率が６：４の組成のハンダで突起電極１を形成
している。
Ｓｉ上に電子回路を形成し、その回路の外部端子として
Ａｌなどで電極が形成されている。電極の上に配線基板
５の電極パッド６との電気的接続を行うためにＳｎとＰ
ｂとの比率が６：４の組成のハンダで突起電極１を形成
している。
【００１３】スペーサ３については突起電極２よりも高
融点金属である５Ｓｎ／９５Ｐｂ高融点ハンダあるいは
線膨張係数が２０〜３０ｐｐｍ／℃の樹脂材料などを用
いている。
融点金属である５Ｓｎ／９５Ｐｂ高融点ハンダあるいは
線膨張係数が２０〜３０ｐｐｍ／℃の樹脂材料などを用
いている。
【００１４】半導体チップ１の突起電極２とスペーサ３
以外の部分はＳｉＮ等の無機膜かの無機膜にさらにその
上にポリイミド等の有機膜による保護膜で覆われ、外部
とは電気的に絶縁されている。
以外の部分はＳｉＮ等の無機膜かの無機膜にさらにその
上にポリイミド等の有機膜による保護膜で覆われ、外部
とは電気的に絶縁されている。
【００１５】配線基板５は図３を用いて説明する。配線
基板が樹脂基板の場合には基材にはガラスエポキシ、Ｂ
Ｔレジンやポリイミドなどを用い、セラミック基板に場
合にはアルミナなどを用いている。配線基板５のパッド
部４は半導体チップ１に形成している突起電極２の配置
に対応するように形成している。
基板が樹脂基板の場合には基材にはガラスエポキシ、Ｂ
Ｔレジンやポリイミドなどを用い、セラミック基板に場
合にはアルミナなどを用いている。配線基板５のパッド
部４は半導体チップ１に形成している突起電極２の配置
に対応するように形成している。
【００１６】パッド部４は、半導体チップ１の共晶ハン
ダで形成した突起電極２が充分に濡れ、かつ充分な密着
強度を確保するために、Ｃｕ上にＡｕ／Ｎｉメッキを施
している。それぞれ金属層の厚さはＮｉ層の厚さが３〜
５μｍ、Ａｕ層の厚さは０．０２〜０．０５μｍで形成
している。
ダで形成した突起電極２が充分に濡れ、かつ充分な密着
強度を確保するために、Ｃｕ上にＡｕ／Ｎｉメッキを施
している。それぞれ金属層の厚さはＮｉ層の厚さが３〜
５μｍ、Ａｕ層の厚さは０．０２〜０．０５μｍで形成
している。
【００１７】スペーサ用パッド部７は、突起電極２とス
ペーサ３との高さの設定により２種類考えられる。多く
の場合、スペーサ用パッド部７を図４（１）あるいは
（２）のように形成する。この場合は、突起電極２とス
ペーサ３との高さを同じにする。しかし、突起電極２と
スペーサ３との間隔が狭い場合や配線基板５の配線の引
き回しによってソルダーレジスト６に開口できない場合
には、図５のようにスペーサのパッド部を形成する。そ
の場合、半導体チップ１のスペーサ３高さは突起電極２
の高さよりもソルダーレジスト６の厚さ分だけ低く設定
する必要になる。
ペーサ３との高さの設定により２種類考えられる。多く
の場合、スペーサ用パッド部７を図４（１）あるいは
（２）のように形成する。この場合は、突起電極２とス
ペーサ３との高さを同じにする。しかし、突起電極２と
スペーサ３との間隔が狭い場合や配線基板５の配線の引
き回しによってソルダーレジスト６に開口できない場合
には、図５のようにスペーサのパッド部を形成する。そ
の場合、半導体チップ１のスペーサ３高さは突起電極２
の高さよりもソルダーレジスト６の厚さ分だけ低く設定
する必要になる。
【００１８】配線基板５は、上記のパッド部４とスペー
サ用パッド部７以外部分はソルダーレジスト６で覆われ
ている。
サ用パッド部７以外部分はソルダーレジスト６で覆われ
ている。
【００１９】半導体装置については上記の半導体チップ
１と、配線基板５を含め図１を用いて説明する。半導体
チップ１上の各突起電極２と配線基板５上のパッド部４
との電気的接続は突起電極２のハンダを溶融し、突起電
極２とパッド部４との接続する。その際の半導体チップ
１と配線基板５と間隔はスペーサ３の高さにより決ま
り、また、傾くことなく常に安定した実装が可能にな
る。
１と、配線基板５を含め図１を用いて説明する。半導体
チップ１上の各突起電極２と配線基板５上のパッド部４
との電気的接続は突起電極２のハンダを溶融し、突起電
極２とパッド部４との接続する。その際の半導体チップ
１と配線基板５と間隔はスペーサ３の高さにより決ま
り、また、傾くことなく常に安定した実装が可能にな
る。
【００２０】半導体チップ１と配線基板５との間には接
続部の信頼性向上および半導体チップ１および配線基板
５に形成されている回路の保護のために封止樹脂８で封
止している。封止樹脂８には熱硬化性のエポキシ系樹脂
を使用している。
続部の信頼性向上および半導体チップ１および配線基板
５に形成されている回路の保護のために封止樹脂８で封
止している。封止樹脂８には熱硬化性のエポキシ系樹脂
を使用している。
【００２１】本発明の第２の実施形態については図６〜
図８を用いて構造を説明する。図６は本発明の第２の実
施形態における半導体装置の断面図、図７は半導体チッ
プ１の電極側の平面図、図３は配線基板の半導体チップ
実装側の平面図である。
図８を用いて構造を説明する。図６は本発明の第２の実
施形態における半導体装置の断面図、図７は半導体チッ
プ１の電極側の平面図、図３は配線基板の半導体チップ
実装側の平面図である。
【００２２】半導体チップ１は図７を用いて説明する。
Ｓｉ上に電子回路を形成し、その回路の外部端子として
Ａｌなどで電極が形成されている。電極の上に配線基板
５の電極パッド６との電気的接続を行うためにＳｎとＰ
ｂとの比率が６：４の組成のハンダで突起電極１を形成
している。
Ｓｉ上に電子回路を形成し、その回路の外部端子として
Ａｌなどで電極が形成されている。電極の上に配線基板
５の電極パッド６との電気的接続を行うためにＳｎとＰ
ｂとの比率が６：４の組成のハンダで突起電極１を形成
している。
【００２３】スペーサ用パッド部１１についてはＩＣの
電極や配線と同じ材料であるＡｌや突起電極を形成する
際のバリアメタル層の最上層にあたるＣｕやＡｕなどで
形成されている。
電極や配線と同じ材料であるＡｌや突起電極を形成する
際のバリアメタル層の最上層にあたるＣｕやＡｕなどで
形成されている。
【００２４】半導体チップ１の突起電極２とスペーサ用
パッド部１１以外の部分はＳｉＮ等の無機膜か前記の無
機膜にさらにその上にポリイミド等の有機膜による保護
膜で覆われ、外部とは電気的に絶縁されている。
パッド部１１以外の部分はＳｉＮ等の無機膜か前記の無
機膜にさらにその上にポリイミド等の有機膜による保護
膜で覆われ、外部とは電気的に絶縁されている。
【００２５】配線基板５は図８を用いて説明する。配線
基板の基材にはガラスエポキシや、ＢＴレジンや、ポリ
イミドなどを用いている。配線基板５のパッド部４は半
導体チップ１に形成している突起電極２の配置に対応す
るように形成している。
基板の基材にはガラスエポキシや、ＢＴレジンや、ポリ
イミドなどを用いている。配線基板５のパッド部４は半
導体チップ１に形成している突起電極２の配置に対応す
るように形成している。
【００２６】パッド部４は、半導体チップ１の共晶ハン
ダで形成した突起電極２が充分に濡れ、かつ充分な密着
強度を確保するために、Ｃｕ上にＡｕ／Ｎｉメッキを施
している。各金属層の厚さはＮｉ層の厚さが３〜５μ
ｍ、Ａｕ層の厚さは０．０２〜０．０５μｍで形成して
いる。
ダで形成した突起電極２が充分に濡れ、かつ充分な密着
強度を確保するために、Ｃｕ上にＡｕ／Ｎｉメッキを施
している。各金属層の厚さはＮｉ層の厚さが３〜５μ
ｍ、Ａｕ層の厚さは０．０２〜０．０５μｍで形成して
いる。
【００２７】スペーサ１０は、突起電極２よりも高融点
金属である、５Ｓｎ／９５Ｐｂ高融点ハンダあるいは線
膨張係数が２０〜３０ｐｐｍ／℃の樹脂材料などを用い
ている。
金属である、５Ｓｎ／９５Ｐｂ高融点ハンダあるいは線
膨張係数が２０〜３０ｐｐｍ／℃の樹脂材料などを用い
ている。
【００２８】スペーサ１０の高さの設定については第１
の実施形態と同じで、スペーサ用パッド部１１の構造に
よって高さを突起電極２と同じあるいは突起電極２より
も低く形成する。
の実施形態と同じで、スペーサ用パッド部１１の構造に
よって高さを突起電極２と同じあるいは突起電極２より
も低く形成する。
【００２９】配線基板５は、上記のパッド部４とスペー
サ１０以外部分はソルダーレジスト６で覆われている。
サ１０以外部分はソルダーレジスト６で覆われている。
【００３０】半導体装置については上記の半導体チップ
１と、配線基板５を含め図６を用いて説明する。半導体
チップ１上の各突起電極２と配線基板５上のパッド部４
との電気的接続は突起電極２のハンダを溶融し、突起電
極２とパッド部４とを接続する。その際の半導体チップ
１と配線基板５と間隔はスペーサ１０の高さにより決ま
り、また、傾くことなく常に安定した実装が可能にな
る。
１と、配線基板５を含め図６を用いて説明する。半導体
チップ１上の各突起電極２と配線基板５上のパッド部４
との電気的接続は突起電極２のハンダを溶融し、突起電
極２とパッド部４とを接続する。その際の半導体チップ
１と配線基板５と間隔はスペーサ１０の高さにより決ま
り、また、傾くことなく常に安定した実装が可能にな
る。
【００３１】半導体チップ１と配線基板５との間には接
続部の信頼性向上および半導体チップ１および配線基板
５に形成されている回路の保護のために封止樹脂８で封
止している。封止樹脂８には熱硬化性のエポキシ系樹脂
を使用している。
続部の信頼性向上および半導体チップ１および配線基板
５に形成されている回路の保護のために封止樹脂８で封
止している。封止樹脂８には熱硬化性のエポキシ系樹脂
を使用している。
【００３２】第１実施形態に用いたスペーサの形成方法
について説明する。図９〜図１２の図面を用いて説明す
る。
について説明する。図９〜図１２の図面を用いて説明す
る。
【００３３】図９は半導体チップ１の断面図である。Ｓ
ｉ１２上に電子回路を形成し、その回路の外部端子とし
てＡｌなどで電極１３が形成されている。電極１４以外
の部分はＳｉＮ等の無機膜か前記の無機膜にさらにその
上にポリイミド等の有機膜による保護膜１４で覆われ、
外部とは電気的に絶縁されている。
ｉ１２上に電子回路を形成し、その回路の外部端子とし
てＡｌなどで電極１３が形成されている。電極１４以外
の部分はＳｉＮ等の無機膜か前記の無機膜にさらにその
上にポリイミド等の有機膜による保護膜１４で覆われ、
外部とは電気的に絶縁されている。
【００３４】半導体チップ上の全面にＡｌ、Ｃｒ、Ｃｕ
の順にあるいは蒸着あるいはスパッタリングで形成す
る。さらに、全面にレジストを形成しフォトリソグラフ
ィにより、電極１４および半導体パッドが形成されてい
ない領域に単独なスペーサ用の電極１５を形成する位置
の以外のレジストを除去し、レジストをマスクにしてス
パッタリング法によるドライエッチングして除去した
後、さらにレジストをレジスト剥離液で、除去すること
で、図１０のように電極１４およびスペーサ用電極１５
を形成する。
の順にあるいは蒸着あるいはスパッタリングで形成す
る。さらに、全面にレジストを形成しフォトリソグラフ
ィにより、電極１４および半導体パッドが形成されてい
ない領域に単独なスペーサ用の電極１５を形成する位置
の以外のレジストを除去し、レジストをマスクにしてス
パッタリング法によるドライエッチングして除去した
後、さらにレジストをレジスト剥離液で、除去すること
で、図１０のように電極１４およびスペーサ用電極１５
を形成する。
【００３５】図１１はスペーサを形成した状態を表す。
高融点金属である５Ｓｎ／９５Ｐｂ高融点ハンダのスペ
ーサを形成する場合は、レジストを全面に塗布しスペー
サ用電極１５のみ開口させ、無電解ハンダメッキによっ
て５Ｓｎ／９５Ｐｂ高融点ハンダのスペーサ１５を形成
し、レジストを剥離する。
高融点金属である５Ｓｎ／９５Ｐｂ高融点ハンダのスペ
ーサを形成する場合は、レジストを全面に塗布しスペー
サ用電極１５のみ開口させ、無電解ハンダメッキによっ
て５Ｓｎ／９５Ｐｂ高融点ハンダのスペーサ１５を形成
し、レジストを剥離する。
【００３６】樹脂のスペーサを形成する場合は、スクリ
ーン印刷法によって、スペーサ用電極１５のみ設定した
高さの熱硬化型樹脂で形成した後硬化させ、スペーサを
形成する。
ーン印刷法によって、スペーサ用電極１５のみ設定した
高さの熱硬化型樹脂で形成した後硬化させ、スペーサを
形成する。
【００３７】その後に図１２が示すように、突起電極２
を形成するためにスクリーン印刷法で共晶ハンダペース
トを供給したり、または高粘度のフラックスを電極１４
のみに塗布したのち転写法で共晶ハンダボールを供給
し、リフロー炉などで共晶ハンダが溶融する温度まで加
熱し、電極１４上に共晶ハンダの突起電極２形成する。
を形成するためにスクリーン印刷法で共晶ハンダペース
トを供給したり、または高粘度のフラックスを電極１４
のみに塗布したのち転写法で共晶ハンダボールを供給
し、リフロー炉などで共晶ハンダが溶融する温度まで加
熱し、電極１４上に共晶ハンダの突起電極２形成する。
【００３８】つぎに第２の実施形態に用いたスペーサの
形成方法についても第１の実施形態の用いた形成方法ス
ペーサを形成する。
形成方法についても第１の実施形態の用いた形成方法ス
ペーサを形成する。
【００３９】
【発明の効果】以上説明したように、配線基板上に半導
体チップを突起電極を介して接続する半導体装置におい
て、最低３箇所に他の突起電極の高さと同じあるいはそ
れよりも低いスペーサを形成し、突起電極のみ接続を行
なっている。このことによって、実装パッドと突起電極
との位置ズレが発生してもスペーサによって、突起電極
と電極バッドとが斜めに接合することがなくなる。この
ことにより、半導体装置が熱疲労寿命が安定する。
体チップを突起電極を介して接続する半導体装置におい
て、最低３箇所に他の突起電極の高さと同じあるいはそ
れよりも低いスペーサを形成し、突起電極のみ接続を行
なっている。このことによって、実装パッドと突起電極
との位置ズレが発生してもスペーサによって、突起電極
と電極バッドとが斜めに接合することがなくなる。この
ことにより、半導体装置が熱疲労寿命が安定する。
【図１】本発明の第１の実施形態における半導体装置を
示す断面図である。
示す断面図である。
【図２】本発明の第１の実施形態における半導体チップ
の平面図である
の平面図である
【図３】本発明の第１の実施形態における配線基板の平
面図である。
面図である。
【図４】本発明の第１の実施形態における配線基板のス
ペーサ用のパッド部の断面図である。
ペーサ用のパッド部の断面図である。
【図５】本発明の第１の実施形態における配線基板のス
ペーサ用のパッド部の断面図である。
ペーサ用のパッド部の断面図である。
【図６】本発明の第２の実施形態における半導体装置を
示す断面図である。
示す断面図である。
【図７】本発明の第２の実施形態における半導体チップ
の平面図である
の平面図である
【図８】本発明の第２の実施形態における配線基板の平
面図である。
面図である。
【図９】本発明の第１の実施形態のスペーサの形成方法
における半導体チップ断面図である
における半導体チップ断面図である
【図１０】本発明の第１の実施形態のスペーサの形成方
法における半導体チップにスペーサ用電極を形成した状
態を示す断面図である。
法における半導体チップにスペーサ用電極を形成した状
態を示す断面図である。
【図１１】本発明の第１の実施形態のスペーサの形成方
法における半導体チップにスペーサを形成した状態を示
す断面図である。
法における半導体チップにスペーサを形成した状態を示
す断面図である。
【図１２】本発明の第１の実施形態のスペーサの形成方
法における半導体チップに突起電極を形成した状態を示
す断面図である。
法における半導体チップに突起電極を形成した状態を示
す断面図である。
【図１３】従来技術における半導体装置を示す断面図で
ある
ある
【図１４】従来技術における半導体装置を示す断面図で
ある
ある
【図１５】従来技術における半導体装置の接続部を示す
断面図である
断面図である
１ 半導体チップ ２ 突起電極 ３ スペーサ ４ パッド部 ５ 配線基板 ６ ソルダーレジスト ７ スペーサパッド部 ８ 封止樹脂
Claims (12)
- 【請求項１】 配線基板上に半導体チップを突起電極を
介して接続する半導体装置において、最低３箇所に他の
突起電極の高さと同じあるいはそれよりも低いスペーサ
を形成し、その他の突起電極のみ電気的な接続を行うこ
とを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、ス
ペーサの材料が他の突起電極よりも高融点金属であるこ
とを特徴とした半導体装置。 - 【請求項３】 請求項１記載の半導体装置において、ス
ペーサの材料が樹脂材料であることを特徴とした半導体
装置。 - 【請求項４】 請求項１記載の半導体装置において、ス
ペーサが前記の半導体チップの内部素子形成回路領域以
外に配置することを特徴とした半導体装置 - 【請求項５】 請求項１記載の半導体装置において、前
記半導体チップを搭載する配線基板に前記の半導体チッ
プのスペーサに対応する電極を形成することを特徴とし
た半導体装置。 - 【請求項６】 配線基板上に半導体チップを突起電極を
介して接続する半導体装置において、配線基板上に最低
３箇所に半導体チップに形成している突起電極の高さと
同じあるいはそれよりも低いスペーサを形成し、前記の
半導体チップの突起電極のみ電気的な接続を行うことを
特徴とする半導体装置。 - 【請求項７】 請求項６記載の半導体装置において、配
線基板に形成するスペーサの材料が半導体チップに形成
する突起電極よりも高融点金属であることを特徴とした
半導体装置。 - 【請求項８】 請求項６記載の半導体装置において、配
線基板に形成するスペーサの材料が樹脂材料であること
を特徴とした半導体装置。 - 【請求項９】 請求項６記載の半導体装置において、配
線基板に形成するスペーサ配置が前記の半導体チップを
配線基板に搭載した際に前記の半導体チップの内部素子
形成回路領域以外に配置することを特徴とした半導体装
置。 - 【請求項１０】 請求項６記載の半導体装置において、
前記半導体チップに配線基板のスペーサに対応する電極
を形成することを特徴とした半導体装置。 - 【請求項１１】 半導体チップのパッドを形成していな
い領域に他の電極と電気的に接続していない単独な電極
を形成する工程と他の電極と電気的に接続していない単
独な電極に他の電極に形成する突起電極より高融点金属
のスペーサを形成する工程とを有することを特徴とした
スペーサ形成方法。 - 【請求項１２】 半導体チップのパッドを形成していな
い領域に他の電極と電気的に接続していない単独な電極
を形成する工程と他の電極と電気的に接続していない単
独な電極に樹脂のスペーサを形成する工程とを有するこ
とを特徴としたスペーサ形成方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10015491A JPH11214432A (ja) | 1998-01-28 | 1998-01-28 | 半導体装置およびスペーサ形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10015491A JPH11214432A (ja) | 1998-01-28 | 1998-01-28 | 半導体装置およびスペーサ形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11214432A true JPH11214432A (ja) | 1999-08-06 |
Family
ID=11890281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10015491A Pending JPH11214432A (ja) | 1998-01-28 | 1998-01-28 | 半導体装置およびスペーサ形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11214432A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6946732B2 (en) * | 2000-06-08 | 2005-09-20 | Micron Technology, Inc. | Stabilizers for flip-chip type semiconductor devices and semiconductor device components and assemblies including the same |
| US7036216B2 (en) | 2000-03-23 | 2006-05-02 | Infineon Technologies Ag | Method and apparatus for connecting at least one chip to an external wiring configuration |
| JP2009130362A (ja) * | 2007-11-20 | 2009-06-11 | Fujitsu Ltd | 薄型半導体装置 |
| US8101459B2 (en) | 2001-08-24 | 2012-01-24 | Micron Technology, Inc. | Methods for assembling semiconductor devices in stacked arrangements by positioning spacers therebetween |
| JP2012033696A (ja) * | 2010-07-30 | 2012-02-16 | Fujitsu Ltd | 回路基板ユニット、回路基板ユニットの製造方法、及び電子装置 |
| JP2013183059A (ja) * | 2012-03-02 | 2013-09-12 | New Japan Radio Co Ltd | 半導体装置の製造方法 |
-
1998
- 1998-01-28 JP JP10015491A patent/JPH11214432A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7036216B2 (en) | 2000-03-23 | 2006-05-02 | Infineon Technologies Ag | Method and apparatus for connecting at least one chip to an external wiring configuration |
| US6946732B2 (en) * | 2000-06-08 | 2005-09-20 | Micron Technology, Inc. | Stabilizers for flip-chip type semiconductor devices and semiconductor device components and assemblies including the same |
| US7041533B1 (en) | 2000-06-08 | 2006-05-09 | Micron Technology, Inc. | Stereolithographic method for fabricating stabilizers for semiconductor devices |
| US8101459B2 (en) | 2001-08-24 | 2012-01-24 | Micron Technology, Inc. | Methods for assembling semiconductor devices in stacked arrangements by positioning spacers therebetween |
| JP2009130362A (ja) * | 2007-11-20 | 2009-06-11 | Fujitsu Ltd | 薄型半導体装置 |
| JP2012033696A (ja) * | 2010-07-30 | 2012-02-16 | Fujitsu Ltd | 回路基板ユニット、回路基板ユニットの製造方法、及び電子装置 |
| JP2013183059A (ja) * | 2012-03-02 | 2013-09-12 | New Japan Radio Co Ltd | 半導体装置の製造方法 |
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