JPH11214457A - エピタキシャル膜の検査素子及びその製造方法 - Google Patents
エピタキシャル膜の検査素子及びその製造方法Info
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- JPH11214457A JPH11214457A JP10009057A JP905798A JPH11214457A JP H11214457 A JPH11214457 A JP H11214457A JP 10009057 A JP10009057 A JP 10009057A JP 905798 A JP905798 A JP 905798A JP H11214457 A JPH11214457 A JP H11214457A
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Abstract
(57)【要約】
【課題】 超高速バイポーラ素子の性能を決定するエピ
タキシャル膜の諸特性を、工程内で簡便に測定すること
ができるエピタキシャル膜の検査素子及びその製造方法
を提供する。 【解決手段】 Ｐ型半導体基板の主面に多結晶半導体膜
と耐酸化膜（１０４）をパターニングし開口されたスリ
ット部１０７Ａと、このスリット部１０７Ａに形成され
るエピタキシャル膜と、このエピタキシャル膜に接続さ
れる測定端子引き出し用パッド部１０７Ｂを具備する。
タキシャル膜の諸特性を、工程内で簡便に測定すること
ができるエピタキシャル膜の検査素子及びその製造方法
を提供する。 【解決手段】 Ｐ型半導体基板の主面に多結晶半導体膜
と耐酸化膜（１０４）をパターニングし開口されたスリ
ット部１０７Ａと、このスリット部１０７Ａに形成され
るエピタキシャル膜と、このエピタキシャル膜に接続さ
れる測定端子引き出し用パッド部１０７Ｂを具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、エピタキシャル膜
の検査素子、特に高速バイポーラトランジスタのエピタ
キシャル膜の評価を行う検査素子の構造及びその製造方
法に関するものである。
の検査素子、特に高速バイポーラトランジスタのエピタ
キシャル膜の評価を行う検査素子の構造及びその製造方
法に関するものである。
【０００２】
【従来の技術】従来より用いられているエピタキシャル
膜の測定は、そのエピタキシャル膜の膜厚、シート抵抗
を専用のウエハを用いて、ウエハ全面での測定を行って
いた。
膜の測定は、そのエピタキシャル膜の膜厚、シート抵抗
を専用のウエハを用いて、ウエハ全面での測定を行って
いた。
【０００３】
【発明が解決しようとする課題】しかしながら、高速バ
イポーラの更なる高速化、トランジスタの微細化に伴
い、ベース領域に選択エピタキシャル膜が使われるよう
になってきており、微細領域での結晶性の評価、シート
抵抗の制御は、必要不可欠な技術となってきている。
イポーラの更なる高速化、トランジスタの微細化に伴
い、ベース領域に選択エピタキシャル膜が使われるよう
になってきており、微細領域での結晶性の評価、シート
抵抗の制御は、必要不可欠な技術となってきている。
【０００４】上記した従来のモニタウエハによるモニタ
リングでは、大面積での膜厚、シート抵抗の測定を行う
ことは可能であったが、トランジスタと同サイズ（幅１
μｍ以下、厚さ０．１μｍ以下）でのエピタキシャル膜
の評価は、以下に述べる理由により不可能であった。図
１０は従来の方法による素子の製造工程断面図である。
リングでは、大面積での膜厚、シート抵抗の測定を行う
ことは可能であったが、トランジスタと同サイズ（幅１
μｍ以下、厚さ０．１μｍ以下）でのエピタキシャル膜
の評価は、以下に述べる理由により不可能であった。図
１０は従来の方法による素子の製造工程断面図である。
【０００５】（１）まず、図１０（ａ）に示すように、
第１の導電型半導体基板６０１上に酸化膜６０２を成膜
し、続いて、多結晶シリコン膜６０３、耐酸化膜６０４
を順に成膜する。 （２）次に、図１０（ｂ）に示すように、公知のホトリ
ソ・エッチング技術を用いて、耐酸化膜６０４、多結晶
シリコン膜６０３の一部を順次除去し、耐酸化膜パター
ン６０４ａ、多結晶シリコン膜パターン６０３ａを形成
する。
第１の導電型半導体基板６０１上に酸化膜６０２を成膜
し、続いて、多結晶シリコン膜６０３、耐酸化膜６０４
を順に成膜する。 （２）次に、図１０（ｂ）に示すように、公知のホトリ
ソ・エッチング技術を用いて、耐酸化膜６０４、多結晶
シリコン膜６０３の一部を順次除去し、耐酸化膜パター
ン６０４ａ、多結晶シリコン膜パターン６０３ａを形成
する。
【０００６】（３）次に、図１０（ｃ）に示すように、
全面に窒化膜（図示なし）を生成し、周知の異方性エッ
チングを行うと、前記開口部にサイドウォール６０５が
生成される。 （４）次いで、図１０（ｄ）に示すように、緩衝弗酸を
用いて酸化膜６０２の一部を除去し、酸化膜パターン６
０２ａを形成する。
全面に窒化膜（図示なし）を生成し、周知の異方性エッ
チングを行うと、前記開口部にサイドウォール６０５が
生成される。 （４）次いで、図１０（ｄ）に示すように、緩衝弗酸を
用いて酸化膜６０２の一部を除去し、酸化膜パターン６
０２ａを形成する。
【０００７】（５）次いで、図１０（ｅ）に示すよう
に、公知の選択エピタキシャル膜成長技術により、酸化
膜６０２の除去された部分にエピタキシャル膜６０６を
生成する。この時、開口された部分の基板６０１方向か
らと多結晶シリコン膜６０３から、それぞれエピタキシ
ャル膜が成長し、両者は自己整合的に接続される。しか
しながら、上記した従来の方法では、大面積と微小面積
でのエピタキシャル膜成長の差を検出することができ
ず、実デバイス上での仕上がり状態は、ウエハプロセス
終了後に破壊試験によってしか確認することはできなか
った。
に、公知の選択エピタキシャル膜成長技術により、酸化
膜６０２の除去された部分にエピタキシャル膜６０６を
生成する。この時、開口された部分の基板６０１方向か
らと多結晶シリコン膜６０３から、それぞれエピタキシ
ャル膜が成長し、両者は自己整合的に接続される。しか
しながら、上記した従来の方法では、大面積と微小面積
でのエピタキシャル膜成長の差を検出することができ
ず、実デバイス上での仕上がり状態は、ウエハプロセス
終了後に破壊試験によってしか確認することはできなか
った。
【０００８】更に、エピタキシャル膜は、その成長によ
り、自己整合的に電極引き出し用の多結晶シリコン膜と
接続されるため、トランジスタパターンでエピタキシャ
ル膜単層での諸特性の測定を行うことができなかった。
本発明は、上記問題点を除去し、超高速バイポーラ素子
等の性能を決定するエピタキシャル膜の諸特性を、工程
内で簡便に測定することができるエピタキシャル膜の検
査素子及びその製造方法を提供することを目的とする。
り、自己整合的に電極引き出し用の多結晶シリコン膜と
接続されるため、トランジスタパターンでエピタキシャ
ル膜単層での諸特性の測定を行うことができなかった。
本発明は、上記問題点を除去し、超高速バイポーラ素子
等の性能を決定するエピタキシャル膜の諸特性を、工程
内で簡便に測定することができるエピタキシャル膜の検
査素子及びその製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 〔１〕エピタキシャル膜の検査素子において、第１導電
型の半導体基板の主面に多結晶半導体膜と耐酸化膜をパ
ターニングし開口されたスリット部と、このスリット部
に形成されるエピタキシャル膜と、このエピタキシャル
膜に接続される測定端子引き出し用パッド部とを設ける
ようにしたものである。
成するために、 〔１〕エピタキシャル膜の検査素子において、第１導電
型の半導体基板の主面に多結晶半導体膜と耐酸化膜をパ
ターニングし開口されたスリット部と、このスリット部
に形成されるエピタキシャル膜と、このエピタキシャル
膜に接続される測定端子引き出し用パッド部とを設ける
ようにしたものである。
【００１０】〔２〕上記〔１〕記載のエピタキシャル膜
の検査素子において、前記スリット部に平行にスリット
状のダミーパターンを配置するようにしたものである。 〔３〕エピタキシャル膜の検査素子において、第１導電
型の半導体基板の主面に多結晶半導体膜と耐酸化膜をパ
ターニングし開口されたスリット部と、このスリット部
に形成されるエピタキシャル膜と、このエピタキシャル
膜に接続される第１の測定端子引き出し用パッド部と、
前記スリット部に接続される第２の測定端子引き出し用
パッド部とを配置するようにしたものである。
の検査素子において、前記スリット部に平行にスリット
状のダミーパターンを配置するようにしたものである。 〔３〕エピタキシャル膜の検査素子において、第１導電
型の半導体基板の主面に多結晶半導体膜と耐酸化膜をパ
ターニングし開口されたスリット部と、このスリット部
に形成されるエピタキシャル膜と、このエピタキシャル
膜に接続される第１の測定端子引き出し用パッド部と、
前記スリット部に接続される第２の測定端子引き出し用
パッド部とを配置するようにしたものである。
【００１１】〔４〕エピタキシャル膜の検査素子におい
て、第１導電型の半導体基板の主面に多結晶半導体膜と
耐酸化膜をパターニングし開口されたスリット部と、こ
のスリット部に形成されるエピタキシャル膜を複数個平
行して配置し、この複数個のエピタキシャル膜の両側に
順次直列に配置される測定端子引き出し用パッド部とを
配置するようにしたものである。
て、第１導電型の半導体基板の主面に多結晶半導体膜と
耐酸化膜をパターニングし開口されたスリット部と、こ
のスリット部に形成されるエピタキシャル膜を複数個平
行して配置し、この複数個のエピタキシャル膜の両側に
順次直列に配置される測定端子引き出し用パッド部とを
配置するようにしたものである。
【００１２】〔５〕エピタキシャル膜の検査素子におい
て、第１導電型の半導体基板の主面に多結晶半導体膜と
耐酸化膜をパターニングし開口されたスリット部と、こ
のスリット部に形成されるエピタキシャル膜上に第２導
電型の拡散層を形成し縮小されたエピタキシャル膜と、
このエピタキシャル膜に接続される測定端子引き出し用
パッド部を設けるようにしたものである。
て、第１導電型の半導体基板の主面に多結晶半導体膜と
耐酸化膜をパターニングし開口されたスリット部と、こ
のスリット部に形成されるエピタキシャル膜上に第２導
電型の拡散層を形成し縮小されたエピタキシャル膜と、
このエピタキシャル膜に接続される測定端子引き出し用
パッド部を設けるようにしたものである。
【００１３】〔６〕エピタキシャル膜の検査素子の製造
方法において、第１導電型の半導体基板の主面に酸化膜
を生成し、その一部を除去する工程と、その全面に多結
晶半導体膜と耐酸化膜を生成する工程と、前記多結晶半
導体膜と耐酸化膜の一部を除去する工程と、全面に耐酸
化膜を生成しエッチングを行うことにより、前記開口さ
れた場所の側壁にサイドウォールを形成する工程と、前
記サイドウォールに囲まれた領域に選択エピタキシャル
膜を生成する工程とを施すようにしたものである。
方法において、第１導電型の半導体基板の主面に酸化膜
を生成し、その一部を除去する工程と、その全面に多結
晶半導体膜と耐酸化膜を生成する工程と、前記多結晶半
導体膜と耐酸化膜の一部を除去する工程と、全面に耐酸
化膜を生成しエッチングを行うことにより、前記開口さ
れた場所の側壁にサイドウォールを形成する工程と、前
記サイドウォールに囲まれた領域に選択エピタキシャル
膜を生成する工程とを施すようにしたものである。
【００１４】〔７〕上記〔６〕記載のエピタキシャル膜
の検査素子の製造方法において、前記（ｃ）工程におい
て、多結晶半導体膜と耐酸化膜の一部を除去するための
パターニングを行う際、その両端に５０μｍ×５０μｍ
以上のサイズの開口からなる測定用パッドを形成するよ
うにしたものである。 〔８〕上記〔６〕記載のエピタキシャル膜の検査素子の
製造方法において、前記（ｃ）工程において、多結晶半
導体膜と耐酸化膜の一部を除去するためのパターニング
を行う際、選択エピタキシャル膜を生成する開口のパタ
ーンを測定するものと平行に配置するようにしたもので
ある。
の検査素子の製造方法において、前記（ｃ）工程におい
て、多結晶半導体膜と耐酸化膜の一部を除去するための
パターニングを行う際、その両端に５０μｍ×５０μｍ
以上のサイズの開口からなる測定用パッドを形成するよ
うにしたものである。 〔８〕上記〔６〕記載のエピタキシャル膜の検査素子の
製造方法において、前記（ｃ）工程において、多結晶半
導体膜と耐酸化膜の一部を除去するためのパターニング
を行う際、選択エピタキシャル膜を生成する開口のパタ
ーンを測定するものと平行に配置するようにしたもので
ある。
【００１５】
〔９〕請求項〔６〕記載の半導体素子の製
造方法において、前記（ｅ）工程に続いて、その主面に
多結晶半導体膜を生成し、第２導電型の不純物を導入す
る工程と、前記第２導電型多結晶半導体膜の一部を除去
する工程と、第２導電型の埋め込み層を形成するように
したものである。
造方法において、前記（ｅ）工程に続いて、その主面に
多結晶半導体膜を生成し、第２導電型の不純物を導入す
る工程と、前記第２導電型多結晶半導体膜の一部を除去
する工程と、第２導電型の埋め込み層を形成するように
したものである。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態につい
て詳細に説明する。図１は本発明の第１実施例を示すエ
ピタキシャル膜の検査素子の平面模式図、図２は図１の
Ａ−Ａ線断面図、図３は図１のＢ−Ｂ線断面図、図４は
本発明の第１実施例を示すエピタキシャル膜の検査素子
の製造工程断面図である。
て詳細に説明する。図１は本発明の第１実施例を示すエ
ピタキシャル膜の検査素子の平面模式図、図２は図１の
Ａ−Ａ線断面図、図３は図１のＢ−Ｂ線断面図、図４は
本発明の第１実施例を示すエピタキシャル膜の検査素子
の製造工程断面図である。
【００１７】これらの図を用いて本発明の第１実施例に
ついて説明する。１０１はＰ型半導体基板、１０２は酸
化膜、１０２ａは酸化膜パターン、１０３は多結晶シリ
コン膜、１０３ａは多結晶シリコン膜パターン、１０４
は窒化膜、１０４ａは窒化膜パターン、１０５は開口
部、１０６はサイドウォール、１０７はエピタキシャル
膜（パターン）であり、１０７Ａはそのエピタキシャル
膜の細いスリット部、１０７Ｂは測定端子引き出し用パ
ッド部である。
ついて説明する。１０１はＰ型半導体基板、１０２は酸
化膜、１０２ａは酸化膜パターン、１０３は多結晶シリ
コン膜、１０３ａは多結晶シリコン膜パターン、１０４
は窒化膜、１０４ａは窒化膜パターン、１０５は開口
部、１０６はサイドウォール、１０７はエピタキシャル
膜（パターン）であり、１０７Ａはそのエピタキシャル
膜の細いスリット部、１０７Ｂは測定端子引き出し用パ
ッド部である。
【００１８】以下、そのエピタキシャル膜の検査素子の
製造方法について説明する。 （１）まず、図４（ａ）に示すように、Ｐ型半導体基板
１０１上に酸化膜１０２を生成する。つまり、素子分離
工程が終了した基板の状態となる。 （２）次いで、図４（ｂ）に示すように、周知のホトリ
ソ・エッチング技術を用いて、酸化膜１０２の一部を選
択的に除去し、酸化膜パターン１０２ａを形成する。続
いて、全面に多結晶シリコン膜１０３を堆積し、更に、
シリコン窒化膜１０４を生成する。
製造方法について説明する。 （１）まず、図４（ａ）に示すように、Ｐ型半導体基板
１０１上に酸化膜１０２を生成する。つまり、素子分離
工程が終了した基板の状態となる。 （２）次いで、図４（ｂ）に示すように、周知のホトリ
ソ・エッチング技術を用いて、酸化膜１０２の一部を選
択的に除去し、酸化膜パターン１０２ａを形成する。続
いて、全面に多結晶シリコン膜１０３を堆積し、更に、
シリコン窒化膜１０４を生成する。
【００１９】（３）次いで、図４（ｃ）に示すように、
レジストＲを塗布して、エッチングを行い、シリコン窒
化膜１０４と多結晶シリコン膜１０３のパターニングす
るためのレジストマスクを形成する。その後、シリコン
窒化膜１０４、多結晶シリコン膜１０３を連続的にエッ
チングし、シリコン窒化膜パターン１０４ａ、多結晶シ
リコン膜パターン１０３ａを形成する。
レジストＲを塗布して、エッチングを行い、シリコン窒
化膜１０４と多結晶シリコン膜１０３のパターニングす
るためのレジストマスクを形成する。その後、シリコン
窒化膜１０４、多結晶シリコン膜１０３を連続的にエッ
チングし、シリコン窒化膜パターン１０４ａ、多結晶シ
リコン膜パターン１０３ａを形成する。
【００２０】この時、シリコン窒化膜パターン１０４
ａ、多結晶シリコン膜パターン１０３ａの両端には５０
×５０μｍ以上のサイズの開口部、すなわち、測定用パ
ッド領域が形成される。 （４）続いて、レジストマスクを除去し、図４（ｄ）に
示すように、シリコン窒化膜（図示なし）を堆積し、異
方性エッチングを行うと、開口部１０５には、サイドウ
ォール１０６が生成される。
ａ、多結晶シリコン膜パターン１０３ａの両端には５０
×５０μｍ以上のサイズの開口部、すなわち、測定用パ
ッド領域が形成される。 （４）続いて、レジストマスクを除去し、図４（ｄ）に
示すように、シリコン窒化膜（図示なし）を堆積し、異
方性エッチングを行うと、開口部１０５には、サイドウ
ォール１０６が生成される。
【００２１】（５）続いて、図４（ｅ）に示すように、
サイドウォール１０６に囲まれた開口部１０５に、公知
の選択エッチング技術を用いて、エピタキシャル膜パタ
ーン（図１に示すように、細いスリット部へのエピタキ
シャル膜１０７Ａと、測定端子引き出し用パッド部への
エピタキシャル膜１０７Ｂ）１０７を生成する。このよ
うに、第１実施例によれば、同一ウエハのＴＥＧ（テス
ト・エレメント・グループ）として、実デバイス（実集
積回路）と同じスリット部へエピタキシャル膜１０７を
生成することができる。
サイドウォール１０６に囲まれた開口部１０５に、公知
の選択エッチング技術を用いて、エピタキシャル膜パタ
ーン（図１に示すように、細いスリット部へのエピタキ
シャル膜１０７Ａと、測定端子引き出し用パッド部への
エピタキシャル膜１０７Ｂ）１０７を生成する。このよ
うに、第１実施例によれば、同一ウエハのＴＥＧ（テス
ト・エレメント・グループ）として、実デバイス（実集
積回路）と同じスリット部へエピタキシャル膜１０７を
生成することができる。
【００２２】このように形成された測定端子引き出し用
パッド部１０７Ｂ，１０７Ｂ間に電流を流して、その測
定端子引き出し用パッド部１０７Ｂ間の電位差を測定す
ることにより、エピタキシャル膜の抵抗値を求めること
ができる。この抵抗値に基づいて膜厚を求めることがで
きる。このように、工程終了後すぐに、そのエピタキシ
ャル膜の膜厚を、簡便に電気的に測定することができ
る。
パッド部１０７Ｂ，１０７Ｂ間に電流を流して、その測
定端子引き出し用パッド部１０７Ｂ間の電位差を測定す
ることにより、エピタキシャル膜の抵抗値を求めること
ができる。この抵抗値に基づいて膜厚を求めることがで
きる。このように、工程終了後すぐに、そのエピタキシ
ャル膜の膜厚を、簡便に電気的に測定することができ
る。
【００２３】例えば、開口部１０５の幅を０．５μｍ、
長さを１０μｍ、測定用パッドの面積を１辺９０μｍと
して測定を行った場合、エピタキシャル膜厚を５００Å
とした場合、その抵抗値は５Ω程度となる。エピタキシ
ャル膜厚が±１０％でばらついた時、その抵抗値も１０
％の変動で検出することができる。このように、第１実
施例では、実デバイス上のエピタキシャル膜のインライ
ン測定と、単体評価、所定面積での測定を行うことがで
きる。
長さを１０μｍ、測定用パッドの面積を１辺９０μｍと
して測定を行った場合、エピタキシャル膜厚を５００Å
とした場合、その抵抗値は５Ω程度となる。エピタキシ
ャル膜厚が±１０％でばらついた時、その抵抗値も１０
％の変動で検出することができる。このように、第１実
施例では、実デバイス上のエピタキシャル膜のインライ
ン測定と、単体評価、所定面積での測定を行うことがで
きる。
【００２４】次に、本発明の第２実施例について説明す
る。図５は本発明の第２実施例を示すエピタキシャル膜
の検査素子の平面模式図である。この図において、２０
２ａは酸化膜パターン、２０４ａは窒化膜パターン、２
０７はエピタキシャル膜であり、２０７Ａはそのエピタ
キシャル膜の細いスリット部、２０７Ｂはその細いスリ
ット部２０７Ａに接続される測定端子引き出し用パッド
部である。
る。図５は本発明の第２実施例を示すエピタキシャル膜
の検査素子の平面模式図である。この図において、２０
２ａは酸化膜パターン、２０４ａは窒化膜パターン、２
０７はエピタキシャル膜であり、２０７Ａはそのエピタ
キシャル膜の細いスリット部、２０７Ｂはその細いスリ
ット部２０７Ａに接続される測定端子引き出し用パッド
部である。
【００２５】この実施例では、エピタキシャル膜の細い
スリット部２０７Ａに平行に、スリット状のダミーパタ
ーン２０７Ｃを配置する。この図に示すように、第１実
施例の工程（３）、つまり、周知のホトリソ・エッチン
グ技術を用いて、パターニングを行う時、細いスリット
部２０７Ａの周辺に、この細いスリット部２０７Ａと同
じスリット幅の開口を持つダミーパターン２０７Ｃを複
数個平行に形成する。
スリット部２０７Ａに平行に、スリット状のダミーパタ
ーン２０７Ｃを配置する。この図に示すように、第１実
施例の工程（３）、つまり、周知のホトリソ・エッチン
グ技術を用いて、パターニングを行う時、細いスリット
部２０７Ａの周辺に、この細いスリット部２０７Ａと同
じスリット幅の開口を持つダミーパターン２０７Ｃを複
数個平行に形成する。
【００２６】このように、第２実施例によれば、トラン
ジスタの密集パターン、もしくは近接パターンでのエピ
タキシャル膜厚を測定することができる。すなわち、実
デバイス上でのエピタキシャル膜のインライン測定と、
アレイ等密集部での膜厚評価を行うことができる。次
に、本発明の第３実施例について説明する。
ジスタの密集パターン、もしくは近接パターンでのエピ
タキシャル膜厚を測定することができる。すなわち、実
デバイス上でのエピタキシャル膜のインライン測定と、
アレイ等密集部での膜厚評価を行うことができる。次
に、本発明の第３実施例について説明する。
【００２７】図６は本発明の第３実施例を示すエピタキ
シャル膜の検査素子の平面模式図である。この図におい
て、３０２ａは酸化膜パターン、３０４ａは窒化膜パタ
ーン、３０７はエピタキシャル膜であり、３０７Ａはエ
ピタキシャル膜のスリット部、３０７Ｂはそのスリット
部３０７Ａに接続される測定端子引き出し用パッド部、
３０７Ｃはスリット部３０７Ａのａ点に接続されるスリ
ット部、３０７Ｄはスリット部３０７Ｃに接続される測
定端子引き出し用パッド部、３０７Ｅはスリット部３０
７Ａのｂ点に接続されるスリット部、３０７Ｆはスリッ
ト部３０７Ｅに接続される測定端子引き出し用パッド部
である。
シャル膜の検査素子の平面模式図である。この図におい
て、３０２ａは酸化膜パターン、３０４ａは窒化膜パタ
ーン、３０７はエピタキシャル膜であり、３０７Ａはエ
ピタキシャル膜のスリット部、３０７Ｂはそのスリット
部３０７Ａに接続される測定端子引き出し用パッド部、
３０７Ｃはスリット部３０７Ａのａ点に接続されるスリ
ット部、３０７Ｄはスリット部３０７Ｃに接続される測
定端子引き出し用パッド部、３０７Ｅはスリット部３０
７Ａのｂ点に接続されるスリット部、３０７Ｆはスリッ
ト部３０７Ｅに接続される測定端子引き出し用パッド部
である。
【００２８】この実施例では、第１実施例の工程（３）
において、窒化膜３０４のパターニングを行う工程で、
図６に示す形状の開口を設けて、以降、そこにエピタキ
シャル膜を形成する。このように、パターニングされた
エピタキシャル膜のパターン形状を得て、例えば、測定
端子引き出し用パッド部３０７Ｂ（左側）−スリット形
状のエピタキシャル膜３０７Ａ−測定端子引き出し用パ
ッド部３０７Ｂ（右側）へと電流を流し、測定端子引き
出し用パッド部３０７Ｄと３０７Ｆ間の電位差を測定す
ると、スリット形状のエピタキシャル膜３０７Ａのａ点
−ｂ点間の抵抗を正確に測定することができる。
において、窒化膜３０４のパターニングを行う工程で、
図６に示す形状の開口を設けて、以降、そこにエピタキ
シャル膜を形成する。このように、パターニングされた
エピタキシャル膜のパターン形状を得て、例えば、測定
端子引き出し用パッド部３０７Ｂ（左側）−スリット形
状のエピタキシャル膜３０７Ａ−測定端子引き出し用パ
ッド部３０７Ｂ（右側）へと電流を流し、測定端子引き
出し用パッド部３０７Ｄと３０７Ｆ間の電位差を測定す
ると、スリット形状のエピタキシャル膜３０７Ａのａ点
−ｂ点間の抵抗を正確に測定することができる。
【００２９】このように第３実施例によれば、ケンビン
測定方法を取り入れることにより、第１実施例に比べ、
非常に精度の良いエピタキシャル膜の測定結果を得るこ
とができる。すなわち、この実施例では、実デバイス上
でのエピタキシャル膜のインライン測定と、単体評価
と、高精度のケンビン測定を行うことができる。
測定方法を取り入れることにより、第１実施例に比べ、
非常に精度の良いエピタキシャル膜の測定結果を得るこ
とができる。すなわち、この実施例では、実デバイス上
でのエピタキシャル膜のインライン測定と、単体評価
と、高精度のケンビン測定を行うことができる。
【００３０】次に、本発明の第４実施例について説明す
る。図７は本発明の第４実施例を示すエピタキシャル膜
の検査素子の平面模式図である。この図において、４０
２ａは酸化膜パターン、４０４ａは窒化膜パターン、４
０７はエピタキシャル膜パターンである。
る。図７は本発明の第４実施例を示すエピタキシャル膜
の検査素子の平面模式図である。この図において、４０
２ａは酸化膜パターン、４０４ａは窒化膜パターン、４
０７はエピタキシャル膜パターンである。
【００３１】この実施例では、第１実施例の工程（３）
において、窒化膜の４０４ａのパターニングを、図７に
示すように形成する。そこで、図７中のパッド（ａ）−
パッド（ｄ）に定電流を流し、パッド（ｂ）−パッド
（ｃ）間の電位差を測定することで、第２番目のライン
（２）の膜厚を測定することができる。また、パッド
（ｂ）−パッド（ｅ）に定電流を流し、パッド（ｃ）−
パッド（ｄ）間の電位差を測定すると、第３番目のライ
ン（３）の膜厚を、同様に、パッド（ｃ）−パッド
（ｆ）に定電流を流し、パッド（ｄ）−パッド（ｅ）間
の電位差を測定することにより、第４番目のライン
（４）の膜厚を測定することができる。
において、窒化膜の４０４ａのパターニングを、図７に
示すように形成する。そこで、図７中のパッド（ａ）−
パッド（ｄ）に定電流を流し、パッド（ｂ）−パッド
（ｃ）間の電位差を測定することで、第２番目のライン
（２）の膜厚を測定することができる。また、パッド
（ｂ）−パッド（ｅ）に定電流を流し、パッド（ｃ）−
パッド（ｄ）間の電位差を測定すると、第３番目のライ
ン（３）の膜厚を、同様に、パッド（ｃ）−パッド
（ｆ）に定電流を流し、パッド（ｄ）−パッド（ｅ）間
の電位差を測定することにより、第４番目のライン
（４）の膜厚を測定することができる。
【００３２】つまり、通常では１つのラインの膜厚を測
定するのに、２パッド、５つのラインの膜厚を測定する
のに１０パッド必要であったが、このレイアウトによれ
ば、測定のためのパッド数を低減することができる。こ
のように第４実施例によれば、ケンビン測定方法を取り
入れることにより、パターンの密接した状態でのエピタ
キシャル膜の膜厚を精度良く測定することができる。
定するのに、２パッド、５つのラインの膜厚を測定する
のに１０パッド必要であったが、このレイアウトによれ
ば、測定のためのパッド数を低減することができる。こ
のように第４実施例によれば、ケンビン測定方法を取り
入れることにより、パターンの密接した状態でのエピタ
キシャル膜の膜厚を精度良く測定することができる。
【００３３】すなわち、この実施例では、実デバイス上
でのエピタキシャル膜のインライン測定と、アレイ等密
集部での膜厚評価と、高精度のケンビン測定を行うこと
ができる。次に、本発明の第５実施例について説明す
る。図８は本発明の第５実施例を示すエピタキシャル膜
の検査素子の平面模式図、図９は本発明の第５実施例を
示すエピタキシャル膜の検査素子の断面図である。
でのエピタキシャル膜のインライン測定と、アレイ等密
集部での膜厚評価と、高精度のケンビン測定を行うこと
ができる。次に、本発明の第５実施例について説明す
る。図８は本発明の第５実施例を示すエピタキシャル膜
の検査素子の平面模式図、図９は本発明の第５実施例を
示すエピタキシャル膜の検査素子の断面図である。
【００３４】これらの図において、５０１はＰ型半導体
基板、５０２ａは酸化膜パターン、５０３ａは多結晶シ
リコン膜パターン、５０４ａは窒化膜パターン、５０７
はエピタキシャル膜パターンであり、５０７Ａはそのエ
ピタキシャル膜の細いスリット部、５０７Ｂは測定端子
引き出し用パッド部、５０８は多結晶シリコン膜、５０
８ａは多結晶シリコンパターンである。
基板、５０２ａは酸化膜パターン、５０３ａは多結晶シ
リコン膜パターン、５０４ａは窒化膜パターン、５０７
はエピタキシャル膜パターンであり、５０７Ａはそのエ
ピタキシャル膜の細いスリット部、５０７Ｂは測定端子
引き出し用パッド部、５０８は多結晶シリコン膜、５０
８ａは多結晶シリコンパターンである。
【００３５】図９（ａ）は第１実施例の工程（ｅ）に続
いて、多結晶シリコン膜５０８を生成したところであ
る。次に、図９（ｂ）に示すように、全面にＡｓのイオ
ン注入を行い、周知のホトリソ・エッチング技術を用い
て、多結晶シリコン膜５０８を部分的に除去し、多結晶
シリコン膜パターン５０８ａを形成する。続いて、例え
ば、９００℃、３０分の熱処理を行うと、Ｎ型拡散層５
０９が生成される。
いて、多結晶シリコン膜５０８を生成したところであ
る。次に、図９（ｂ）に示すように、全面にＡｓのイオ
ン注入を行い、周知のホトリソ・エッチング技術を用い
て、多結晶シリコン膜５０８を部分的に除去し、多結晶
シリコン膜パターン５０８ａを形成する。続いて、例え
ば、９００℃、３０分の熱処理を行うと、Ｎ型拡散層５
０９が生成される。
【００３６】このように第５実施例によれば、Ｎ型拡散
層５０９により、スリット形状の縮小されたエピタキシ
ャル膜領域５０７の抵抗を測定することにより、実デバ
イスでのベース領域の膜厚を知ることができる。すなわ
ち、この実施例では、実デバイス上でのエピタキシャル
膜のインライン測定と、所定面積での測定、ピンチ抵抗
の測定を行うことができる。
層５０９により、スリット形状の縮小されたエピタキシ
ャル膜領域５０７の抵抗を測定することにより、実デバ
イスでのベース領域の膜厚を知ることができる。すなわ
ち、この実施例では、実デバイス上でのエピタキシャル
膜のインライン測定と、所定面積での測定、ピンチ抵抗
の測定を行うことができる。
【００３７】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
【００３８】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、次のような効果を奏することができる。 （Ａ）請求項１、６又は７記載の発明によれば、工程終
了後すぐに、そのエピタキシャル膜の特性、例えば、膜
厚を簡便に電気的に測定することができる。
よれば、次のような効果を奏することができる。 （Ａ）請求項１、６又は７記載の発明によれば、工程終
了後すぐに、そのエピタキシャル膜の特性、例えば、膜
厚を簡便に電気的に測定することができる。
【００３９】（Ｂ）請求項２又は８記載の発明によれ
ば、トランジスタの密集パターン、もしくは近接パター
ンでのエピタキシャル膜厚を測定することができる。 （Ｃ）請求項３又は４記載の発明によれば、ケンビン測
定方法を取り入れることにより、第１実施例に比べ、非
常に精度の良いエピタキシャル膜の測定結果を得ること
ができる。
ば、トランジスタの密集パターン、もしくは近接パター
ンでのエピタキシャル膜厚を測定することができる。 （Ｃ）請求項３又は４記載の発明によれば、ケンビン測
定方法を取り入れることにより、第１実施例に比べ、非
常に精度の良いエピタキシャル膜の測定結果を得ること
ができる。
【００４０】（Ｄ）請求項５又は９記載の発明によれ
ば、Ｎ型拡散層により、スリット形状の縮小されたエピ
タキシャル膜領域の抵抗を測定することができ、実デバ
イス（実集積回路）でのベース領域の膜厚を知ることが
できる。
ば、Ｎ型拡散層により、スリット形状の縮小されたエピ
タキシャル膜領域の抵抗を測定することができ、実デバ
イス（実集積回路）でのベース領域の膜厚を知ることが
できる。
【図１】本発明の第１実施例を示すエピタキシャル膜の
検査素子の平面模式図である。
検査素子の平面模式図である。
【図２】図１のＡ−Ａ線断面図である。
【図３】図１のＢ−Ｂ線断面図である。
【図４】本発明の第１実施例を示すエピタキシャル膜の
検査素子の製造工程断面図である。
検査素子の製造工程断面図である。
【図５】本発明の第２実施例を示すエピタキシャル膜の
検査素子の平面模式図である。
検査素子の平面模式図である。
【図６】本発明の第３実施例を示すエピタキシャル膜の
検査素子の平面模式図である。
検査素子の平面模式図である。
【図７】本発明の第４実施例を示すエピタキシャル膜の
検査素子の平面模式図である。
検査素子の平面模式図である。
【図８】本発明の第５実施例を示すエピタキシャル膜の
検査素子の平面模式図である。
検査素子の平面模式図である。
【図９】本発明の第５実施例を示すエピタキシャル膜の
検査素子の断面図である。
検査素子の断面図である。
【図１０】従来の方法による素子の製造工程断面図であ
る。
る。
１０１，５０１ Ｐ型半導体基板 １０２ 酸化膜 １０２ａ，２０２ａ，３０２ａ，４０２ａ，５０２ａ
酸化膜パターン １０３，５０８ 多結晶シリコン膜 １０３ａ，５０３ａ，５０８ａ 多結晶シリコン膜パ
ターン １０４，２０７ 窒化膜 １０４ａ，２０４ａ，３０４ａ，４０４ａ，５０４ａ
窒化膜パターン １０５ 開口部 １０６ サイドウォール １０７，２０７，３０７，４０７，５０７ エピタキ
シャル膜（パターン） １０７Ａ，２０７Ａ，３０７Ａ，３０７Ｃ，３０７Ｅ，
５０７Ａ 細いスリット部 １０７Ｂ，２０７Ｂ，３０７Ｂ，３０７Ｄ，３０７Ｆ，
５０７Ｂ 測定端子引き出し用パッド部 ２０７Ｃ ダミーパターン（開口） ５０９ Ｎ型拡散層
酸化膜パターン １０３，５０８ 多結晶シリコン膜 １０３ａ，５０３ａ，５０８ａ 多結晶シリコン膜パ
ターン １０４，２０７ 窒化膜 １０４ａ，２０４ａ，３０４ａ，４０４ａ，５０４ａ
窒化膜パターン １０５ 開口部 １０６ サイドウォール １０７，２０７，３０７，４０７，５０７ エピタキ
シャル膜（パターン） １０７Ａ，２０７Ａ，３０７Ａ，３０７Ｃ，３０７Ｅ，
５０７Ａ 細いスリット部 １０７Ｂ，２０７Ｂ，３０７Ｂ，３０７Ｄ，３０７Ｆ，
５０７Ｂ 測定端子引き出し用パッド部 ２０７Ｃ ダミーパターン（開口） ５０９ Ｎ型拡散層
Claims (9)
- 【請求項１】 第１導電型の半導体基板の主面に多結晶
半導体膜と耐酸化膜をパターニングし開口されたスリッ
ト部と、該スリット部に形成されるエピタキシャル膜
と、該エピタキシャル膜に接続される測定端子引き出し
用パッド部とを具備することを特徴とするエピタキシャ
ル膜の検査素子。 - 【請求項２】 請求項１記載のエピタキシャル膜の検査
素子において、前記スリット部に平行にスリット状のダ
ミーパターンを配置することを特徴とするエピタキシャ
ル膜の検査素子。 - 【請求項３】 第１導電型の半導体基板の主面に多結晶
半導体膜と耐酸化膜をパターニングし開口されたスリッ
ト部と、該スリット部に形成されるエピタキシャル膜
と、該エピタキシャル膜に接続される第１の測定端子引
き出し用パッド部と、前記スリット部に接続される第２
の測定端子引き出し用パッド部とを配置することを特徴
とするエピタキシャル膜の検査素子。 - 【請求項４】 第１導電型の半導体基板の主面に多結晶
半導体膜と耐酸化膜をパターニングし開口されたスリッ
ト部と、該スリット部に形成されるエピタキシャル膜を
複数個平行して配置し、該複数個のエピタキシャル膜の
両側に順次直列に配置される測定端子引き出し用パッド
部とを配置することを特徴とするエピタキシャル膜の検
査素子。 - 【請求項５】 第１導電型の半導体基板の主面に多結晶
半導体膜と耐酸化膜をパターニングし開口されたスリッ
ト部と、該スリット部に形成されるエピタキシャル膜上
に第２導電型の拡散層を形成し縮小されたエピタキシャ
ル膜と、該エピタキシャル膜に接続される測定端子引き
出し用パッド部を具備することを特徴とするエピタキシ
ャル膜の検査素子。 - 【請求項６】（ａ）第１導電型の半導体基板の主面に酸
化膜を生成し、その一部を除去する工程と、（ｂ）その
全面に多結晶半導体膜と耐酸化膜を生成する工程と、
（ｃ）前記多結晶半導体膜と耐酸化膜の一部を除去する
工程と、（ｄ）全面に耐酸化膜を生成しエッチングを行
うことにより、前記開口された場所の側壁にサイドウォ
ールを形成する工程と、（ｅ）前記サイドウォールに囲
まれた領域に選択エピタキシャル膜を生成する工程とを
施すことを特徴とするエピタキシャル膜の検査素子の製
造方法。 - 【請求項７】 請求項６記載のエピタキシャル膜の検査
素子の製造方法において、前記（ｃ）工程において、多
結晶半導体膜と耐酸化膜の一部を除去するためのパター
ニングを行う際、その両端に５０μｍ×５０μｍ以上の
サイズの開口からなる測定用パッドを形成することを特
徴とするエピタキシャル膜の検査素子の製造方法。 - 【請求項８】 請求項６記載のエピタキシャル膜の検査
素子の製造方法において、前記（ｃ）工程において、多
結晶半導体膜と耐酸化膜の一部を除去するためのパター
ニングを行う際、選択エピタキシャル膜を生成する開口
のパターンを測定するものと平行に配置することを特徴
とするエピタキシャル膜の検査素子の製造方法。 - 【請求項９】 請求項６記載のエピタキシャル膜の検査
素子の製造方法において、（ａ）前記（ｅ）工程に続い
て、その主面に多結晶半導体膜を生成し、第２導電型の
不純物を導入する工程と、（ｂ）前記第２導電型多結晶
半導体膜の一部を除去する工程と、（ｃ）第２導電型の
埋め込み層を形成することを特徴とするエピタキシャル
膜の検査素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00905798A JP3749008B2 (ja) | 1998-01-20 | 1998-01-20 | エピタキシャル膜の検査素子及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00905798A JP3749008B2 (ja) | 1998-01-20 | 1998-01-20 | エピタキシャル膜の検査素子及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11214457A true JPH11214457A (ja) | 1999-08-06 |
| JP3749008B2 JP3749008B2 (ja) | 2006-02-22 |
Family
ID=11710006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00905798A Expired - Fee Related JP3749008B2 (ja) | 1998-01-20 | 1998-01-20 | エピタキシャル膜の検査素子及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3749008B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010103792A1 (ja) * | 2009-03-11 | 2010-09-16 | 住友化学株式会社 | 半導体基板、半導体基板の製造方法、電子デバイス、および電子デバイスの製造方法 |
-
1998
- 1998-01-20 JP JP00905798A patent/JP3749008B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010103792A1 (ja) * | 2009-03-11 | 2010-09-16 | 住友化学株式会社 | 半導体基板、半導体基板の製造方法、電子デバイス、および電子デバイスの製造方法 |
| JP2010239130A (ja) * | 2009-03-11 | 2010-10-21 | Sumitomo Chemical Co Ltd | 半導体基板、半導体基板の製造方法、電子デバイス、および電子デバイスの製造方法 |
| US8823141B2 (en) | 2009-03-11 | 2014-09-02 | Sumitomo Chemical Company, Limited | Semiconductor wafer, method of producing semiconductor wafer, electronic device, and method of producing electronic device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3749008B2 (ja) | 2006-02-22 |
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