JPH11214539A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH11214539A JPH11214539A JP10009865A JP986598A JPH11214539A JP H11214539 A JPH11214539 A JP H11214539A JP 10009865 A JP10009865 A JP 10009865A JP 986598 A JP986598 A JP 986598A JP H11214539 A JPH11214539 A JP H11214539A
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- semiconductor device
- silicon
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Landscapes
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- Non-Volatile Memory (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】ＥＥＰＲＯＭ,ＦＬＡＳＨ等半導体不揮発性メ
モリにおいてＭＯＳ構造のゲート絶縁膜を介してゲート
絶縁膜上フローティングゲートへの電子の注入並びにフ
ローティングゲートからの電子引き抜きを行うことによ
り記憶メモリとしての機能を実現させているが、ゲート
絶縁膜が通過電荷量が１５Ｃ／ｃｍ2程度で破壊されて
しまい、不揮発性メモリの書き換え回数が制限されてし
まうという問題を解決する半導体装置とその製造方法を
提供すること。 【解決手段】本発明の半導体装置並びにその製造方法
は、シリコン半導体基板のゲート絶縁膜と該ゲート絶縁
膜上の１０ｎｍ以下のシリコン膜、シリコン酸化膜、１
０００オングストローム程度のシリコン膜で構成された
ゲートからなるＭＯＳ構造を有することを特徴とする。
モリにおいてＭＯＳ構造のゲート絶縁膜を介してゲート
絶縁膜上フローティングゲートへの電子の注入並びにフ
ローティングゲートからの電子引き抜きを行うことによ
り記憶メモリとしての機能を実現させているが、ゲート
絶縁膜が通過電荷量が１５Ｃ／ｃｍ2程度で破壊されて
しまい、不揮発性メモリの書き換え回数が制限されてし
まうという問題を解決する半導体装置とその製造方法を
提供すること。 【解決手段】本発明の半導体装置並びにその製造方法
は、シリコン半導体基板のゲート絶縁膜と該ゲート絶縁
膜上の１０ｎｍ以下のシリコン膜、シリコン酸化膜、１
０００オングストローム程度のシリコン膜で構成された
ゲートからなるＭＯＳ構造を有することを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置、並び
に、その製造方法に関する。
に、その製造方法に関する。
【０００２】
【従来の技術】ＭＯＳ構造を有する半導体装置におい
て、シリコン基板上に熱酸化によりゲート酸化膜を成長
させ、６００℃以上の雰囲気においてポリシリコン層を
１０００オングストローム程度ＣＶＤ（Ｃｈｅｍｉｃａ
ｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により堆積さ
せ、ＭＯＳ構造を形成している。
て、シリコン基板上に熱酸化によりゲート酸化膜を成長
させ、６００℃以上の雰囲気においてポリシリコン層を
１０００オングストローム程度ＣＶＤ（Ｃｈｅｍｉｃａ
ｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により堆積さ
せ、ＭＯＳ構造を形成している。
【０００３】
【発明が解決しようとする課題】ＥＥＰＲＯＭ,ＦＬＡ
ＳＨ等半導体不揮発性メモリにおいて、ＭＯＳ構造のゲ
ート絶縁膜を介してゲート絶縁膜上フローティングゲー
トへの電子の注入並びにフローティングゲートからの電
子引き抜きを行うことにより記憶メモリとしての機能を
実現させているが、ゲート絶縁膜が通過電荷量が１５Ｃ
／ｃｍ2程度で破壊されてしまい、不揮発性メモリの書
き換え回数が制限されてしまうという問題があった。
ＳＨ等半導体不揮発性メモリにおいて、ＭＯＳ構造のゲ
ート絶縁膜を介してゲート絶縁膜上フローティングゲー
トへの電子の注入並びにフローティングゲートからの電
子引き抜きを行うことにより記憶メモリとしての機能を
実現させているが、ゲート絶縁膜が通過電荷量が１５Ｃ
／ｃｍ2程度で破壊されてしまい、不揮発性メモリの書
き換え回数が制限されてしまうという問題があった。
【０００４】
【課題を解決するための手段】上記課題を解決するため
に、本発明の半導体装置は、ＭＯＳ構造を用いた半導体
装置のゲート部を構成する結晶粒子径が微細で均一であ
ることを特徴とする。
に、本発明の半導体装置は、ＭＯＳ構造を用いた半導体
装置のゲート部を構成する結晶粒子径が微細で均一であ
ることを特徴とする。
【０００５】また本発明の半導体装置は、特にゲート部
のポリシリコン層を２回以上に分けて形成し、シリコン
基板、ゲート絶縁膜、シリコン層、シリコン酸化膜、シ
リコン層という構造を有することを特徴とする。
のポリシリコン層を２回以上に分けて形成し、シリコン
基板、ゲート絶縁膜、シリコン層、シリコン酸化膜、シ
リコン層という構造を有することを特徴とする。
【０００６】また、本発明の半導体装置は、特にゲート
絶縁膜上のシリコン層が１０ｎｍ以下であり、シリコン
基板、ゲート絶縁膜、１０ｎｍ以下のシリコン層、シリ
コン酸化膜、シリコン層という構造を有することを特徴
とする。
絶縁膜上のシリコン層が１０ｎｍ以下であり、シリコン
基板、ゲート絶縁膜、１０ｎｍ以下のシリコン層、シリ
コン酸化膜、シリコン層という構造を有することを特徴
とする。
【０００７】また上記課題を解決するために、本発明の
半導体装置の製造方法は、特にゲート絶縁膜上にアモル
ファスシリコン層を５８０℃以下の雰囲気でＣＶＤによ
り１０ｎｍ以下の厚さ堆積させ、大気に暴露した後、再
度、アモルファスシリコン層を５８０℃以下の雰囲気で
ＣＶＤにより１０００オングストローム程度堆積させ、
ゲート電極を形成させることを特徴とする。
半導体装置の製造方法は、特にゲート絶縁膜上にアモル
ファスシリコン層を５８０℃以下の雰囲気でＣＶＤによ
り１０ｎｍ以下の厚さ堆積させ、大気に暴露した後、再
度、アモルファスシリコン層を５８０℃以下の雰囲気で
ＣＶＤにより１０００オングストローム程度堆積させ、
ゲート電極を形成させることを特徴とする。
【０００８】さらに、本発明の半導体装置の製造方法
は、特にゲート絶縁膜上にアモルファスシリコン層を５
８０℃以下の雰囲気でＣＶＤにより１０ｎｍ以下の厚さ
堆積させ、大気に暴露した後、再度、ポリシリコン層を
６００℃以上の雰囲気でＣＶＤにより１０００オングス
トローム程度堆積させ、ゲート電極を形成させることを
特徴とする。
は、特にゲート絶縁膜上にアモルファスシリコン層を５
８０℃以下の雰囲気でＣＶＤにより１０ｎｍ以下の厚さ
堆積させ、大気に暴露した後、再度、ポリシリコン層を
６００℃以上の雰囲気でＣＶＤにより１０００オングス
トローム程度堆積させ、ゲート電極を形成させることを
特徴とする。
【０００９】
【作用】本発明によれば、ＥＥＰＲＯＭ,ＦＬＡＳＨ等
不揮発性メモリのトンネル膜の許容通過電荷量を増やす
ことが可能となるため、不揮発性メモリの書き換え回数
を増やすという効果を奏する。
不揮発性メモリのトンネル膜の許容通過電荷量を増やす
ことが可能となるため、不揮発性メモリの書き換え回数
を増やすという効果を奏する。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態を図面
を基づいて説明する。
を基づいて説明する。
【００１１】（実施の形態１）図１は請求項１記載の発
明に係る半導体装置の製造方法の実施の形態の工程を示
す図である。シリコン基板上に窒化膜をＣＶＤにより堆
積させ、フォトレジストを用いた選択ドライエッチング
により、所望の位置の窒化膜を除去し、引き続いて熱酸
化によりＬＯＣＯＳ１０２と呼ばれる素子分離を形成す
る。フォトレジストと窒化膜をプラズマアッシング及び
硫酸とウェットエッチングにより剥離した後にＬＯＣＯ
Ｓによって生じた応力と格子欠陥を低減させるために熱
酸化により３００オングストローム程度、犠牲酸化を行
う。Ｐをイオン注入し、１０００℃でアニールすること
によりシリコンとシリコン酸化膜との界面にＮ+拡散層
を形成する。さらにＢをイオン注入してウエルを形成
し、ウェットエッチングにより犠牲酸化膜を剥離した
後、９０オングストロームのトンネル膜１０３を熱酸化
により形成する。引き続いて５５０℃の雰囲気において
アモルファスシリコン１０４を１３００オングストロー
ム堆積させる。８５０℃のＰＯＣｌ3雰囲気中で該アモ
ルファスシリコンにリンを熱拡散させて、該アモルファ
スシリコンを再結晶化させ、ポリシリコンとすると同時
に電気的に活性化させ、導電性とする。このシリコンゲ
ートをフロティングゲートとする。
明に係る半導体装置の製造方法の実施の形態の工程を示
す図である。シリコン基板上に窒化膜をＣＶＤにより堆
積させ、フォトレジストを用いた選択ドライエッチング
により、所望の位置の窒化膜を除去し、引き続いて熱酸
化によりＬＯＣＯＳ１０２と呼ばれる素子分離を形成す
る。フォトレジストと窒化膜をプラズマアッシング及び
硫酸とウェットエッチングにより剥離した後にＬＯＣＯ
Ｓによって生じた応力と格子欠陥を低減させるために熱
酸化により３００オングストローム程度、犠牲酸化を行
う。Ｐをイオン注入し、１０００℃でアニールすること
によりシリコンとシリコン酸化膜との界面にＮ+拡散層
を形成する。さらにＢをイオン注入してウエルを形成
し、ウェットエッチングにより犠牲酸化膜を剥離した
後、９０オングストロームのトンネル膜１０３を熱酸化
により形成する。引き続いて５５０℃の雰囲気において
アモルファスシリコン１０４を１３００オングストロー
ム堆積させる。８５０℃のＰＯＣｌ3雰囲気中で該アモ
ルファスシリコンにリンを熱拡散させて、該アモルファ
スシリコンを再結晶化させ、ポリシリコンとすると同時
に電気的に活性化させ、導電性とする。このシリコンゲ
ートをフロティングゲートとする。
【００１２】（実施の形態２）図２は請求項４記載の発
明に係る半導体装置の製造方法の実施の形態の工程を示
す図である。シリコン基板上に窒化膜をＣＶＤにより堆
積させ、フォトレジストを用いた選択ドライエッチング
により、所望の位置の窒化膜を除去し、引き続いて熱酸
化によりＬＯＣＯＳ２０２と呼ばれる素子分離を形成す
る。フォトレジストと窒化膜をプラズマアッシング及び
硫酸とウェットエッチングにより剥離した後にＬＯＣＯ
Ｓによって生じた応力と格子欠陥を低減させるために熱
酸化により３００オングストローム程度、犠牲酸化を行
う。Ｐをイオン注入し、１０００℃のアニールをするこ
とによりシリコンとシリコン酸化膜との界面にＮ+拡散
層を形成する。さらにＢをイオン注入してウエルを形成
し、ウェットエッチングにより犠牲酸化膜を剥離した
後、９０オングストロームのトンネル膜を熱酸化により
形成する。引き続いて５５０℃の雰囲気においてアモル
ファスシリコン２０４を２０オングストローム堆積さ
せ、一度大気に暴露した後にさらに５５０℃の雰囲気に
おいてアモルファスシリコン２０５を１３００オングス
トローム、ＣＶＤにより堆積させる。続いて８５０℃の
ＰＯＣｌ3雰囲気中で該アモルファスシリコンにリンを
熱拡散させて、該アモルファスシリコンを再結晶化さ
せ、ポリシリコンとすると同時に電気的に活性化させ、
導電性とし、フローティングゲートとして用いる。
明に係る半導体装置の製造方法の実施の形態の工程を示
す図である。シリコン基板上に窒化膜をＣＶＤにより堆
積させ、フォトレジストを用いた選択ドライエッチング
により、所望の位置の窒化膜を除去し、引き続いて熱酸
化によりＬＯＣＯＳ２０２と呼ばれる素子分離を形成す
る。フォトレジストと窒化膜をプラズマアッシング及び
硫酸とウェットエッチングにより剥離した後にＬＯＣＯ
Ｓによって生じた応力と格子欠陥を低減させるために熱
酸化により３００オングストローム程度、犠牲酸化を行
う。Ｐをイオン注入し、１０００℃のアニールをするこ
とによりシリコンとシリコン酸化膜との界面にＮ+拡散
層を形成する。さらにＢをイオン注入してウエルを形成
し、ウェットエッチングにより犠牲酸化膜を剥離した
後、９０オングストロームのトンネル膜を熱酸化により
形成する。引き続いて５５０℃の雰囲気においてアモル
ファスシリコン２０４を２０オングストローム堆積さ
せ、一度大気に暴露した後にさらに５５０℃の雰囲気に
おいてアモルファスシリコン２０５を１３００オングス
トローム、ＣＶＤにより堆積させる。続いて８５０℃の
ＰＯＣｌ3雰囲気中で該アモルファスシリコンにリンを
熱拡散させて、該アモルファスシリコンを再結晶化さ
せ、ポリシリコンとすると同時に電気的に活性化させ、
導電性とし、フローティングゲートとして用いる。
【００１３】（実施の形態３）図３は請求項５記載の発
明に係る半導体装置の製造方法の実施の形態の工程を示
す図である。シリコン基板上に窒化膜をＣＶＤにより堆
積させ、フォトレジストを用いた選択ドライエッチング
により、所望の位置の窒化膜を除去し、引き続いて熱酸
化によりＬＯＣＯＳ３０２と呼ばれる素子分離を形成す
る。フォトレジストと窒化膜をプラズマアッシング及び
硫酸とウェットエッチングにより剥離した後にＬＯＣＯ
Ｓによって生じた応力と格子欠陥を低減させるために熱
酸化により３００オングストローム程度、犠牲酸化を行
う。Ｐをイオン注入し、１０００℃でアニールすること
によりシリコンとシリコン酸化膜との界面にＮ+拡散層
を形成する。さらにＢをイオン注入してウエルを形成
し、ウェットエッチングにより犠牲酸化膜を剥離した
後、９０オングストロームのトンネル膜を熱酸化により
形成する。引き続いて５５０℃の雰囲気においてアモル
ファスシリコン３０４を２０オングストローム堆積さ
せ、一度大気に暴露した後にさらに６２５℃の雰囲気に
おいてアモルファスシリコン３０５を１３００オングス
トローム、ＣＶＤにより堆積させる。続いて８５０℃の
ＰＯＣｌ3雰囲気中で該アモルファスシリコンにリンを
熱拡散させて、該アモルファスシリコンを再結晶化さ
せ、ポリシリコンとすると同時に電気的に活性化させ、
導電性とし、フローティングゲートに用いる。
明に係る半導体装置の製造方法の実施の形態の工程を示
す図である。シリコン基板上に窒化膜をＣＶＤにより堆
積させ、フォトレジストを用いた選択ドライエッチング
により、所望の位置の窒化膜を除去し、引き続いて熱酸
化によりＬＯＣＯＳ３０２と呼ばれる素子分離を形成す
る。フォトレジストと窒化膜をプラズマアッシング及び
硫酸とウェットエッチングにより剥離した後にＬＯＣＯ
Ｓによって生じた応力と格子欠陥を低減させるために熱
酸化により３００オングストローム程度、犠牲酸化を行
う。Ｐをイオン注入し、１０００℃でアニールすること
によりシリコンとシリコン酸化膜との界面にＮ+拡散層
を形成する。さらにＢをイオン注入してウエルを形成
し、ウェットエッチングにより犠牲酸化膜を剥離した
後、９０オングストロームのトンネル膜を熱酸化により
形成する。引き続いて５５０℃の雰囲気においてアモル
ファスシリコン３０４を２０オングストローム堆積さ
せ、一度大気に暴露した後にさらに６２５℃の雰囲気に
おいてアモルファスシリコン３０５を１３００オングス
トローム、ＣＶＤにより堆積させる。続いて８５０℃の
ＰＯＣｌ3雰囲気中で該アモルファスシリコンにリンを
熱拡散させて、該アモルファスシリコンを再結晶化さ
せ、ポリシリコンとすると同時に電気的に活性化させ、
導電性とし、フローティングゲートに用いる。
【００１４】前記実施の形態１で製造した半導体装置に
おいて、シリコン基板を０Ｖ、ゲート電極を負電位と
し、ゲート酸化膜を通過する電流を０．８８Ａ／ｃｍ2
とした場合の最大許容電荷通過量Ｑｂｄは従来のものと
比較し、図４に見られるように改善される。
おいて、シリコン基板を０Ｖ、ゲート電極を負電位と
し、ゲート酸化膜を通過する電流を０．８８Ａ／ｃｍ2
とした場合の最大許容電荷通過量Ｑｂｄは従来のものと
比較し、図４に見られるように改善される。
【００１５】前記実施の形態２で製造した半導体装置に
おいて、シリコン基板を０Ｖ、ゲート電極を負電位と
し、ゲート酸化膜を通過する電流を０．８８Ａ／ｃｍ2
とした場合の最大許容電荷通過量Ｑｂｄは従来のものと
比較し、図５に見られるように改善される。
おいて、シリコン基板を０Ｖ、ゲート電極を負電位と
し、ゲート酸化膜を通過する電流を０．８８Ａ／ｃｍ2
とした場合の最大許容電荷通過量Ｑｂｄは従来のものと
比較し、図５に見られるように改善される。
【００１６】前記実施の形態３で製造した半導体装置に
おいて、シリコン基板を０Ｖ、ゲート電極を負電位と
し、ゲート酸化膜を通過する電流を０．８８Ａ／ｃｍ2
とした場合の最大許容電荷通過量Ｑｂｄは従来のものと
比較し、図６に見られるように改善される。
おいて、シリコン基板を０Ｖ、ゲート電極を負電位と
し、ゲート酸化膜を通過する電流を０．８８Ａ／ｃｍ2
とした場合の最大許容電荷通過量Ｑｂｄは従来のものと
比較し、図６に見られるように改善される。
【００１７】さらに本請求項５においては２層目のゲー
トシリコン層の形成にポリシリコンを用いているために
ＣＶＤの堆積速度を上げることができるために量産性に
優れることを特徴とする。
トシリコン層の形成にポリシリコンを用いているために
ＣＶＤの堆積速度を上げることができるために量産性に
優れることを特徴とする。
【００１８】
【発明の効果】以上のように本発明の半導体装置とその
製造方法によればゲート絶縁膜に対す最大許容電荷通過
量（Ｑｂｄ）を増やすことが可能となり、より信頼性が
高く、書き換え回数の多い不揮発性メモリを製造するこ
とができる。
製造方法によればゲート絶縁膜に対す最大許容電荷通過
量（Ｑｂｄ）を増やすことが可能となり、より信頼性が
高く、書き換え回数の多い不揮発性メモリを製造するこ
とができる。
【図１】本発明の実施例１を示す図。
【図２】本発明の実施例２を示す図。
【図３】本発明の実施例３を示す図。
【図４】本発明の実施例１で得られた最大許容電荷通過
量（Ｑｂｄ）と従来との比較図。
量（Ｑｂｄ）と従来との比較図。
【図５】本発明の実施例２で得られた最大許容電荷通過
量（Ｑｂｄ）と従来との比較図。
量（Ｑｂｄ）と従来との比較図。
【図６】本発明の実施例３で得られた最大許容電荷通過
量（Ｑｂｄ）と従来との比較図。
量（Ｑｂｄ）と従来との比較図。
１０１、２０１、３０１ シリコン基板 １０２、２０２、３０２ ＬＯＣＯＳ １０３、２０３、３０３ ゲート絶縁膜 １０４、２０５ ５５０℃で堆積させた１３００オ
ングストロームシリコン層 ２０４、３０４ ５５０℃で堆積させた２０オング
ストロームシリコン層 ３０５ ５５０℃で堆積させた１３００オングスト
ロームシリコン層
ングストロームシリコン層 ２０４、３０４ ５５０℃で堆積させた２０オング
ストロームシリコン層 ３０５ ５５０℃で堆積させた１３００オングスト
ロームシリコン層
Claims (5)
- 【請求項１】ＭＯＳ構造を用いた半導体装置のゲート部
を構成する結晶粒子径が微細で均一であることを特徴と
する半導体装置。 - 【請求項２】請求項１記載の半導体装置において、特に
ゲート部のポリシリコン層を２回以上に分けて形成し、
シリコン基板、ゲート絶縁膜、シリコン層、シリコン酸
化膜、シリコン層という構造を有することを特徴とする
半導体装置。 - 【請求項３】請求項２記載の半導体装置において、特に
ゲート絶縁膜上のシリコン層が１０ｎｍ以下であり、シ
リコン基板、ゲート絶縁膜、１０ｎｍ以下のシリコン
層、シリコン酸化膜、シリコン層という構造を有するこ
とを特徴とする半導体装置。 - 【請求項４】ゲート絶縁膜上に第１アモルファスシリコ
ン層を５８０℃以下の雰囲気でＣＶＤにより１０ｎｍ以
下の厚さ堆積させ、大気に暴露した後、再度、第２アモ
ルファスシリコン層を５８０℃以下の雰囲気でＣＶＤに
より１０００オングストローム程度堆積させ、ゲート電
極を形成させる半導体装置の製造方法。 - 【請求項５】ゲート絶縁膜上にアモルファスシリコン層
を５８０℃以下の雰囲気でＣＶＤにより１０ｎｍ以下の
厚さ堆積させ、大気に暴露した後、再度、ポリシリコン
層を６００℃以上の雰囲気でＣＶＤにより１０００オン
グストローム程度堆積させ、ゲート電極を形成させる半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10009865A JPH11214539A (ja) | 1998-01-21 | 1998-01-21 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10009865A JPH11214539A (ja) | 1998-01-21 | 1998-01-21 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11214539A true JPH11214539A (ja) | 1999-08-06 |
Family
ID=11732044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10009865A Withdrawn JPH11214539A (ja) | 1998-01-21 | 1998-01-21 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11214539A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100397618C (zh) * | 2004-02-06 | 2008-06-25 | 旺宏电子股份有限公司 | 半导体组件及半导体存储元件的形成方法 |
| US8330207B2 (en) | 2006-09-26 | 2012-12-11 | Samsung Electronics Co., Ltd. | Flash memory device including multilayer tunnel insulator and method of fabricating the same |
-
1998
- 1998-01-21 JP JP10009865A patent/JPH11214539A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100397618C (zh) * | 2004-02-06 | 2008-06-25 | 旺宏电子股份有限公司 | 半导体组件及半导体存储元件的形成方法 |
| US8330207B2 (en) | 2006-09-26 | 2012-12-11 | Samsung Electronics Co., Ltd. | Flash memory device including multilayer tunnel insulator and method of fabricating the same |
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