JPH0533480B2

JPH0533480B2 -

Info

Publication number: JPH0533480B2
Application number: JP59192758A
Authority: JP
Inventors: Kurei Kuranfuoodo Junia Heidon; Jiin Gaauin Suteishii
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1983-11-14
Filing date: 1984-09-17
Publication date: 1993-05-19
Also published as: JPS60107857A; EP0144637A2; EP0144637B1; CA1227572A; DE3483880D1; EP0144637A3; US4638464A

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、集積回路（IC）技術に関し、特
に集積回路チツプにおける電圧発生回路に関する
ものである。

［従来技術］従来、データ処理に関連して使用されている２
つのタイプの半導体コンポーネントとして、不揮
発性スタテイツクRAM（ランダムアクセスメモ
リ）と、最近開発された不揮発性ダイナミツク
RAMとがある。これらのコンポーネントは通常
メモリとして使用される。典型的な不揮発性スタ
テイツクRAMのチツプは複数の不揮発性スタテ
イツクRAMのセルからなる。このRAMセルは、
典型的にはラツチに接続されたEE PROM（電気
的に消去可能なプログラム可能なリードオンリメ
モリ）からなる。また、そのラツチは公差状に接
続された複数の（通常４個の）FET（電界効果ト
ランジスタ）により形成されている。すなわち単
一のFETデバイスがそのラツチの各半分にそれ
ぞれ接続されている。

さて、一般的に、不揮発性RAMには、チツプ
上に一体に形成した電圧発生回路が設けられてい
る。この電圧発生回路は不揮発性セルの動作に必
要な電圧を供給するためのものである。たいてい
の不揮発性スタテイツクRAMチツプでは、プロ
グラムまたはデータの消去を行うためには単一の
ハイレベル電圧（例えば約5V）しか必要でない。
この電圧を発生させるために従来使用されていた
標準的な電気回路は、自走発振器と電荷汲み上げ
回路との組み合わせである。この電荷汲み上げ回
路は、オープンエンド的に作動させられるか、あ
るいは予定の電圧にクランプされるかのどちらか
である。不揮発性スタテイツクRAMに関する従
来技術についての一層詳しい説明は1982 Digest
of Technical Papers from the International
Solid−State Circuit Conferenceの184ページ、
A.Guptaらによる“5V−Only16K EE PROM
Utilizing Oxynitride Dielectrics and Ｅ
PROM Redundancy”と題する論文に述べられ
ている。その他に不揮発性スタテイツクRAMに
ついて述べたものとしては、1981 Digest of
Technical Papers for the International Solid
State Circuits Conferenceの148ページ、Joseph
Droriらによる“Ａ Single 5V Supply Non−
Volatile Static RAM”と題する論文がある。

不揮発性スタテイツクRAMの欠点の一つとし
て、その集積密度が比較的低いことがある。この
集積度の低さは、一部には不揮発性スタテイツク
RAMのセルを形成するために比較的多数のFET
デバイスが使用されるという事実による。すなわ
ち、より少ない数のFETデバイスの使用で済む
なら集積密度のより高いモジユールが得られるこ
とは確実であろう。

一方、不揮発性ダイナミツクRAMは、不揮発
性スタテイツクRAMよりも少ないFETデバイス
を使用するので、集積密度のより高いモジユール
を提供することができる。不揮発性ダイナミツク
RAMは最近開発されたものであり、記憶用キヤ
パシタに接続したEE PROMセルからなる。こ
のキヤパシタの一方のプレートには一定電圧を加
え、他方のプレートにはFET制御デバイスを接
続する。このFET制御デバイスは検出用増幅器
にも接続されている。また、その検出用増幅器は
記憶用キヤパシタの電荷を検出してメモリセルの
リフレツシユを促す。

さて、不揮発性ダイナミツクRAMでは、その
集積密度の高さ及びその他の内在的な特性によ
り、不揮発性スタテイツクRAMよりも複雑な電
圧発生システムが利用される。というのは、ダイ
ナミツクRAM用の電圧発生回路は異なつた複数
のレベルの電圧を発生する必要があるからであ
る。このため、不揮発性スタテイツクRAMのセ
ルを駆動するのに使用される相当に簡単な電圧発
生システムを不揮発性ダイナミツクRAMのセル
の駆動用に使用することはできない。

［発明が解決しようとする問題点］この発明の目的は、複数の高電位レベルの出力
を発生する集積回路チツプ内の電圧発生回路を提
供することである。

この発明の他の目的は、チヤージ・ポンプの出
力電圧が所定レベルに到達した後、制御回路をオ
フ状態の切換えることにより、高容量のチヤー
ジ・ポンプが高周波数で駆動される集積回路内の
電圧発生回路を提供することである。

この発明の他の目的は、単一の供給電源および
２つの動作モード指定信号に基づいて複数組の高
電位出力を発生し消費電力の低減された集積回路
チツプにおける電圧発生回路を提供することであ
る。

［問題点を解決するための手段］この発明によるチツプ上の電圧発生回路は、常
時は、異なる第１および第２の高電位レベル信号
を同時に発生するものである。この回路は、それ
ぞれ非同期的に駆動するように制御される２つの
チヤージ・ポンプ（以後電荷汲み上げ回路と呼
ぶ）を備えている。一方の電荷汲み上げ回路は、
第１動作モードでは、たとえば、不揮発性ダイナ
ミツクRAMセルの記憶用プレート（SP）用の書
込み電圧（第１高電位よりも高い）を供給し、他
方の電荷汲み上げ回路は、第２動作モードでは、
たとえば、セルの制御ゲート（CG）用の転送／
保存電圧（第２高電位よりも高い）を供給する。
各々の電荷汲み上げ回路は、起動／停止の制御可
能な他励型の発振器と、電荷汲み上げ回路と、そ
の制御回路およびパワーダウン論理回路を含む、
制御手段と、パワーダウン回路とを具備してい
る。その制御回路は、チツプ外から供給される２
つの動作モード信号に応答する。さらに、電荷汲
み上げ用出力の電圧を感知して一連の制御信号を
発生するための手段が設けられている。その一連
の制御信号のうち一つの信号は上記発振器を制御
するために使用され、一方発振器はクロツク信号
を上記制御回路に供給する。また一連の制御信号
のうち他の一つの信号は電荷汲み上げ回路を調節
するために使用され、さらに他の信号はパワーダ
ウン論理回路を制御するために使用される。パワ
ーダウン論理回路はパワーダウン回路を作動させ
るためのエネーブル信号を発生する。すると、パ
ワーダウン回路は電荷汲み上げ回路の放電を促
し、これにより記憶用プレートと制御ゲートとが
プログラム後の所望のレベルに戻され、維持され
る。制御手段は、電荷汲み上げ回路からの出力電
圧が一旦所定のレベルに到達すると、他励型発振
器を停止して電荷汲み上げ回路への制御出力をオ
フに切換える。これにより、より大きな容量負
荷、すなわちチヤージ・ポンプ、をより高い周波
数で駆動できると共に消費電力の低減になる。

本発明による集積回路における電圧発生回路は
次の通りの構成を有する。

第１および第２の他励型発振器の各出力に関連
した入力を受信して増幅された出力を発生する第
１および第２のチヤージ・ポンプを含み、各々複
数の高電位レベルを選択的に出力しうる第１およ
び第２の可変電圧出力手段と、該可変電圧出力手段の各々の出力レベルを、常
時は、相互に異なる第１および第２の高電位から
成る第１組の電位レベルに、第１動作モードで
は、上記第１高電位よりも高い、高電位および接
地電位を含む低電位から成る第２組の電位レベル
に、ならびに、第２動作モードでは、接地レベル
を含む低電位および上記第２高電位よりも高い高
電位から成る第３組の電位レベルに変更し維持す
るように各チヤージ・ポンプを制御するための第
１および第２の制御手段と、を備えた集積回路チツプにおける電圧発生回路で
あつて、上記可変電圧出力手段は、上記各制御手段の制
御の下に、上記低電位との間に放電路を形成して
出力電圧を低電位レベルおよび上記第１組の高電
位レベルに急速に下降させるための第１および第
２のパワーダウン回路と、出力電圧を上記各制御
手段へフイード・バツクするためのフイード・バ
ツク回路とを含んでおり、上記制御手段は、上記第１および第２の動作モ
ードを指定する外部信号に応答して、可変電圧出
力手段の出力電圧が上記第２および第３組の高電
位レベルに達する迄、上記発振器を作動させて制
御信号をチヤージ・ポンプへ供給する一方、対応
する高レベルに到達した後は発振器を停止して制
御信号の供給を中断するように構成されており、集積回路チツプを駆動するための異なる複数組
の電位レベルを選択的に供給しうる閉ループ制御
型チヤージ・ポンプを含む事を特徴とする。

［実施例］この発明は、さまざまなタイプの回路モジユー
ルの使用に供するように意図されたものである。
特に、この発明の回路は、不揮発性ダイナミツク
RAMにおいて良好に作動する。しかしながら、
この発明を不揮発性ダイナミツクRAMに対する
応用のみに限定して解釈すべきではない。という
のは、この発明の以下に示す実施例に、本発明の
技術思想を逸脱することのないわずかの変更を加
えて不揮発性ダイナミツクRAM以外のモジユー
ルに対して本発明の回路を応用することは、熟練
した当業者の容易になしうるところだからであ
る。

さて、第１図は、本発明の教示に従うシステム
のブロツク図である。この各ブロツク毎の詳しい
説明は後に行う。第１図において、電荷汲み上げ
システム１０の機能は、端子１２に異なる複数の
レベルの電圧を発生することである。この異なる
複数のレベルの電圧は、外部的に発生した
“GET”制御信号に応答して発生される。端子１
２上の異なるレベルの電圧は、利用されるセルま
たはデバイスの記憶用プレート（図示しない）に
供給される。尚、この発明の好適な実施例では利
用されるセルは不揮発性ダイナミツクRAMであ
る。また、外部発生制御信号GETは、不揮発性
RAMの記憶用プレート（SP）である特定のレベ
ルの電圧が要求されるときに、電荷汲み上げシス
テム１０に供給される。

上記記憶用プレートに電圧が必要である他に、
不揮発性ダイナミツクRAMの制御ゲート（CG）
にも異なる複数のレベルの電圧が必要である。こ
れらの電圧は第２の電荷汲み上げシステム１４か
ら供給される。第２の外部的な信号“SAVE”
は、所望のレベルの電圧が制御ゲートに必要であ
るときに電荷汲み上げシステム１４に供給され
る。

記載の便宜をはかるため、以下では、記憶用プ
レートをSPと、また制御ゲートをCGと、それぞ
れ略記することがある。さて、電荷汲み上げシス
テム１０はSP発振器１８を備えている。尚、以
下でSPを接頭につけて、例えばSP発振器、SP電
荷汲み上げ回路などとすると、それはセルの記憶
用プレートに電圧を供給するためのデバイスをあ
らわすものとする。SP発振器１８の詳しい説明
は後で与える。このSP発振器１８はプログラム
可能な発振器であり、SP電荷汲み上げ回路２２
を駆動するために端子３０にクロツク信号を供給
する。SP発振器１８の端子２１には制御信号
“ポンプSP”が供給される。この信号は、SP発
振器１８の動作を制御するために使用される。

前にも述べたように、外部発生信号“GET”
はSP電荷汲み上げ制御回路２２の端子２４に加
えられる。SP電荷汲み上げ制御回路２２は２相
の制御信号を発生し、それらをSP電荷汲み上げ
回路２８の端子２６に供給する。また、SP電荷
汲み上げ回路２８からのフイードバツク信号が、
SP電荷汲み上げ制御回路２２の端子３０ａにフ
イードバツクされる。その他の制御信号“ISP”
は端子２３に出力される。この制御信号ISPはSP
がある予定の電圧レベルにパワーダウンすべき時
点で発生される。好適な実施例では、この予定の
電圧レベルは5Vである。制御信号ISPはパワーダ
ウン論理回路システム３２に供給される。このパ
ワーダウン論理回路システム３２の機能は、SP
電荷汲み上げ制御回路２２またはCG電荷汲み上
げ制御回路４４の出力信号を監視して、さまざま
な、後述するパワーダウン回路を作動させるため
の適当なエネーブル信号を発生し、以て記憶用プ
レートまたは制御ゲートの電圧レベルをプルダウ
ンすることにある。このため、端子２３上の信号
は、記憶用プレート上の電圧レベルを変化または
調節する必要がある時点で発生される。

SP電荷汲み上げ回路２８の機能はメモリセル
の記憶用プレート（図示しない）に適当な電圧を
供給することにある。SP電荷汲み上げ回路２８
は、周知の容量タイプの電荷汲み上げ回路であ
り、端子２６から多相信号を入力して出力端子か
ら適当なレベルの電圧を発生する。このタイプの
電荷汲み上げ回路は従来より周知であるので、こ
こでは詳しい説明は行なわない。尚、さらに説明
を加えると、SP電荷汲み上げ回路２８からの出
力がカスケード接続された多段キヤパシタ中を移
動するにつれ、その出力電圧は、ブーツストラツ
プ原理によつて増大する。そしてその出力電圧が
予定のレベルに達すると、SP電荷汲み上げ制御
回路２２がSP電荷汲み上げ回路２８を不作動に
する。また、SP電荷汲み上げ制御回路２２はSP
電荷汲み上げ回路２８を再び作動させ、この作動
−不作動のサイクルにより端子１２における適正
な電圧１２を維持するために必要な制御がはから
れる。

前にも述べたように、第２の電荷汲み上げシス
テム１４は制御ゲート（CG）に電圧を供給する
ためのものである。この目的のために、制御ゲー
トに電圧を供給すべく相互作用を行う各ブロツク
回路にCGという接頭辞を与える。電荷汲み上げ
システム１４はCG発振器４０を備えている。こ
のCG発振器４０には、端子４１を介して制御信
号“ポンプCG”が供給される。CG電荷汲み上げ
制御回路４４は制御信号“ICG”を発生する。こ
の制御信号“ICG”はパワーダウン論理回路シス
テム３２の端子ICGに供給される。CG電荷汲み
上げ制御回路４４からの２相出力信号はCG電荷
汲び上げ回路４８の端子４６に入力される。

“SAVE”と“GET”という一対の外部発生
信号がCG電荷汲み上げ制御回路４４に供給され
れる。すなわち、それら“SAVE”と“GET”
信号の状態に応じて、CG電荷汲び上げ回路４８
がこれら外部発生信号の要求を充たすように制御
される。CG電荷汲び上げ回路４８からの出力は
端子１６からメモリセル（図示しない）の制御ゲ
ートに供給される。また、フイードバツク信号が
CG電荷汲び上げ回路４８からCG電荷汲み上げ制
御回路４４の端子５０にフイードバツクされる。
さらに、CG電荷汲び上げ回路４８からは、他に
も端子５２，５４から制御信号がそれぞれ出力さ
れ、これらはパワーダウン論理回路システム３２
に各々供給される。CG発振器４０、CG電荷汲み
上げ制御回路４４、CG電荷汲び上げ回路４８及
びCGパワーダウン回路５６の機能は、電荷汲み
上げシステム１０中の対応する回路と機能におい
て類似している。そして、これらの説明は電荷汲
み上げシステム１０との関連でも述べたので、こ
こでは繰り返さない。

さらに第１図において、パワーダウン論理回路
システム３２は、外部発生信号“SAVE”と
“GET”と、、ISPと、ICGと、端子５２及び５４
上の信号と監視して、端子５７，５８及びPD２
０に制御信号を発生するためのものである。この
目的のために、パワーダウン論理回路システム３
２は、SPパワーダウン論理回路６０と、主要論
理回路６４とCGパワーダウン論理回路７２とで
構成されている。SPパワーダウン論理回路６０
の入力端子は端子２３と、端子ICGと、端子５２
とによつて、SP電荷汲み上げ制御回路２２、CG
電荷汲み上げ制御回路４４及びCG電荷汲び上げ
回路４８と、それぞれ接続されている。SPパワ
ーダウン論理回路６０は制御信号“PD8 Out”
を発生し、その制御信号は端子５７を介してSP
パワーダウン回路３４を作動させるために供給さ
れる。また、SPパワーダウン論理回路６０と主
要論理回路６４とは端子６２で接続されている。

主要論理回路６４は機能は端子５８を介して
SPパワーダウン回路３４に制御信号“MAIN”
を送り、SPパワーダウン回路３４に対してメモ
リセルの記憶プレートが5Vに維持されるべきこ
とを知らせることにある。この5Vのレベルの電
圧は入力電源VDDから低抵抗の導電経路を介し
て供給される。また、主要論理回路６４は端子２
３、ICGから制御信号を受けとるとともに、端子
６６，６８からもそれぞれ“SAVE”信号と
“GET”信号とを受けとる。主要論理回路６４は
さらに端子７０を介してCGパワーダウン論理回
路７２に接続されている。

CGパワーダウン論理回路７２の機能は端子PD
２０からCGパワーダウン回路に制御信号
“PD20”を供給することにある。CGパワーダウ
ン論理回路７２は端子５４を介してCG電荷汲み
上げ回路４８に接続されている。また外部発生信
号“SAVE”及び“GET”は端子６６，６８を
介してCGパワーダウン論理回路７２に入力され
る。SPパワーダウン論理回路６０の端子７４は
CGパワーダウン論理回路７２に接続されている。
さらに、SP電荷汲み上げ制御回路２２からの制
御信号ISPと、CG電荷汲み上げ回路４４からの
制御信号ICGは、それぞれSPパワーダウン論理
回路６０とCGパワーダウン論理回路７２との双
方に接続されている。これで本発明の電圧発生回
路の機能的なブロツク図の説明を一とおり終了し
たので、次にこれらのシステムの作用について説
明する。

(a) 第１図のブロツク図の作用第２Ａ，２Ｂ図は、第１図のシステムの作用
を示すためのタイムチヤートである。さて、こ
の電圧発生システムは、電源（VDD）と、制
御信号“SAVE”及び“GET”という３つの
外部信号を必要とする。これらの外部信号はメ
モリセルの記憶用プレート及び制御プレートの
一方または双方にある特定の電圧が要求される
ときに電圧発生システムに供給される。

タイムチヤートの説明に移ると、先ず制御ゲ
ート（CG）は例えば第１の電圧である8.5Vに
保たれており、一方記憶用プレート（SP）は、
例えば第２の電圧である電源VDDの約5Vに維
持されているとする。この状態では、CG電荷
汲び上げ回路４８（第１図）や端子１６から
8.5Vの電圧を出力しており、一方SP電荷汲み
上げ回路２８の端子１２の電圧は、SPパワー
ダウン回路３４を介して低抵抗導線により電源
VDDに接続され、、すなわち＋5Vに維持され
ている。ここで外部発生信号“SAVE”が加え
られたとしよう。すると、CG電荷汲び上げ回
路４８に接続した感知回路の感知レベルが予定
の電圧レベルまで高められる。この発明の好適
な実施例では、この予定の電圧レベル20Vであ
る。この電圧レベルの上昇により電荷汲び上げ
回路４８が作動し、端子１６における電圧レベ
ルが20Vに達するまでCG電荷汲び上げ回路４
８の作動が続けられる。尚、詳細については後
述するが、上記感知回路はCG電荷汲み上げ制
御回路４４中に組み込まれている。こうして、
端子１６における電圧レベルが20Vに達する
と、制御信号ICGがCG電荷汲み上げ制御回路
４４から出力され、これによりシステムの状態
が変化する。すなわち制御信号ICGはパワーダ
ウン論理回路システム３２に送られるが、、こ
のことは記憶用プレート（SP）の電圧レベル
が零ボルトに低減されるべきことを指示する。
すると、パワーダウン論理回路システム３２は
SPパワーダウン回路３４を作動させ、これに
より記憶用プレートの放電がはかられて、記憶
用プレートは所望の電圧レベルまで下降する。
また、制御信号ICGは主要論理回路６４にも指
令を出し記憶用プレートに対する電圧VDDの
印加を中止させる。

次に、外部発生信号“SAVE”が加えられな
くなると、SPパワーダウン論理回路６０がSP
パワーダウン回路３４を不作動とし、主要論理
回路６４に対して、記憶用プレートを電源
VDDに再接続するように指令する。

このとき、CG電荷汲び上げ回路４８の感知
回路の感知レベルは＋8.5Vに戻され、CGパワ
ーダウン回路５６はCG電荷汲び上げ回路４８
の出力を8.5Vに低減するように指令を受ける。
そして、CG電荷汲び上げ回路４８の出力電圧
が8.5Vに達するとCGパワーダウン回路５６が
不作動にされ、（CG電荷汲み上げ制御回路４４
内に組み込まれた）感知回路により、端子１６
における出力電圧を8.5Vに維持することが保
証される。

さて、再び第１図と第２Ａ，２Ｂ図とを参照
すると、外部発生信号“GET”が加えられる
と、電圧発生システムのもう一方の動作モード
が実行されることになる。特に、このモードに
おける電気的信号の推移は第２Ｂ図に示されて
いる。このモードでは、SP電荷汲み上げ回路
２８の感知レベルが8.5Vに引き上げられる。
しかし、SP電荷汲み上げ回路２８がこの新し
いレベルに追従すべく作動する前に、SP電荷
汲み上げ回路２８はSP電荷汲み上げ制御回路
２２によつて一たんデイスエーブルされ、SP
パワーダウン回路３４が作動されて記憶用プレ
ートをアース電位まで引き下げる。外部発生信
号“GET”はまた、CG電荷汲み上げ回路４８
をデイスエーブルするとともに、CGパワーダ
ウン回路５６をエネーブルしてCG電荷汲み上
げ回路４８の出力電圧（端子１６）をアース電
位まで引き下げる。そして制御ゲートが一たん
完全に放電してしまうと、SPパワーダウン回
路３４がデイスエーブルされるとともに、SP
電荷汲み上げ回路２２がSP電荷汲み上げ回路
２８を作動させ、これにより記憶用プレートの
電位が8.5Vまで高められる。

次に“GET”信号が加えられなくなると、
CGパワーダウン回路５６がデイスエーブルさ
れ、CG電荷汲み上げ制御回路４４がCG電荷汲
み上げ回路４８を作動させる。“GET”信号の
立ち下がりにより、SP電荷汲み上げ制御回路
２２中に組み込まれたSP感知回路の感知レベ
ルが5Vに再び設定される。そして制御ゲート
の電位が8.5Vに達すると、これによりSPパワ
ーダウン回路３４が作動状態となり、従つて記
憶用プレートの電位が下がりはじめる。次に
SP電荷汲み上げ回路２２より、記憶用プレー
トの電位が＋5Vまで下がつたことが感知され
ると、SPパワーダウン回路３４がオフとなり、
主要論理回路６４が＋5Vの電源に対する低抵
抗の導通を実現する。

上述したマルチレベル電圧発生システムは、
入力端子の数が少なくてすむのでユーザーにと
つて使い勝手のよいものである。実質的には、
このシステムには単一の電源供給ラインと、２
つの論理制御信号がありさえすればよい。そし
て、このシステムは複数のハイレベルの電圧を
同時に発生する。また、発振器と電荷汲み上げ
回路は、ハイレベルの電圧が与えられなときに
はオフに切り換えられ、電力消費が節約され
る。さらに、電荷汲み上げの電圧レベルが感知
され、それは自走（free−running）すること
なく制御される。以上のとおり、電圧発生シス
テムの構成とその作用については説明したの
で、次に個々のブロツク内の回路について説明
しよう。

(b) 発振器第３図、すなわち第３Ａ図と第３Ｂ図を結合
した図は、第１図のSP発振器１８とCG発振器
４０とに適合する発振器の回路を示すものであ
る。この発振器の出力端子はSP電荷汲み上げ
制御回路２２またはCG電荷汲み上げ制御回路
４４を駆動するクロツク信号を供給するために
使用される。この発振器の入力端子には、第１
図はポンプSP及びポンプCGとして示したフイ
ードバツク信号を加える。ここで一寸第１図に
戻つてみると、SP発振器１８やCG発振器４０
の“SP”及び“CG”という接頭表示は、その
発振器がメモリセルの記憶用プレート及び制御
ゲートのうちどちらに接続されているかを示す
ものである。再び第３Ａ図において、端子７６
には電源電圧VDDが加えられる。尚、この発
振器はFETデバイスで構成されている。その
FETデバイスのうち、デプリーシヨンモード
のものには、デバイスの長方形部と電極との間
にハツチングを入れてある。また、デプリーシ
ヨンモードでないものにはハツチングを入れて
いない。この記号法は、このあとも図面中で頻
用する。

さて、第３図の発振器は入力反転回路７８を
備えている。入力反転回路７８はFETデバイ
ス３，４からなり、デバイス３，４の連結点は
FETデバイス３１のゲートに接続されている。
FETデバイス３１のソース電極は接地され、
ドレイン電極は端子Ｇに接続されている。端子
Ｇは、発振器の制御信号に相当する。端子Ｇは
デバイス１３とデバイス１３′との間の連結点
である。デバイス１３とデバイス１３′とはや
はり反転回路８０を構成する。このとき一方の
デバイス１３はデプリーシヨンモードで、他方
のデバイス１３′は非デプリーシヨンモード
（エンハンスモード）である。発振器は他にも
同様な反転回路８２，８４，８６，８８及び９
０を備えている。この各段の反転回路は反転回
路８０と同じ回路構成、すなわちそれぞれ１個
ずつの、デプリーシヨンモードと非デプリーシ
ヨンモードのFETデバイスからなり、それら
のデバイス間は結線で接続されている。例え
ば、デバイス１５，１５′間には結線Ｈが配置
されている。デバイス１７，１７′間には結線
Ｊが配置されている。

各結線Ｇ，Ｈ，Ｊ，Ｋ，Ｌ，Ｍはそれぞれ容
量性負荷に接続されている。これらの容量性負
荷とはデバイス４１，４１′，４３′，４５及び
４５′である。各結線Ｇ，Ｈ，Ｊ，Ｋ，Ｌ，Ｍ
はそれぞれデバイス１３′，１５′，１７′，１
９′，２１′，２３′，を介して共通結線Ｘに接
続されている。また、、結線Ｘはデバイス３９
を介して接地されている。さらに、回路９２
（第３Ｂ図）が結線Ｍに接続されている。この
回路９２は複合したプルアツプ回路を備えた反
転回路を構成する。回路９２の機能は、発振回
路の発振を生じさせるためのデバイス１３′に
連結帰還された結線Ｚにハイレベル電流をつく
り出すことにある。回路９２はデイス２９，２
９′，３３及び３５とからなる。デバイス３７
は端子Ｚに接続され、発振器によつて駆動され
るべき負荷をあらわすものである。この実施例
では、デバイス３７は第１図におけるSP電荷
汲み上げ制御回路２２またはCG電荷汲み上げ
制御回路４４に対する入力をあらわすものであ
る。このとき、デバイス３７を以て回路の遅延
部分を担わせることにより、発振器の周波数を
上昇または下降させるための追従（tracking）
手段として使用することができる。

(b‐1) 発振器の作用さて第３Ａ，３Ｂ図の回路の作用について
説明する。先ず入力信号が立ち下がると、デ
バイス３１によつて結線Ｇがアース電位に保
持される。このとき、デバイス３９は非導通
となる。すなわち、これにより発振器内部
の、アースと導通していた結線がアースとは
分離されて電気的に浮揚状態となる。この状
態では発振器が停止し、クロツク信号は出力
されない。

次に、入力信号が立ち上がると、デバイス
３９が導通状態になるので結線Ｘはアース電
位に下がる。（デバイス３，４によつてひき
起こされた）反転回路の一段分の遅延時間の
のち、デバイス３１のゲートがアース電位に
下がり、これにより端子Ｇは電気的に浮揚状
態になるので、デバイス１３に電荷が蓄積し
はじめる。すなわち、、結線Ｇにおける電圧
の不安定性がひき起こされるので発振器が開
始される。デバイス４１，４１′，４３，４
３′，４５及び４５′は容量性負荷を構成し、
回路の遅延時間、すなわち発振周波数を制御
する。デバイス２９，２９〓，３３及び３５
は複合プルアツプ回路を備えた反転回路を構
成する。そして、結線Ｚがアース電位より上
のデプリーシヨンしきい値よりも高い値にな
ると、デバイス２９′を駆動するためのハイ
レベルの駆動電圧がつくり出され、出力電圧
が急速に上昇する。尚、発振作用は、出力端
子からデバイス１３′のゲートにフイードバ
ツク経路がつながつているという事実により
可能となつている。

さて、発振器の発振周波数は複数の反転回
路の遅延時間の緩和によつて決定される。こ
の発明の好適な実施例では、この遅延時間は
個々の反転回路のスイツチング速度によるも
のである。一方このスイツチング速度は、さ
まざまの結線間のキヤパシタンスにより影響
を受ける。今、反転回路がｎ段あるとし、そ
れぞれの反転回路の周期、すなわち周波数の
逆数をTi（ｉ＝１…ｎ）としよう。すると、
回路全体の周期Ｔ＝２（T₁＋T₂＋…＋Tn）
となつて、回路全体の周波数ｆ＝１／Ｔ＝
１／（２_o 〓ⁱ⁼¹ Ti）がもとまる。

この式は、任意のｎについて成立する。第
３図の発振器の場合、最後の反転回路の遅延
時間は駆動すべき回路の出力キヤパシタンス
によつて制御を受ける。この出力キヤパシタ
ンスは、主として駆動さるべき負荷ゲートの
キヤパシタンスからなる。これは第３図にお
けるデバイス３７である。もし、デバイス３
７が回路の遅延時間の最も大きい部分を占め
るなら、負荷デバイスとして短いチヤネルの
FETを駆動すべき回路が使用するときは発
振器の周波数が高くなり、また負荷デバイス
として長いチヤネルのTETを駆動すべき回
路が使用するときは発振器の周波数が低くな
るように、デバイスの追従を行うことができ
る。すなわち、チヤネルが短いということ
は、チヤネルの幅対長さの比が大きいという
ことだから、より多くの電流を導通させるこ
とを意味する。このデバイスマツチングによ
つて、駆動すべき回路をより高いスイツチン
グ速度で駆動することが可能となる。

このように、発振器の全遅延時間中に相当
な大きさの遅延時間を占める出力負荷を設け
たことにより、駆動すべき回路が高い周波数
でスイツチングされ得るときは、発振器がこ
の高い周波数クロツク信号を発生する。同様
に、駆動すべき回路が低い周波数でしか駆動
され得ないときは、発振器は低い周波数のク
ロツク信号を発生する。要するに、発振周波
数は負荷のスイツチング速度に追従するので
ある。

それに加えて、この発振器は論理制御信号
によつて起動・停止制御できる。そして、オ
フ状態にあるときは、発振器は一切出力信号
を発生しない。

(c) 電荷汲み上げ制御回路第４図（第４Ａ図と第４Ｂ図の組み合わせ）
は電荷汲み上げ制御回路の詳細を示すものであ
り、第１図のSP電荷汲み上げ制御回路２２及
びCG電荷汲み上げ制御回路４４に対応する。
第３図に示した発振器の出力はデバイス１１６
（第４Ｂ図）のゲート電極に供給される。また、
前述した感知回路とは符号１００（第４Ａ図）
で示すものである。そして、例えばこの回路を
SP電荷汲み上げ回路２８の駆動のために使用
するのであれば、感知回路１００はSP電荷汲
み上げ回路２８の出力端子に接続されることに
なる。同様に、この回路をCG電荷汲み上げ回
路４８の駆動のために使用するのであれば、感
知回路１００はCG電荷汲み上げ回路４８の出
力端子に接続される。感知回路１００は一対
の、直列接続された抵抗Ｒ１及びＲ２とからな
る。そして抵抗Ｒ１，Ｒ２の結点Ａは出力端子
として使用される。この発明の好適な実施例で
は、これらの抵抗は多結晶シリコンである。

次に、結点Ａは導線１３４によつて差動増幅
回路１０５に接続されている。差動増幅回路１
０５は結点Ａにおける信号を後述する基準電圧
と比較するものである。差動増幅回路１０５は
FETデバイス１０１，１０２，１０３，１０
４とからなる。デバイス１０１のソース電極と
デバイス１０４のソース電極とはそれぞれ結点
１２８で接続されている。結点１２８は電圧
VDDの電源に接続されている。デバイス１０
４のゲート電極には導線１３６によつて基準電
圧回路１２４が接続されている。基準電圧回路
１２４はデバイス１０６，１０７とからなる。
これらのデバイスは結点Ｅに基準電圧を発生す
るように接続されている。差動増幅回路１０５
の結点Ｂには、導線１３２によつて電圧変換回
路１２６が接続されている。この電圧変換回路
１２６は、結点Ｂにおける電圧に対して、レベ
ルシフト及び電圧変換作用をもつ。電圧変換回
路１２６はFETデバイス１０８，１０９，１
１０，１１１，１１２，１１３，１１４とから
なる。このうち、デバイス１１４はデバイス１
１５（第４Ｂ図）を制御するためのスイツチと
してはたらく。デバイス１１５は出力回路１３
０を制御する。また、出力回路１３０は電荷汲
み上げ回路を駆動するために使用される出力信
号OUT１及びOUT２を供給する。

さらに第４Ａ，４Ｂ図を参照すると３出力回
路１３０は導線によつて電圧変換回路１２６の
結点Ｉに接続されている。出力回路１３０は、
プルアツプ回路１３２，１３４を個別に備えて
いる。そして、プルアツプ回路１３２は出力信
号OUT２を制御するために使用される。同様
に、プルアツプ回路１３４は出力信号OUT１
を制御するために使用される。このプルアツプ
回路を備えた出力回路１３０はFETデバイス
１１５，１１６，１１７，１１８，１１９，１
２０，１２１，１２２，１２３で構成される。

(c‐1) 電荷汲み上げ制御回路の作用さて、第４図の回路の作用について述べる
と、感知回路１００において抵抗Ｒ１，Ｒ２
は電荷汲み上げ回路とアースの間の電圧分割
器を形成している。そして、デバイス１０
１，１０２，１０３，１０４は差動増幅回路
を形成し、デバイス１０６，１０７は結点Ｅ
における基準電圧安定回路を形成する。この
安定性はデバイス１０６，１０７の双方にデ
プリーシヨンタイプのものを使用することに
よつて達成される。このことによりまたしき
い値の追従も行なわれる。尚、双方のデバイ
ス１０６，１０７は、チヤネルの長さに対す
る幅のばらつきによる効果を防止するために
十分広く形成されている。

さて、電荷汲み上げ回路の出力電圧が上昇
すると、結点Ａの電圧も抵抗Ｒ１とＲ２の比
によつて定められた比率に応じて上昇する。
デバイス１０２が導通状態になると、結点Ｂ
の電圧が下降する。そして、結点Ｂの電圧が
エンハンスしきい値電圧よりも下降すると、
デバイス１０９がオフに切換えられて結点Ｆ
の電圧が上昇する。結点Ｆの電圧がデバイス
１１１とデバイス１１４のしきい値の合計よ
りも高くなると、デバイス１１１がオンにな
り結点Ｈに電荷がたくわえられる。デバイス
１１２は洩れ電流の小さいデバイスであり、
その目的はデバイス１１１がオフに切り換え
られたとき結点Ｈの放電を行うことにある。
また、出力回路１３０をオフに切り換えるべ
きときには、デバイス１１４がオンに切り換
えられて、デバイス１１５のゲートがアース
に落とされる。これにより出力回路１３０の
アースへの電流経路が遮断されて、出力
OUT１及びOUT２がハイレベルに浮揚され
る。このことは、デバイス１１５がオフであ
るときにはOUT１及びOUT２から信号が出
力されないことを保証する。

電荷汲み上げ制御回路の出力（OUT１及
びOUT２）を、一たん所望のレベルの電圧
が得られた後はオフに切り換え得るというこ
とは、従来のものにおいて使用できるデバイ
スよりも、より大きいデバイスを使用できる
ことを意味する。すなわち、より大きいキヤ
パシタンスの負荷を、より高い周波数で駆動
するのに適合した回路が得られる。この特徴
は、大きな電荷汲み上げ能力をもつ回路を設
計する場合に重要である。

さて、デバイス１１５がオンになり、その
とき２相出力（OUT１及びOUT２）が電荷
汲み上げ回路に供給されているとする。この
動作モードでは、出力の保持が次のようにし
て達成される。すなわち、OUT１及びOUT
２を制御するために、単一のプルアツプデバ
イスを使用するかわりに一対のプルアツプ回
路１３２及び１３４が使用されている。例え
ば、OUT１に注目すると、OUT１の出力電
圧がアース電位よりも上のデプリーシヨンし
きい値を超えると、デバイス１２１がオフに
なる。すると結点Ｎの電位は急速にVDDに
立ち上がる。これにより、デバイス１２３の
ゲートにはゲート駆動用の大きな電圧が供給
され、出力OUT１が急速に立ち上がる。ま
た、OUT１が低レベルにあれば、結点Ｎの
電位も同様に低レベルである。このことは消
費電力の低減となる。同様な分析により、
OUT２でも出力の急速な立ち上がりが得ら
れるとともに、OUT２が低レベルのときは
結点Ｌが低電圧レベルとなることがわかる。
また、結点Ｂでの電位が下がりはじめたと
き、デバイス１０２，１０４は動作の飽和領
域にある。それゆえ、これらのデバイスは電
圧依存性の電流源となり、その電流値は次の
数式であらわされる： I₁₀₄＝δ₁₀₄／２・W₁₀₄／L₁₀₄・（Vgs₁₀₄−Vt）² I₁₀₂＝δ₁₀₂／２・W₁₀₂／L₁₀₂・（Vgs₁₀₂−Vt）² ここでＩは電流、δは相互コンダクタン
ス、Ｌはデバイスの有効長さ、Ｗはデバイス
の有効幅、Vgsはゲートとソース間の電圧、
Vtはデバイスのしきい値電圧である。また
I₁₀₄、δ₁₀₂などにおけるサフイツクス「104」、
「102」はそれぞれデバイス１０４，１０２に
係るものであることをあらわす。尚、このサ
フイツクスによる表記方式はこのあとも使用
する。

一方、デバイス１０３は線形領域でのみ作
動する。ゆえに、その電流I₁₀₃は次式であら
わされる： I₁₀₃＝δ₁₀₃・W₃／L₃（Vgs₁₀₃−Vt−Vds_10
3／２）・Vds₁₀₃ ここでVdsはドレインとソースの間の電圧を示
す。

尚、I₁₀₃がVdsに依存することは注目するに値
する。また、デバイス１０２，１０４のパラメー
タは互いに追従し、Vt₁₀₄（すなわちデバイス１０
４のしきい値電圧）の増加に対応してI₁₀₄の減少
がもたらされる。一方これによりデバイス１０３
のソースとドレイン間の電圧の減少が生じる。す
ると、デバイス１０２を切換えるのに必要なゲー
ト電圧が増加し、Vt₁₀₂の増加に対する補償が行
なわれることになる。

デバイス１０９，１１０におけるしきい値電圧
の変化は、それぞれデバイス１１１，１１４にお
けるしきい値電圧の変化を補償する役目を果た
す。すなわち、Vt₁₀₉とVt₁₁₀とが減少するにつ
れ、結点Ｆの電位が上昇する傾向にある。という
のは、エンハンス形のデバイス１０９，１１０の
両方のしきい値電圧よりも結点Ｂの電圧が低くな
るためには、結点Ｂの電位はより一層下降する必
要があるからである。これに対して、デバイスマ
ツチングにより、デバイス１１１，１１４の双方
のしきい値電圧は減少してゆく。結局、デバイス
１１１，１１４をオンにし、デバイス１１５をオ
フにするためには、結点Ｆの電位はそれ以上上昇
する必要がないということである。

この回路のユーザーに役立つ利点が幾つかあ
る。それは、電荷汲み上げ回路の出力をオフにす
べきときには電力の散逸をきわめて小さくするこ
とができる、ということである。そして、感知回
路１００の入力端に多結晶シリコンの抵抗器を使
用したことにより、電荷汲み上げ制御回路に組み
込まれた差動増幅回路の入力ゲート上に加える電
圧は低電圧でよい。また、電荷汲み上げ作用を正
確に制御するために、デバイスパラメータの追従
（tracking）が利用されている。さらに、出力電
圧の制御状態を保ちながら、電力を犠牲にするこ
となく電荷汲み上げ回路の出力の立ち上がりを速
くすることができる。

(d) CGパワーダウン回路第５図は、第１図におけるCGパワーダウン
回路５６（第１図）の回路図をあらわすもので
ある。この回路において、デバイス１５０は電
荷汲み上げ回路４８（第１図）の出力デバイス
である。同様にキヤパシタＣ１は不揮発性
RAMアレイの制御ゲートのキヤパシタンスの
総和をあらわすものである。電荷汲み上げ回路
４８の出力端子はデバイス１５２，１５４，１
５６，１５８を介して接地されている。また、
デバイス１５２のゲートにはバイアス回路１６
０が接続されている。バイアス回路１６０は
FETデバイス１６１，１６２，１６３よりな
る。デバイス１６４はデバイス１５２のゲート
とアース端子の間に接続され、キヤバシタンス
により電圧を保持する役割を果たす。同様にし
て、バイアス回路１６８がデバイス１５４のド
レイン電極とソース電極との間に接続されてい
る。バイアス回路１６８は、デバイス１６５，
１６６からなる。デバイス１６７は、キヤパシ
タンスにより電圧を保持する役割を果たす。こ
のCGパワーダウン回路の機能は、CG電荷汲み
上げ回路４８の出力電圧を調節することにあ
る。

(d‐1) CGパワーダウン回路の作用パワーダウンサイクルの間は、CG電荷汲
み上げ回路４８の出力端子とアースの間の導
通経路が、デバイス１５２，１５４，１５６
及び１５８によつて設けられる。尚、パワー
ダウンサイクルに先行し、及びパワーダウン
サイクルの間において、デバイス１５２，１
５４，１５６及び１５８の各々のゲートが適
正にバイアスされているならば、これら４つ
のデバイスの導通によりCG電荷汲み上げ回
路４８の出力電圧は次第に下降してゆくはず
である。このデバイス１５２のゲートに対す
るバイアスはデバイス１６１，１６２，１６
３によつて与えられる。また、デバイス１５
２のゲートには結点NDが連結されており、
これにより結点NDの電位は、デバイス１６
１，１６２，１６３の３個分のしきい値電圧
を加えた値に設定される。尚、その３個分の
しきい値電圧の和は、電荷汲み上げ回路の出
力電圧よりも低いものとする。また、結点
NDにはFETのゲートしか接続されていない
ので、電荷汲み上げ回路の出力には直流負荷
がかからない。同様に、デバイス１５４に
は、デバイス１６５，１６６によりバイアス
電圧が加えられる。デバイス１６４，１６７
は、電荷汲み上げ回路がパワーダウンされる
ときにキヤパシタにより電圧を保持する役目
を果たす。尚、もしデバイス１６４，１６７
による電圧保持作用がなければ、大型のデバ
イス１５２，１５４によつて容量的に結合さ
れることにより、結点ND，NGの電位が下
降し、デバイス１５２，１５４のそれぞれを
通過する電流が減少してしまうだろう。この
ことには注意しておかなければならない。ま
た、制御ゲートの放電を速くするために、こ
れらのデバイス１５２，１５４，１５６，１
５８を通過する電流経路を導通状態に維持し
ておくことが必要である。

デバイス１５６のゲートにはある予定の電
圧である5Vが加えられており、これにより
結点NJの電圧が5Vより上のデプリーシヨン
しきい値以上に上昇することが防止される。
尚、このデプリーシヨンしきい値は約7Vで
ある。デバイス１５８は論理信号PD２０に
よつて切り換えられる。この論理信号PD２
０はCGパワーダウン論理回路７２（第１図）
から出力される。この信号PD２０の発生に
よりパワーダウンサイクルが開始される。こ
こで、FETデバイス１５２，１５４，１５
６，１５８は、各結線における接合破壊を防
止するために比較的高い電圧に耐え得るもの
でなくてはならない。このため防護リングの
技術が使用されている。すなわち、デバイス
１５８以外のすべてのデバイスは、ゲートの
破壊を防止するのに十分な高電位に保たれた
電界遮蔽板により完全にとり囲まれている。

このパワーダウン回路を使用するユーザー
に役立つ利点が幾つかある。それは、この回
路が、チツプ上の電荷汲み上げ回路から、直
列配置された複数のFETデバイスを分割す
る適正なバイアス電圧を得て電圧の制御を行
うための手段を備えていることである。ま
た、この回路は電荷汲み上げ回路に直流負荷
を加えることがない。さらに、互いに独立し
た電荷拘束用結点（NG及びND）間の各々
のデバイスに亘つて、デバイスの防壊を防止
をするための電圧レベルの最適化がはかられ
る。さらにこの最適電圧のレベルは、電荷汲
み上げ動作の間（パワーダウン回路がオフの
とき）、及びチツプのパワーダウンサイクル
の間（パワーダウン回路が作動し電荷汲み上
げ回路が不作動であるとき）維持される。

(e) SPパワーダウン回路第６図は、第１図におけるSPパワーダウン
回路３４の回路図を示すものである。この回路
の機能はSP電荷汲み上げ回路２８の出力電圧
をパワーダウン（低減または調節）し、以て記
憶用プレートの電圧を予定のレベルまで低下さ
せることにある。この回路はFETデバイス１
７０とFETデバイス１７２とを備えている。
これらのFETデバイス１７０，１７２のドレ
イン電極は記憶用プレート（SP）に接続され
ている。尚、第６図におけるデカツプリングキ
ヤパシタンスは記憶用プレートのキヤパシタン
スをあらわすものである。FETデバイス１７
２のソース電極は接地され、そのゲート電極は
PD8 Outで示されるSPパワーダウン論理回路
６０（第１図）の出力端子に接続されている。
FETデバイス１７０のソース電極にはVDD電
源が接続され、そのゲート電極には導線５８を
介して主要論理回路６４（第１図）からの信号
を入力する。

(e‐1) SPパワーダウン回路の作用作用において、PD8 Out信号がハイレベ
ルであるときは、この回路により記憶用プレ
ートの放電が行なわれる。一方、導線５８を
介して供給される主要論理回路６０からの論
理信号がハイレベルであるなら、記憶用プレ
ートは電源電圧VDDにクランプされる。こ
のとき、実質的に、デバイス１７０は記憶用
プレートを電源に接続するための低抵抗デバ
イスとしてはたらく。

(f) SPパワーダウン論理回路第７図は、第１図におけるSPパワーダウン
論理回路６０の回路図をあらわすものである。
この回路の機能はPD8 Out制御信号を発生す
ることにある。上述したように、PD8 Out信
号は、SPパワーダウン回路３４にSP電荷汲み
上げ回路２４の出力電圧の制御を指示するため
のものである。

SPパワーダウン論理回路は“SAVE”ラツ
チ１７４、PD8 Outラツチ１７６及びＬラツ
チ１７８とを備えている。“SAVE”ラツチ１
７４はPD8 Outラツチ１７６に接続されてい
る。同様にしてＬラツチ１７８も、PD8 Out
ラツチ１７６に接続されている。制御信号ICG
はインバータ１８０により反転されPD8 Out
１７６に入力される。また同様に、CG電荷汲
み上げ回路４８の端子５２（第１図）から供給
される制御信号CGはインバータ１８２によつ
て反転されPD8 Outラツチ１７６に入力され
る。SPパワーダウン論理回路の機能は、複数
の制御信号（“SAVE”、“GET”、ICG、ISP、
NCG）を監視して、SPパワーダウン回路３４
に対して、SP電荷汲み上げ回路２８（第１図）
の出力電圧の制御を指令するためのPD8 Out
信号を作成することにある。

“SAVE”ラツチ１７４は、デプリーシヨン
形のFETデバイス３６，３９とエンハンス形
のFETデバイス３７，３８，４０，４１，４
２とから成つている。また、PD8 Outラツチ
１７６はデプリーシヨン形のFETデバイス２
０，２２，３２とエンハンス形のFETデバイ
ス１４，１５，１８，１９，２１，２３，２
４，２５，２６，２７，２８，３０，３１，３
２，３３とから成つている。さらに、Ｌラツチ
１７８はデプリーシヨン形のFETデバイス３，
５と、エンハンス形のFETデバイス１，２，
４，６，９，１０，１１，１２，１３とから成
つている。また、インバータ１８０はデプリー
シヨン形のFETデバイス７とエンハンス形の
FETデバイス８とから成つている。ただし、
これらの結線配置は第７図に示すものに限定さ
れず、本発明の主旨を逸脱しない範囲内でさま
ざまの実施例が存在し得るので、第７図の結線
配置がほんの一例を示すものにすぎないことを
理解されたい。

(f‐1) SPパワーダウン論理回路の作用さて、“SAVE”ラツチ１７４の機能は、
“SAVE”信号と“GET”信号のどちらが、
実行された不揮発性動作であるのかを記憶し
ておくことにある。既に述べたように、
“SAVE”と“GET”とはチツプが所望の機
能のうちの一つを行うために、ある所定のレ
ベルの電圧が必要であるときにチツプから供
給される外部発生制御信号である。“SAVE”
ラツチ１７４はまた、もし揮発状態でSPパ
ワーダウン論理回路がパワーアツプしても、
“SAVE”Ｌ端子がハイレベル状態にとどま
ることを保証する。“SAVE”ラツチは
“SAVE”信号及び“GET”信号を個別に受
け取り、“SAVE”Ｌ信号及び“GET”Ｌ信
号とを出力する。そして、“SAVE”信号が
ハイレベルであれば、“GET”Ｌはローレベ
ルに引き下げられ、一方これにより
“SAVE”Ｌはハイレベルとなる。次に、
“GET”信号がハイレベルになると、
“SAVE”Ｌはプルダウンされ、“GET”Ｌ
がハイレベルとなる。

Ｌラツチ１７８の機能は、基本的には
“SAVE”及び“GET”信号に個別に追従す
る信号を作成することにある。ただし、その
作成される信号は“GET”の立ち下がりの
あと記憶用フレートが＋5Vにパワーバツク
されるまでの間はハイレベルにとどまる。そ
して、記憶用プレートが＋5Vにパワーバツ
クされると、SP電荷汲み上げ制御回路２２
から出力される信号ISPが出力される。Ｌラ
ツチ１７８には“SAVE”、“GET”、
“”、“”、“SAVE”Ｌ、“GET”
Ｌ、及びISPという制御信号が入力される。
これにより、Ｌラツチ１７８は信号Ｌ Out
を出力する。そして、“SAVE”または
“GET”信号のうち一方がハイレベルである
と、Ｌ Outも同様にハイレベルとなる。ま
た、もし“”と“SAVE”Ｌの両方が
ハイレベルであるか、ISPと“”と
“GET”Ｌがともにハイレベルであるかのど
ちらかであれば、Ｌ Outはアースに落とさ
れる。Ｌラツチ１７８の状態は、アースに通
じる複数の経路のうちの一つがオンであると
きのみ変化する。

PD8 Outラツチ１７６は記憶用プレート
をパワーダウンするための信号を発する。
PD8 Outラツチ１７６には、Ｌ Out、
ICG、CG、、“”、ISP、“GET”Ｌ、
“”及び“SAVE”Ｌという制御信号
が入力される。これらの信号はPD8 Outラ
ツチ１７６の各部で処理され、PD8 Out信
号が作成され、発生される。

(g) 主要論理回路第８図は、主要論理回路６４（第１図）のブ
ロツク図を示すものである。主要論理回路６４
の機能は第１図“MAIN”で示す信号を作成
し、その信号を端子５８を介してSPパワーダ
ウン回路３４（第１図）に供給することにあ
る。この信号は、SPパワーダウン回路３４に
対して、電源VDDへの低抵抗の導通経路を介
して記憶用プレートを＋5Vにクランプするよ
うに指令するためのものである。尚、電源
VDDへの低抵抗経路については、SPパワーダ
ウン回路に関連して既に述べてある。この
“MAIN”信号（第１図）は従つて、記憶用プ
レート（SP）に対し、その電圧を上昇させる
ように電荷が送り込まれているとき、または電
圧を降下させるように電荷が汲み上げられてい
るときには常にハイレベルである。主要論理回
路６４はラツチ１８０を備えている。ラツチ１
８０は一対の入力端子を有しており、一方の入
力端子には組み合わせ論理回路１８２を、他方
の入力端子には組み合わせ論理回路１８４を接
続する。そして組み合わせ論理回路１８２によ
りラツチ１８０がセツトされ、組み合わせ論理
回路１８４によりラツチ１８０がリセツトされ
る。組み合わせ論理回路１８２はAND（第８，
９図では“Ａ”と略記する）回路１８６，１８
８を備えており、これらのAND回路１８６，
１８８はOR回路１９０に接続されている。制
御信号“”、“”、及びISPがAND回
路１８６の入力端子に供給される。同様に、制
御信号PD20（CGパワーダウン論理回路７２の
出力信号）、“SAVE”ＬがAND回路１８８の
入力端子に供給される。これら５つの制御信号
はラツチ１８０をセツトするために使用され
る。組み合わせ論理回路１８４はAND回路１
９２と、そのAND回路１９２に接続されたOR
回路１９４とよりなる。AND回路１９２の入
力端子には制御信号と“SAVE”とが入力
され、OR回路１９４の一方の入力端子には制
御信号“GET”が入力され、これらによつて
ラツチ１８０をリセツトするための信号が作成
される。

(h) CGパワーダウン論理回路第９図は、第１図におけるCGパワーダウン
論理回路７２の詳細なブロツク図を示すもので
ある。既に述べたように、CGパワーダウン論
理回路７２の機能は制御信号PD20を発生する
ことにある。この制御信号は、CGパワーダウ
ン回路５６（第１図）に対し、CG電荷汲み上
げ回路の出力電圧を所望のレベルに調節する必
要があることを指示する。

さて、第２Ａ，２Ｂ図において、“SAVE”
信号の立ち下がる瞬間に注目すると、CGパワ
ーダウン論理回路７２から制御信号PD20が発
生されてその信号がCGパワーダウン回路５６
に送られて制御ゲートの放電を促す。次にICG
の上昇により、新たな所望の電圧レベル
（8.5V）に制御ゲートが達したことがわかる
と、制御信号PD20は下降する。また、“GET”
がハイレベルであると、制御信号PD20もハイ
レベルにとどまり、これにより制御ゲートの電
位はアース電位に下降し、その電位に保持され
る。次に“GET”が下降するとPD20も下降
し、これにより制御ゲートに再び電荷をたくわ
えることが可能となる。

第９図に戻つて、CGパワーダウン論理回路
はラツチ２００を備えている。ラツチ２００の
入力端子には、ラツチ２００のセツト用の組み
合わせ論理回路２０２と、ラツチ２００のリセ
ツト用の組み合わせ論理回路２０４とが接続さ
れている。組み合わせ論理回路２０２は、
AND回路２０６，２０８と、OR回路２１０と
よりなる。同様に、組み合わせ論理回路２０４
はAND回路２１２，２１４と、OR回路２１６
とよりなる。第９図に示すとおり各AND回路
２０６，２０８，２１２，２１４にはそれぞれ
制御信号GET、CG、ISP；ISP、SAVE1、
SAVE；ICG、、SAVE1；、が
入力され、これらによつて制御信号PD20が適
正に作成され出力される。

［発明の効果］以上のように、この発明によれば、例えば不揮
発性ダイナミツクRAMに適合するような、電荷
供給能力の大きい電圧発生回路が得られる。

【図面の簡単な説明】

第１図はこの発明の電圧発生回路のブロツク
図、第２Ａ図及び第２Ｂ図は制御信号のタイムチ
ヤート、第３Ａ図及び第３Ｂ図の組み合わせであ
る第３図は第１図の発振器の回路図、第４Ａ図及
び第４Ｂ図の組み合わせである第４図は第１図の
電荷汲み上げ制御回路の回路図、第５図は第１図
のCGパワーダウン回路の回路図、第６図は第１
図のSPパワーダウン回路の回路図、第７図はSP
パワーダウン論理回路の回路図、第８図は第１図
の主要論理回路のブロツク図、第９図は第１図の
CGパワーダウン論理回路の回路図である。１２
……第１の電荷汲み上げ手段としてのSP電荷汲
み上げ回路、４８……第２の電荷汲み上げ手段と
してのCG電荷汲み上げ回路、２２，６０，６４
……第１の制御手段としてのSP電荷汲み上げ制
御回路、SPパワーダウン論理回路及び主要論理
回路、SAVE、GET……外部制御信号、４４，
７２……第２の制御手段としてのCG電荷汲み上
げ制御回路及びCGパワーダウン論理回路、３４
……第１のパワーダウン制御手段としてのSPパ
ワーダウン回路、５６…第２のパワーダウン制御
手段としてのCGパワーダウン回路。

Claims

【特許請求の範囲】１第１および第２の他励型発振器の各出力に関
連した入力を受信して増幅された出力を発生する
第１および第２のチヤージ・ポンプを含み、各々
複数の高電位レベルを選択的に出力しうる第１お
よび第２の可変電圧手段と、該可変電圧出力手段の各々の出力レベルを、常
時は、相互に異なる第１および第２の高電位から
成る第１組の電位レベルに、第１動作モードで
は、上記第１高電位よりも高い、高電位および接
地電位を含む低電位から成る第２組の電位レベル
に、ならびに、第２動作モードでは、接地電位を
含む低電位および上記第２高電位よりも高い高電
位から成る第３組の電位レベルに変更し維持する
ように各チヤージ・ポンプを制御するための第１
および第２の制御手段と、を備えた集積回路チツプにおける電圧発生回路で
あつて、上記可変電圧出力手段は、上記各制御手段の制
御の下に、上記低電位との間に放電路を形成して
出力電圧を上記低電位レベルおよび上記第１組の
高電位レベルに急速に下降させるための第１およ
び第２のパワーダウン回路と、出力電圧を上記各
制御手段へフイード・バツクするためのフイー
ド・バツク回路とを含んでおり、上記制御手段は、上記第１および第２の動作モ
ードを指定する外部信号に応答して、可変電圧出
力手段の出力電圧が上記第２および第３組の高電
位レベルに達する迄、上記発振器を作動させて制
御信号をチヤージ・ポンプへ供給する一方、対応
する高レベルに到達した後は発振器を停止して制
御信号の供給を中断するよう構成されており、集積回路チツプを駆動するための異なる複数組
の電位レベルを選択的に供給しうる閉ループ制御
型チヤージ・ポンプを含む事を特徴とする上記電
圧発生回路。