JPH11220026A - 半導体素子の配線形成方法 - Google Patents
半導体素子の配線形成方法Info
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- JPH11220026A JPH11220026A JP10232834A JP23283498A JPH11220026A JP H11220026 A JPH11220026 A JP H11220026A JP 10232834 A JP10232834 A JP 10232834A JP 23283498 A JP23283498 A JP 23283498A JP H11220026 A JPH11220026 A JP H11220026A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/031—Manufacture or treatment of conductive parts of the interconnections
- H10W20/032—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers
- H10W20/033—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers in openings in dielectrics
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- H—ELECTRICITY
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- H10W20/056—Manufacture or treatment of conductive parts of the interconnections by filling conductive material into holes, grooves or trenches
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 漏れ電流の発生及び配線ライン間の短絡を
防止するのに適した半導体素子の配線形成方法を提供す
る。 【解決手段】 半導体基板１１上にコンタクトホール１
３を有するＩＬＤ層１２を形成する段階と、前記コンタ
クトホール１３を含むＩＬＤ層１２の全面にバリヤメタ
ル層１４を形成する段階と、前記バリヤメタル層１４の
表面に非晶質シリコン層１５を形成する段階と、前記非
晶質シリコン層１５の表面に沿ってオーバーハングが発
生するよう第１タングステン層１６を形成する段階と、
前記第１タングステン層１６のオーバーハング部分を除
去する段階と、前記コンタクトホール１３を含む第１タ
ングステン層１６の全面に第２タングステン層１７を形
成する段階と、を備える半導体素子の配線形成方法。
防止するのに適した半導体素子の配線形成方法を提供す
る。 【解決手段】 半導体基板１１上にコンタクトホール１
３を有するＩＬＤ層１２を形成する段階と、前記コンタ
クトホール１３を含むＩＬＤ層１２の全面にバリヤメタ
ル層１４を形成する段階と、前記バリヤメタル層１４の
表面に非晶質シリコン層１５を形成する段階と、前記非
晶質シリコン層１５の表面に沿ってオーバーハングが発
生するよう第１タングステン層１６を形成する段階と、
前記第１タングステン層１６のオーバーハング部分を除
去する段階と、前記コンタクトホール１３を含む第１タ
ングステン層１６の全面に第２タングステン層１７を形
成する段階と、を備える半導体素子の配線形成方法。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子の配線形
成方法に関し、特に漏れ電流の発生及び配線ライン間の
短絡を防止するのに適した半導体素子の配線形成方法に
関する。
成方法に関し、特に漏れ電流の発生及び配線ライン間の
短絡を防止するのに適した半導体素子の配線形成方法に
関する。
【０００２】
【従来の技術】ＭＯＳ(Metal Oxide Semiconductor)デ
バイスにおける電極配線技術は、ゲート電極、ソース／
ドレイン不純物拡散領域、コンタクト、及び各素子を相
互接続するアルミニウム配線等に分類される。スケーリ
ング法則による素子寸法や電源電圧の１／Ｋの低下によ
って、電極配線の特性は影響を受ける。このとき、ゲー
ト電極に関しては、抵抗がＫ培に増加するため、信号伝
達の遅延時間が増加して素子動作速度の低下をもたら
す。そして、コンタクトに関しては、抵抗がＫ2倍に増
加するため、電流密度がＫ培に増加して配線としての信
頼性が低下する。又、配線に関しては、Ｋ培の抵抗の増
大とＫ培の電流密度の増大を引き起こすためイレクトロ
マイグレーション(EM:Electromigration)によって配線
の信頼性が低下する。
バイスにおける電極配線技術は、ゲート電極、ソース／
ドレイン不純物拡散領域、コンタクト、及び各素子を相
互接続するアルミニウム配線等に分類される。スケーリ
ング法則による素子寸法や電源電圧の１／Ｋの低下によ
って、電極配線の特性は影響を受ける。このとき、ゲー
ト電極に関しては、抵抗がＫ培に増加するため、信号伝
達の遅延時間が増加して素子動作速度の低下をもたら
す。そして、コンタクトに関しては、抵抗がＫ2倍に増
加するため、電流密度がＫ培に増加して配線としての信
頼性が低下する。又、配線に関しては、Ｋ培の抵抗の増
大とＫ培の電流密度の増大を引き起こすためイレクトロ
マイグレーション(EM:Electromigration)によって配線
の信頼性が低下する。
【０００３】また、ゲート電極に使用される材料は、ゲ
ート電極以外にメモリのワード線等の配線にも用いられ
るため、抵抗率の低い材料が使用される。特に、デザイ
ンルールがサブミクロン化するに従って、微細化による
配線抵抗(R)の増加と、配線ピッチの縮小による静電容
量(C)の増大とによって、ＲＣに起因する伝達遅延の問
題が発生する。例えば、デザインルールが１μｍ以下で
ある場合、一般的にゲート電極の材料として使用したポ
リシリコンをそのまま使用すると、上述したデザインル
ールの微細化及びＲＣの伝達遅延の問題に起因して高集
積化による動作速度の向上が図られず、動作速度及び信
頼性の面で問題が生じる。これは、ドープされたポリシ
リコンの比抵抗（抵抗率)が２００μΩ・ｃｍ以上であ
るためである。
ート電極以外にメモリのワード線等の配線にも用いられ
るため、抵抗率の低い材料が使用される。特に、デザイ
ンルールがサブミクロン化するに従って、微細化による
配線抵抗(R)の増加と、配線ピッチの縮小による静電容
量(C)の増大とによって、ＲＣに起因する伝達遅延の問
題が発生する。例えば、デザインルールが１μｍ以下で
ある場合、一般的にゲート電極の材料として使用したポ
リシリコンをそのまま使用すると、上述したデザインル
ールの微細化及びＲＣの伝達遅延の問題に起因して高集
積化による動作速度の向上が図られず、動作速度及び信
頼性の面で問題が生じる。これは、ドープされたポリシ
リコンの比抵抗（抵抗率)が２００μΩ・ｃｍ以上であ
るためである。
【０００４】そのため、抵抗を減少させるために、比較
的に段差被覆(step coverage)特性に優れ、且つ比抵抗
がほぼ１００μΩ・ｃｍであるＷＳｉｘ膜をポリシリコ
ン層上に蒸着して電極として用いることができる。すな
わち、ポリサイド(polycide)（ポリシリコン＋高融点金
属(refractory)シリサイド）構造を用いてＷＳｉｘ膜を
電極（通常ワードライン）として使用するようになっ
た。しかしながら、上記したように、比抵抗が約１００
μΩ・ｃｍであるＷＳｉｘ膜も、デザインルールが約
０．５μｍの線幅以下の場合には、その有効性が失われ
ることが知られている。このような問題を解消するため
に、タングステンＷ（比抵抗１０μΩ・ｃｍ以下）、Ｔ
ｉＳｉ2（比抵抗２０μΩ・ｃｍ以下）、ＣＯＳｉ2（比
抵抗２０μΩ・ｃｍ以下）、そしてＴｉＮ（比抵抗３０
μΩ・ｃｍ以下）等の材料を用いる研究が活発に進んで
いる。更に、半導体素子の集積化が進むに従って、素子
の電気的な接続のためのコンタクトホールの縦横比が急
激に増加するようになり、これによりコンタクトホール
を埋める際の段差改善の問題が生じるようになった。
的に段差被覆(step coverage)特性に優れ、且つ比抵抗
がほぼ１００μΩ・ｃｍであるＷＳｉｘ膜をポリシリコ
ン層上に蒸着して電極として用いることができる。すな
わち、ポリサイド(polycide)（ポリシリコン＋高融点金
属(refractory)シリサイド）構造を用いてＷＳｉｘ膜を
電極（通常ワードライン）として使用するようになっ
た。しかしながら、上記したように、比抵抗が約１００
μΩ・ｃｍであるＷＳｉｘ膜も、デザインルールが約
０．５μｍの線幅以下の場合には、その有効性が失われ
ることが知られている。このような問題を解消するため
に、タングステンＷ（比抵抗１０μΩ・ｃｍ以下）、Ｔ
ｉＳｉ2（比抵抗２０μΩ・ｃｍ以下）、ＣＯＳｉ2（比
抵抗２０μΩ・ｃｍ以下）、そしてＴｉＮ（比抵抗３０
μΩ・ｃｍ以下）等の材料を用いる研究が活発に進んで
いる。更に、半導体素子の集積化が進むに従って、素子
の電気的な接続のためのコンタクトホールの縦横比が急
激に増加するようになり、これによりコンタクトホール
を埋める際の段差改善の問題が生じるようになった。
【０００５】以下、かかる従来の半導体素子の配線形成
方法を添付図面に基づき説明する。図１（ａ）〜図２は
従来の半導体素子の配線形成工程を示す断面図である。
まず、図１（ａ）に示すように、半導体基板１上に酸化
膜２を蒸着した後、前記酸化膜２上に感光膜ＰＲを塗布
する。その後、露光及び現像工程によりコンタクトホー
ル形成領域を定義してコンタクト形成領域の感光膜ＰＲ
を除去するように選択的にパターニングする。次いで、
パターニングされた前記感光膜ＰＲをマスクとして用い
て食刻工程で前記酸化膜２を選択的に除去することによ
り、前記半導体基板１が露出するようにコンタクトホー
ル３を形成する。ここで、前記酸化膜２はＩＬＤ(Inter
Layer Dielectric)層、即ち層間絶縁層である。
方法を添付図面に基づき説明する。図１（ａ）〜図２は
従来の半導体素子の配線形成工程を示す断面図である。
まず、図１（ａ）に示すように、半導体基板１上に酸化
膜２を蒸着した後、前記酸化膜２上に感光膜ＰＲを塗布
する。その後、露光及び現像工程によりコンタクトホー
ル形成領域を定義してコンタクト形成領域の感光膜ＰＲ
を除去するように選択的にパターニングする。次いで、
パターニングされた前記感光膜ＰＲをマスクとして用い
て食刻工程で前記酸化膜２を選択的に除去することによ
り、前記半導体基板１が露出するようにコンタクトホー
ル３を形成する。ここで、前記酸化膜２はＩＬＤ(Inter
Layer Dielectric)層、即ち層間絶縁層である。
【０００６】図１（ｂ）に示すように、前記感光膜ＰＲ
を除去する。次いで、前記コンタクトホール３内の前記
半導体基板１の上面及びコンタクトホール３の内壁を含
む酸化膜２の全面にＴｉ(Titanium)／ＴｉＮ(Titanium
Nitride)からなるバリヤメタル層４を形成する。このと
き、前記バリヤメタル層４は、後の工程で形成される配
線層の特性変化を防止するために形成される。
を除去する。次いで、前記コンタクトホール３内の前記
半導体基板１の上面及びコンタクトホール３の内壁を含
む酸化膜２の全面にＴｉ(Titanium)／ＴｉＮ(Titanium
Nitride)からなるバリヤメタル層４を形成する。このと
き、前記バリヤメタル層４は、後の工程で形成される配
線層の特性変化を防止するために形成される。
【０００７】ここで、半導体素子が高集積化するほど臨
界寸法ＣＤは減少しコンタクトホール３の縦横比は増加
するため、コンタクトホール３の内壁及び底部のコーナ
ー部Ｂにおけるバリヤメタル層４の蒸着量がコンタクト
ホールの上部Ａからボトムに向かうに従って減少するオ
ーバーハングが発生することが分かる。この現象は６４
Ｍ級以上の素子を製造するコンタクトホールにおいては
更に悪化する問題であり、底部のコーナー部Ｂでは酸化
膜２がそのまま露出される場合もある。このような現象
を防止するべく、コリメータを用いてコンタクトホール
３の隅々にバリヤメタル層４を蒸着する方法、又はバリ
ヤメタル層４の蒸着時間を延ばしてボトムのコーナー部
Ｂにバリヤメタルを蒸着する方法を用いることが可能で
ある。
界寸法ＣＤは減少しコンタクトホール３の縦横比は増加
するため、コンタクトホール３の内壁及び底部のコーナ
ー部Ｂにおけるバリヤメタル層４の蒸着量がコンタクト
ホールの上部Ａからボトムに向かうに従って減少するオ
ーバーハングが発生することが分かる。この現象は６４
Ｍ級以上の素子を製造するコンタクトホールにおいては
更に悪化する問題であり、底部のコーナー部Ｂでは酸化
膜２がそのまま露出される場合もある。このような現象
を防止するべく、コリメータを用いてコンタクトホール
３の隅々にバリヤメタル層４を蒸着する方法、又はバリ
ヤメタル層４の蒸着時間を延ばしてボトムのコーナー部
Ｂにバリヤメタルを蒸着する方法を用いることが可能で
ある。
【０００８】図２に示すように、前記コンタクトホール
３を含む前記バリヤメタル層４の全面に化学気相蒸着
（CVD: Chemical Vapor Deposition)法でタングステン
層５を形成する。
３を含む前記バリヤメタル層４の全面に化学気相蒸着
（CVD: Chemical Vapor Deposition)法でタングステン
層５を形成する。
【０００９】ここで、前記化学気相蒸着法の概念につい
て簡単に説明すると、積層される物質の原子を含んだ化
学物質が反応室に導入され、その反応室で化学物質（ガ
ス状態）が他のガスと反応して所望の物質が生成され、
その生成された物質が基板の表面に積層されることを利
用する。その後、不要な物質（ガスを含む）は反応室か
ら排出される。
て簡単に説明すると、積層される物質の原子を含んだ化
学物質が反応室に導入され、その反応室で化学物質（ガ
ス状態）が他のガスと反応して所望の物質が生成され、
その生成された物質が基板の表面に積層されることを利
用する。その後、不要な物質（ガスを含む）は反応室か
ら排出される。
【００１０】以下、前記タングステン層５を形成する工
程について説明する。まず、タングステン層５を形成す
るための初期反応によりシード層を形成する。すなわ
ち、前記バリヤメタル層４までの工程が完了した後、前
記基板の全面にＳｉＨ4ガスを流すと、ＳｉＨ4（ガス）
→非晶質Ｓｉ＋２Ｈ2（ガス）のような反応によって前
記バリヤメタル層４上に非晶質シリコンを材料としてシ
ード層（図示せず）が形成される。ここで、前記ＳｉＨ
4ガスは２５ＳＣＣＭ(StandardCubic Centimeter per M
inute)にて５秒間という条件で流される。
程について説明する。まず、タングステン層５を形成す
るための初期反応によりシード層を形成する。すなわ
ち、前記バリヤメタル層４までの工程が完了した後、前
記基板の全面にＳｉＨ4ガスを流すと、ＳｉＨ4（ガス）
→非晶質Ｓｉ＋２Ｈ2（ガス）のような反応によって前
記バリヤメタル層４上に非晶質シリコンを材料としてシ
ード層（図示せず）が形成される。ここで、前記ＳｉＨ
4ガスは２５ＳＣＣＭ(StandardCubic Centimeter per M
inute)にて５秒間という条件で流される。
【００１１】次いで、前記非晶質シリコン層がシード層
として形成されたバリヤメタル層４上に、ＳｉＨ4ガス
及びＷＦ6ガスを流すことにより、３ＳｉＨ4（ガス）＋
２ＷＦ6（ガス）→２Ｗ＋３ＳｉＦ4（ガス）＋６Ｈ
2（ガス）のようにバリヤメタル層４上にタングステン
層５が蒸着し始める。前記タングステン層５は２Ｗの物
性を有するが、このような２Ｗのタングステンは蒸着率
が速く、且つ粘着性に優れている。次いで、前記２Ｗの
物性を有するタングステン層５にＷの物性を有するタン
グステン層５を蒸着する。すなわち、Ｈ2ガス及びＷＦ6
ガスを流すことにより、３Ｈ2（ガス）＋ＷＦ6（ガス）
→Ｗ＋６ＨＦ（ガス）のように２Ｗの物性を有するタン
グステン層５上にＷの物性を有するタングステン層５が
蒸着される。このとき、２Ｗの物性を有するタングステ
ン層上にＷの物性を有するタングステンを蒸着する理由
は、Ｗの物性を有するタングステン層５が２Ｗに比べて
段差被覆性および蒸着率(deposition ratio)に優れてい
るためである。しかし、前記バリヤメタル層４がオーバ
ーハング状態に形成されているため、前記タングステン
層５をバリヤメタル層４上に蒸着する際、コンタクトホ
ール３内にタングステン層５が完全に形成されずボイド
６が形成される。
として形成されたバリヤメタル層４上に、ＳｉＨ4ガス
及びＷＦ6ガスを流すことにより、３ＳｉＨ4（ガス）＋
２ＷＦ6（ガス）→２Ｗ＋３ＳｉＦ4（ガス）＋６Ｈ
2（ガス）のようにバリヤメタル層４上にタングステン
層５が蒸着し始める。前記タングステン層５は２Ｗの物
性を有するが、このような２Ｗのタングステンは蒸着率
が速く、且つ粘着性に優れている。次いで、前記２Ｗの
物性を有するタングステン層５にＷの物性を有するタン
グステン層５を蒸着する。すなわち、Ｈ2ガス及びＷＦ6
ガスを流すことにより、３Ｈ2（ガス）＋ＷＦ6（ガス）
→Ｗ＋６ＨＦ（ガス）のように２Ｗの物性を有するタン
グステン層５上にＷの物性を有するタングステン層５が
蒸着される。このとき、２Ｗの物性を有するタングステ
ン層上にＷの物性を有するタングステンを蒸着する理由
は、Ｗの物性を有するタングステン層５が２Ｗに比べて
段差被覆性および蒸着率(deposition ratio)に優れてい
るためである。しかし、前記バリヤメタル層４がオーバ
ーハング状態に形成されているため、前記タングステン
層５をバリヤメタル層４上に蒸着する際、コンタクトホ
ール３内にタングステン層５が完全に形成されずボイド
６が形成される。
【００１２】
【発明が解決しようとする課題】従来の半導体素子の配
線形成方法においては次のような問題があった。第１
に、半導体素子が高集積化するほど臨界寸法は減少し、
かつコンタクトホールの縦横比が増加するため、コンタ
クトホールの底部のコーナー部にはバリヤメタル層が形
成されないオーバーハング問題が発生するようになる。
これにより、タングステンを蒸着するための化学反応中
にＷＦ6ガスがコンタクトホール内のバリヤメタル層の
ＴｉＮを通過し拡散してＴｉと結合するとＴｉＦ3（ガ
ス）が発生し、該ＴｉＦ3ガスはバリヤメタル層にＶＯ
ＬＣＡＮＯ問題を発生させる。即ち、コンタクトホール
内で発生したＴｉＦ3ガスが上方に噴出することによ
り、バリヤメタル層が損傷する。このとき、前記ＶＯＬ
ＣＡＮＯ問題は配線ライン間の間隙が微細な場合、隣接
する配線層間に短絡問題を発生させることになる。又、
半導体基板内へＷＦ6ガスが直接に拡散する場合、侵食
を誘発して半導体基板の特性を低下させるため、漏れ電
流発生の原因となる等、素子の特性を低下させる。
線形成方法においては次のような問題があった。第１
に、半導体素子が高集積化するほど臨界寸法は減少し、
かつコンタクトホールの縦横比が増加するため、コンタ
クトホールの底部のコーナー部にはバリヤメタル層が形
成されないオーバーハング問題が発生するようになる。
これにより、タングステンを蒸着するための化学反応中
にＷＦ6ガスがコンタクトホール内のバリヤメタル層の
ＴｉＮを通過し拡散してＴｉと結合するとＴｉＦ3（ガ
ス）が発生し、該ＴｉＦ3ガスはバリヤメタル層にＶＯ
ＬＣＡＮＯ問題を発生させる。即ち、コンタクトホール
内で発生したＴｉＦ3ガスが上方に噴出することによ
り、バリヤメタル層が損傷する。このとき、前記ＶＯＬ
ＣＡＮＯ問題は配線ライン間の間隙が微細な場合、隣接
する配線層間に短絡問題を発生させることになる。又、
半導体基板内へＷＦ6ガスが直接に拡散する場合、侵食
を誘発して半導体基板の特性を低下させるため、漏れ電
流発生の原因となる等、素子の特性を低下させる。
【００１３】第２に、バリヤメタル層を形成する工程に
限らず、タングステンを形成する工程においてもオーバ
ーハングが発生し、それによりボイドが発生するという
問題がある。更に、このような問題点を解決するべくコ
リメータを用いるか、或いはバリヤメタル層の蒸着時間
を延ばすことは可能であるが、コリメータを用いた場合
には製造コスト及び製造時間の増大を招くという問題が
あり、バリヤメタル層の蒸着時間を延ばした場合にはオ
ーバーハングの問題が一層悪化するという問題がある。
限らず、タングステンを形成する工程においてもオーバ
ーハングが発生し、それによりボイドが発生するという
問題がある。更に、このような問題点を解決するべくコ
リメータを用いるか、或いはバリヤメタル層の蒸着時間
を延ばすことは可能であるが、コリメータを用いた場合
には製造コスト及び製造時間の増大を招くという問題が
あり、バリヤメタル層の蒸着時間を延ばした場合にはオ
ーバーハングの問題が一層悪化するという問題がある。
【００１４】第３に、コンタクトホールの底部のコーナ
ー部にＴｉ／ＴｉＮ構造のバリヤメタル層が形成されな
い場合、タングステン層を蒸着するための化学反応中に
ＷＦ 6ガスがコンタクトホール内の酸化膜とＴｉとの界
面へ拡散するようになる。そして、ＷＦ6ガス中のフッ
素(F)が酸化膜とＴｉとの界面の粘着性不良を引き起こ
して半導体素子の配線の信頼性を低下させる。
ー部にＴｉ／ＴｉＮ構造のバリヤメタル層が形成されな
い場合、タングステン層を蒸着するための化学反応中に
ＷＦ 6ガスがコンタクトホール内の酸化膜とＴｉとの界
面へ拡散するようになる。そして、ＷＦ6ガス中のフッ
素(F)が酸化膜とＴｉとの界面の粘着性不良を引き起こ
して半導体素子の配線の信頼性を低下させる。
【００１５】本発明は上記の従来の半導体素子の配線形
成方法の問題を解決するためになされたものであり、コ
ンタクトホール内にバリヤメタル層を形成した後に非晶
質シリコン層を形成する工程とタングステンを蒸着する
際にオーバーハング部分を除去する工程とを追加するこ
とによって漏れ電流の発生を防止し、且つ配線ライン間
の短絡を防止して、信頼性の向上した半導体素子の配線
形成方法を提供することにその目的がある。
成方法の問題を解決するためになされたものであり、コ
ンタクトホール内にバリヤメタル層を形成した後に非晶
質シリコン層を形成する工程とタングステンを蒸着する
際にオーバーハング部分を除去する工程とを追加するこ
とによって漏れ電流の発生を防止し、且つ配線ライン間
の短絡を防止して、信頼性の向上した半導体素子の配線
形成方法を提供することにその目的がある。
【００１６】
【課題を解決するための手段】上記目的を達成するため
に、請求項１の発明は、半導体基板上にコンタクトホー
ルを有する絶縁膜を形成する段階と、前記コンタクトホ
ールを含む絶縁膜の全面にバリヤメタル層を形成する段
階と、前記バリヤメタル層の表面に半導体層を形成する
段階と、前記半導体層の表面に沿ってオーバーハングが
発生するように、半導体層上に第１伝導層を形成する段
階と、前記第１伝導層のオーバーハング部分を除去する
段階と、前記コンタクトホールを含む半導体層の全面に
第２伝導層を形成する段階とを備えることを特徴とす
る。
に、請求項１の発明は、半導体基板上にコンタクトホー
ルを有する絶縁膜を形成する段階と、前記コンタクトホ
ールを含む絶縁膜の全面にバリヤメタル層を形成する段
階と、前記バリヤメタル層の表面に半導体層を形成する
段階と、前記半導体層の表面に沿ってオーバーハングが
発生するように、半導体層上に第１伝導層を形成する段
階と、前記第１伝導層のオーバーハング部分を除去する
段階と、前記コンタクトホールを含む半導体層の全面に
第２伝導層を形成する段階とを備えることを特徴とす
る。
【００１７】請求項２の発明は、前記半導体層は非晶質
シリコン層であることを特徴とする。請求項３の発明
は、前記半導体層を形成する段階、前記第１伝導層を形
成する段階、前記第１伝導層のオーバーハング部を除去
する段階、および前記第２伝導層を形成する段階は同じ
反応室で行われることを特徴とする。
シリコン層であることを特徴とする。請求項３の発明
は、前記半導体層を形成する段階、前記第１伝導層を形
成する段階、前記第１伝導層のオーバーハング部を除去
する段階、および前記第２伝導層を形成する段階は同じ
反応室で行われることを特徴とする。
【００１８】請求項４の発明は、前記コンタクトホール
内に前記バリヤメタル層が完全に形成されなかった場合
に、前記半導体層を形成することを特徴とする。請求項
５の発明は、前記第１伝導層を形成する際、オーバーハ
ング部により前記コンタクトホールの開口部をほぼ閉塞
することを特徴とする。
内に前記バリヤメタル層が完全に形成されなかった場合
に、前記半導体層を形成することを特徴とする。請求項
５の発明は、前記第１伝導層を形成する際、オーバーハ
ング部により前記コンタクトホールの開口部をほぼ閉塞
することを特徴とする。
【００１９】請求項６の発明は、前記第１伝導層形成段
階において、ＳｉＨ4（ガス）とＷＦ6（ガス）との反応
によってオーバーハングが発生するように前記第１伝導
層を形成し、前記オーバーハング部除去段階において、
前記ＳｉＨ4（ガス）の供給を停止してＷＦ6（ガス）の
みを供給することを特徴とする。
階において、ＳｉＨ4（ガス）とＷＦ6（ガス）との反応
によってオーバーハングが発生するように前記第１伝導
層を形成し、前記オーバーハング部除去段階において、
前記ＳｉＨ4（ガス）の供給を停止してＷＦ6（ガス）の
みを供給することを特徴とする。
【００２０】
【発明の実施の形態】以下、本発明の一実施形態に従う
半導体素子の配線形成方法を添付図面に基づき説明す
る。
半導体素子の配線形成方法を添付図面に基づき説明す
る。
【００２１】図３（ａ）〜図５（ｂ）は本実施形態の半
導体素子の配線形成方法を示す断面図である。まず、図
３（ａ）に示すように、半導体基板１１上にＩＬＤ層１
２を蒸着した後、前記ＩＬＤ層１２上に感光膜ＰＲを塗
布する。その後、コンタクトホール形成領域を定義した
後、露光及び現像工程でコンタクトホール形成領域の感
光膜ＰＲを除去するように選択的にパターニングする。
次いで、前記パターニングされた感光膜ＰＲをマスクと
して用いて食刻工程で前記ＩＬＤ層１２を選択的に除去
して、前記半導体基板１１が露出するようにコンタクト
ホール１３を形成する。このとき、前記コンタクトホー
ル１３は６４ＭＤＲＡＭ級以上の場合を示しており、前
記コンタクトホール１３の縦横比は４以上であり、臨界
寸法(CD)は０．４μｍ以下である。
導体素子の配線形成方法を示す断面図である。まず、図
３（ａ）に示すように、半導体基板１１上にＩＬＤ層１
２を蒸着した後、前記ＩＬＤ層１２上に感光膜ＰＲを塗
布する。その後、コンタクトホール形成領域を定義した
後、露光及び現像工程でコンタクトホール形成領域の感
光膜ＰＲを除去するように選択的にパターニングする。
次いで、前記パターニングされた感光膜ＰＲをマスクと
して用いて食刻工程で前記ＩＬＤ層１２を選択的に除去
して、前記半導体基板１１が露出するようにコンタクト
ホール１３を形成する。このとき、前記コンタクトホー
ル１３は６４ＭＤＲＡＭ級以上の場合を示しており、前
記コンタクトホール１３の縦横比は４以上であり、臨界
寸法(CD)は０．４μｍ以下である。
【００２２】次に、図３（ｂ）に示すように、前記感光
膜ＰＲを除去する。その後、前記コンタクトホール１３
内の内壁および前記半導体基板１の上面を含むＩＬＤ層
１２の全面にＴｉ／ＴｉＮからなるバリヤメタル層１４
を形成する。ここで、半導体素子が高集積化するに従っ
て、前記コンタクトホール１３の上部における前記バリ
ヤメタル層１４がオーバーハング状に形成される。すな
わち、半導体素子が高集積化するほど、臨界寸法ＣＤは
減少し、縦横比は増加するため、コンタクトホール１３
内の前記ＩＬＤ層１２の内壁や底部のコーナー部Ｂでの
バリヤメタル層１４の蒸着量がコンタクトホールの上部
Ａから底部に向かうに従って減少するオーバーハングが
発生する。かかる現象は一般的なコンタクトホール内に
或る膜を形成する場合に発生する問題であり、特に６４
ＭＤＲＡＭ級以上の素子を製造する工程中においては更
に悪化し、コンタクトホールの底部のコーナー部Ｂでは
ＩＬＤ層１２の内壁及びＩＬＤ層１２下部の基板の表面
が露出するようになる。
膜ＰＲを除去する。その後、前記コンタクトホール１３
内の内壁および前記半導体基板１の上面を含むＩＬＤ層
１２の全面にＴｉ／ＴｉＮからなるバリヤメタル層１４
を形成する。ここで、半導体素子が高集積化するに従っ
て、前記コンタクトホール１３の上部における前記バリ
ヤメタル層１４がオーバーハング状に形成される。すな
わち、半導体素子が高集積化するほど、臨界寸法ＣＤは
減少し、縦横比は増加するため、コンタクトホール１３
内の前記ＩＬＤ層１２の内壁や底部のコーナー部Ｂでの
バリヤメタル層１４の蒸着量がコンタクトホールの上部
Ａから底部に向かうに従って減少するオーバーハングが
発生する。かかる現象は一般的なコンタクトホール内に
或る膜を形成する場合に発生する問題であり、特に６４
ＭＤＲＡＭ級以上の素子を製造する工程中においては更
に悪化し、コンタクトホールの底部のコーナー部Ｂでは
ＩＬＤ層１２の内壁及びＩＬＤ層１２下部の基板の表面
が露出するようになる。
【００２３】図４（ａ）に示すように、前記コンタクト
ホール１３を含む前記バリヤメタル層１４の全面に非晶
質シリコン層１５を形成する。ここで、前記非晶質シリ
コン層１５を形成する工程は、前記バリヤメタル層１４
の全面にタングステン層を形成するための開始反応時に
ＳｉＨ4ガスを用いてシード層を形成する工程を利用す
る。すなわち、従来ではシード層として用いる非晶質シ
リコン層の形成時の条件はＳｉＨ4ガスを２５ＳＣＣＭ
の流量にて約５秒間流してシード層を形成したが、本実
施形態では従来よりＳｉＨ4ガスに対する流量を増加、
或いは時間を増加、或いは流れ率及び時間を同時に増加
させている。これにより、ＳｉＨ4（ガス）→非晶質Ｓ
ｉ＋２Ｈ2（ガス）のようにバリヤメタル層１４の全面
に非晶質シリコン層１５を形成する。このとき、バリヤ
メタル層１４の形成されないＩＬＤ層１２の内壁及びコ
ンタクトホール１３下部のコーナー部にも非晶質シリコ
ン層１５を形成する。ここで、前記非晶質シリコン層１
５は２００〜３００Å程度の厚さに形成される。
ホール１３を含む前記バリヤメタル層１４の全面に非晶
質シリコン層１５を形成する。ここで、前記非晶質シリ
コン層１５を形成する工程は、前記バリヤメタル層１４
の全面にタングステン層を形成するための開始反応時に
ＳｉＨ4ガスを用いてシード層を形成する工程を利用す
る。すなわち、従来ではシード層として用いる非晶質シ
リコン層の形成時の条件はＳｉＨ4ガスを２５ＳＣＣＭ
の流量にて約５秒間流してシード層を形成したが、本実
施形態では従来よりＳｉＨ4ガスに対する流量を増加、
或いは時間を増加、或いは流れ率及び時間を同時に増加
させている。これにより、ＳｉＨ4（ガス）→非晶質Ｓ
ｉ＋２Ｈ2（ガス）のようにバリヤメタル層１４の全面
に非晶質シリコン層１５を形成する。このとき、バリヤ
メタル層１４の形成されないＩＬＤ層１２の内壁及びコ
ンタクトホール１３下部のコーナー部にも非晶質シリコ
ン層１５を形成する。ここで、前記非晶質シリコン層１
５は２００〜３００Å程度の厚さに形成される。
【００２４】図４（ｂ）に示すように、前記非晶質シリ
コン層１５上にＳｉＨ4ガスとＷＦ6ガスを流すことによ
り、３ＳｉＨ4（ガス）＋２ＷＦ6（ガス）→２Ｗ＋３Ｓ
ｉＦ4（ガス）＋６Ｈ2（ガス）のような反応によって前
記非晶質シリコン層１５上に第１タングステン層１６が
蒸着し始める。すなわち、図４（ａ）に説明したように
非晶質シリコン層１５を形成するべくＳｉＨ4ガスを流
し、一定の時間が経過するとＳｉＨ4ガスとともにＷＦ6
ガスを流すのである。ここで、前記第１タングステン層
１６は２Ｗの物性を有するタングステン層１６である。
このような２Ｗのタングステンは蒸着率が高く、且つ粘
着性に優れているため、図示したようにオーバーハング
が生じる。この際、上記の２Ｗの物性を有するタングス
テン層１６の蒸着工程は、コンタクトホール１３の上部
Ａ（図３（ｂ）参照）において前記コンタクトホール１
３の開口を完全に塞ぐようなオーバーハング状になるま
で進行させることができる。
コン層１５上にＳｉＨ4ガスとＷＦ6ガスを流すことによ
り、３ＳｉＨ4（ガス）＋２ＷＦ6（ガス）→２Ｗ＋３Ｓ
ｉＦ4（ガス）＋６Ｈ2（ガス）のような反応によって前
記非晶質シリコン層１５上に第１タングステン層１６が
蒸着し始める。すなわち、図４（ａ）に説明したように
非晶質シリコン層１５を形成するべくＳｉＨ4ガスを流
し、一定の時間が経過するとＳｉＨ4ガスとともにＷＦ6
ガスを流すのである。ここで、前記第１タングステン層
１６は２Ｗの物性を有するタングステン層１６である。
このような２Ｗのタングステンは蒸着率が高く、且つ粘
着性に優れているため、図示したようにオーバーハング
が生じる。この際、上記の２Ｗの物性を有するタングス
テン層１６の蒸着工程は、コンタクトホール１３の上部
Ａ（図３（ｂ）参照）において前記コンタクトホール１
３の開口を完全に塞ぐようなオーバーハング状になるま
で進行させることができる。
【００２５】図５（ａ）に示すように、前記第１タング
ステン層１６のうちコンタクトホール１３の上部のオー
バーハングした部分の第１タングステン層１６を除去す
る。ここで、前記第１タングステン１６のオーバーハン
グ部分を選択的に除去する工程は、前記図４（ｂ）に示
すように３ＳｉＨ4（ガス）＋２ＷＦ6（ガス）→２Ｗ＋
３ＳｉＦ4（ガス）＋６Ｈ2（ガス）のような反応を用い
て非晶質シリコン層１５上に第１タングステン層１６を
蒸着する間に、ＳｉＨ4（ガス）の供給を停止し、ＷＦ6
（ガス）のみを供給することにより、ＷＦ6（ガス）＋
Ｗ→ＷＦ5（ガス）のような反応によりオーバーハング
部分の第１タングステン層１６が選択的に除去される。
このとき、前記コンタクトホール１３の内壁の非晶質シ
リコン層１５上側に形成された第１タングステン１６も
やはり除去される。そして、図４（ｂ）でも説明したよ
うに、前記第１タングステン層１６を形成するに際して
オーバーハングが悪化して前記コンタクトホール１３の
上部を第１タングステン層１６が完全に塞ぐ場合、前記
ＷＦ6（ガス）を用いて第１タングステン層１６を食刻
する際、コンタクトホール１３内部に形成された第１タ
ングステン層１６に対する不要な食刻が大幅に低減され
る。この場合、コンタクトホール１３の開口部を覆うタ
ングステン層１６のみが除去される。
ステン層１６のうちコンタクトホール１３の上部のオー
バーハングした部分の第１タングステン層１６を除去す
る。ここで、前記第１タングステン１６のオーバーハン
グ部分を選択的に除去する工程は、前記図４（ｂ）に示
すように３ＳｉＨ4（ガス）＋２ＷＦ6（ガス）→２Ｗ＋
３ＳｉＦ4（ガス）＋６Ｈ2（ガス）のような反応を用い
て非晶質シリコン層１５上に第１タングステン層１６を
蒸着する間に、ＳｉＨ4（ガス）の供給を停止し、ＷＦ6
（ガス）のみを供給することにより、ＷＦ6（ガス）＋
Ｗ→ＷＦ5（ガス）のような反応によりオーバーハング
部分の第１タングステン層１６が選択的に除去される。
このとき、前記コンタクトホール１３の内壁の非晶質シ
リコン層１５上側に形成された第１タングステン１６も
やはり除去される。そして、図４（ｂ）でも説明したよ
うに、前記第１タングステン層１６を形成するに際して
オーバーハングが悪化して前記コンタクトホール１３の
上部を第１タングステン層１６が完全に塞ぐ場合、前記
ＷＦ6（ガス）を用いて第１タングステン層１６を食刻
する際、コンタクトホール１３内部に形成された第１タ
ングステン層１６に対する不要な食刻が大幅に低減され
る。この場合、コンタクトホール１３の開口部を覆うタ
ングステン層１６のみが除去される。
【００２６】図５（ｂ）に示すように、前記オーバーハ
ング部分の除去された第１タングステン層１６を含む非
晶質シリコン層１５上に第２タングステン層１７を形成
して、コンタクトホール１３に対するプラグ工程および
配線ライン工程を完了する。ここで、前記第２タングス
テン層１７を形成する工程は、図５（ａ）に示すように
ＷＦ6＋Ｗ→ＷＦ5（ガス）のような反応を用いて第１タ
ングステン層１６のオーバーハング部分を選択的に除去
する間に、ＷＦ6ガスとＨ2ガスを共に供給する。その結
果、３Ｈ2（ガス）＋ＷＦ6（ガス）→Ｗ＋６ＨＦ（ガ
ス）のような反応によりＷの物性を有する第２タングス
テン層１７が形成される。ここで、前記図４（ａ）から
図５（ｂ）までの工程は同じ反応室で連続的に実行でき
る。
ング部分の除去された第１タングステン層１６を含む非
晶質シリコン層１５上に第２タングステン層１７を形成
して、コンタクトホール１３に対するプラグ工程および
配線ライン工程を完了する。ここで、前記第２タングス
テン層１７を形成する工程は、図５（ａ）に示すように
ＷＦ6＋Ｗ→ＷＦ5（ガス）のような反応を用いて第１タ
ングステン層１６のオーバーハング部分を選択的に除去
する間に、ＷＦ6ガスとＨ2ガスを共に供給する。その結
果、３Ｈ2（ガス）＋ＷＦ6（ガス）→Ｗ＋６ＨＦ（ガ
ス）のような反応によりＷの物性を有する第２タングス
テン層１７が形成される。ここで、前記図４（ａ）から
図５（ｂ）までの工程は同じ反応室で連続的に実行でき
る。
【００２７】更に、上記の第２タングステン層１７を配
線ラインとして形成する工程以後に、前記コンタクトホ
ール１３以外の部分に形成された第２タングステン層１
７を選択的に除去し、タングステンプラグを形成した
後、アルミニウム又はアルミニウム合金等の配線金属を
形成してもよい。すなわち、前記タングステン層１６、
１７を選択的にパターニング（フォトリソグラフィ工程
＋食刻工程）して配線ラインとして使用してもよく、前
記タングステン層１６、１７をタングステンプラグとし
て形成した後、その上に再び配線ラインとして用いるア
ルミニウム又はアルミニウム合金等の配線物質層を形成
してもよい。
線ラインとして形成する工程以後に、前記コンタクトホ
ール１３以外の部分に形成された第２タングステン層１
７を選択的に除去し、タングステンプラグを形成した
後、アルミニウム又はアルミニウム合金等の配線金属を
形成してもよい。すなわち、前記タングステン層１６、
１７を選択的にパターニング（フォトリソグラフィ工程
＋食刻工程）して配線ラインとして使用してもよく、前
記タングステン層１６、１７をタングステンプラグとし
て形成した後、その上に再び配線ラインとして用いるア
ルミニウム又はアルミニウム合金等の配線物質層を形成
してもよい。
【００２８】以上説明したように、本実施形態の配線形
成方法によれば、ＶＯＬＣＡＮＯ問題及び侵食の誘発を
防止することができる。従って、漏れ電流の発生、およ
び配線ライン間の短絡といった不具合を防止することが
でき、半導体素子の配線の信頼性を向上させることがで
きる。
成方法によれば、ＶＯＬＣＡＮＯ問題及び侵食の誘発を
防止することができる。従って、漏れ電流の発生、およ
び配線ライン間の短絡といった不具合を防止することが
でき、半導体素子の配線の信頼性を向上させることがで
きる。
【００２９】
【発明の効果】請求項１の発明によれば、コンタクトホ
ールの底部のコーナー部に非晶質シリコン層を形成する
ことにより、タングステン層を蒸着するための化学反応
中に発生するＷＦ6ガスに起因するＶＯＬＣＡＮＯ問題
及び侵食の誘発を防止して、配線層間の短絡や漏れ電流
の発生を防止することができる。更に、オーバーハング
に起因するボイドの発生を防止して信頼性の高い半導体
素子の配線形成方法を提供することができる。
ールの底部のコーナー部に非晶質シリコン層を形成する
ことにより、タングステン層を蒸着するための化学反応
中に発生するＷＦ6ガスに起因するＶＯＬＣＡＮＯ問題
及び侵食の誘発を防止して、配線層間の短絡や漏れ電流
の発生を防止することができる。更に、オーバーハング
に起因するボイドの発生を防止して信頼性の高い半導体
素子の配線形成方法を提供することができる。
【００３０】請求項２の発明によれば、タングステン層
を形成する工程中に非晶質シリコンを形成するため、そ
の工程自体が容易である。請求項３の発明によれば、半
導体層及び第１伝導層を形成する工程、第１伝導層のオ
ーバーハング部を除去する工程、第２伝導層を形成する
工程を同じ反応室で進行するため、一連の工程を迅速に
行うことができる。
を形成する工程中に非晶質シリコンを形成するため、そ
の工程自体が容易である。請求項３の発明によれば、半
導体層及び第１伝導層を形成する工程、第１伝導層のオ
ーバーハング部を除去する工程、第２伝導層を形成する
工程を同じ反応室で進行するため、一連の工程を迅速に
行うことができる。
【００３１】請求項４の発明によれば、縦横比が大きく
なり臨界寸法が小さくなるほど、コンタクトホールの底
部のコーナー部にはバリヤメタル層が形成されない可能
性が高いが、タングステン層を形成する工程を利用して
半導体層を形成することにより、ＷＦ6ガスの発生によ
って生じる配線間の短絡や侵食に因る漏れ電流発生とい
う問題などを防止することができる。従って、信頼性の
高い配線層を形成することができる。
なり臨界寸法が小さくなるほど、コンタクトホールの底
部のコーナー部にはバリヤメタル層が形成されない可能
性が高いが、タングステン層を形成する工程を利用して
半導体層を形成することにより、ＷＦ6ガスの発生によ
って生じる配線間の短絡や侵食に因る漏れ電流発生とい
う問題などを防止することができる。従って、信頼性の
高い配線層を形成することができる。
【００３２】請求項５の発明によれば、前記第１伝導層
のオーバーハング部がコンタクトホールの開口部を完全
に閉塞するようにすると、コンタクトホールの開口部に
おける第１伝導層を除去するに際してコンタクトホール
内に形成された第１伝導層に対する不要な食刻を防止す
ることができる。
のオーバーハング部がコンタクトホールの開口部を完全
に閉塞するようにすると、コンタクトホールの開口部に
おける第１伝導層を除去するに際してコンタクトホール
内に形成された第１伝導層に対する不要な食刻を防止す
ることができる。
【００３３】請求項６の発明によれば、タングステン層
の形成時に用いる反応ガスを用いて第１伝導層のオーバ
ーハング部分を除去するため、簡単な工程で第１伝導層
のオーバーハング部を除去することができ、第２伝導層
を形成する工程を容易に実施できる。
の形成時に用いる反応ガスを用いて第１伝導層のオーバ
ーハング部分を除去するため、簡単な工程で第１伝導層
のオーバーハング部を除去することができ、第２伝導層
を形成する工程を容易に実施できる。
【図１】従来の半導体素子の配線形成工程を示す断面
図。
図。
【図２】図１に引き続いて行われる配線形成工程を示す
断面図。
断面図。
【図３】本発明の一実施形態に従う半導体素子の配線形
成工程を示す断面図。
成工程を示す断面図。
【図４】図３に引き続いて行われる半導体素子の配線形
成工程を示す断面図。
成工程を示す断面図。
【図５】図４に引き続いて行われる半導体素子の配線形
成工程を示す断面図。
成工程を示す断面図。
１１ 半導体基板 １２ ＩＬＤ層 １３ コンタクトホール １４ バリヤメタル層 １５ 非晶質シリコン層 １６ 第１タングステン層 １７ 第２タングステン層
Claims (6)
- 【請求項１】 半導体基板上にコンタクトホールを有す
る絶縁膜を形成する段階と、 前記コンタクトホールを含む絶縁膜の全面にバリヤメタ
ル層を形成する段階と、 前記バリヤメタル層の表面に半導体層を形成する段階
と、 前記半導体層の表面に沿ってオーバーハングが発生する
ように、半導体層上に第１伝導層を形成する段階と、 前記第１伝導層のオーバーハング部分を除去する段階
と、 前記コンタクトホールを含む半導体層の全面に第２伝導
層を形成する段階と、を備えることを特徴とする半導体
素子の配線形成方法。 - 【請求項２】 前記半導体層は非晶質シリコン層である
ことを特徴とする請求項１記載の半導体素子の配線形成
方法。 - 【請求項３】 前記半導体層を形成する段階、前記第１
伝導層を形成する段階、前記第１伝導層のオーバーハン
グ部を除去する段階、および前記第２伝導層を形成する
段階は同じ反応室で行われることを特徴とする請求項１
記載の半導体素子の配線形成方法。 - 【請求項４】 前記コンタクトホール内に前記バリヤメ
タル層が完全に形成されなかった場合に、前記半導体層
を形成することを特徴とする請求項１記載の半導体素子
の配線形成方法。 - 【請求項５】 前記第１伝導層を形成する際、オーバー
ハング部により前記コンタクトホールの開口部をほぼ閉
塞することを特徴とする請求項１記載の半導体素子の配
線形成方法。 - 【請求項６】 前記第１伝導層形成段階において、Ｓｉ
Ｈ4（ガス）とＷＦ6（ガス）との反応によってオーバー
ハングが発生するように前記第１伝導層を形成し、前記
オーバーハング部除去段階において、前記ＳｉＨ4（ガ
ス）の供給を停止してＷＦ6（ガス）のみを供給するこ
とを特徴とする請求項１記載の半導体素子の配線形成方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2329/1998 | 1998-01-26 | ||
| KR1019980002329A KR100272523B1 (ko) | 1998-01-26 | 1998-01-26 | 반도체소자의배선형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11220026A true JPH11220026A (ja) | 1999-08-10 |
| JP2966406B2 JP2966406B2 (ja) | 1999-10-25 |
Family
ID=19532128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10232834A Expired - Fee Related JP2966406B2 (ja) | 1998-01-26 | 1998-08-19 | 半導体素子の配線形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6287964B1 (ja) |
| JP (1) | JP2966406B2 (ja) |
| KR (1) | KR100272523B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013032575A (ja) * | 2011-07-06 | 2013-02-14 | Tokyo Electron Ltd | タングステン膜の成膜方法 |
| JP2013080891A (ja) * | 2011-09-22 | 2013-05-02 | Toshiba Corp | 半導体装置及びその製造方法 |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6277737B1 (en) * | 1998-09-02 | 2001-08-21 | Micron Technology, Inc. | Semiconductor processing methods and integrated circuitry |
| JP2001118927A (ja) * | 1999-10-22 | 2001-04-27 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6787466B2 (en) * | 2002-02-15 | 2004-09-07 | Applied Materials, Inc. | High throughout process for the formation of a refractory metal nucleation layer |
| DE10225941A1 (de) * | 2002-06-11 | 2004-01-08 | Infineon Technologies Ag | Verfahren zur Füllung von Graben- und Reliefgeometrien in Halbleiterstrukturen |
| KR100688055B1 (ko) * | 2004-05-10 | 2007-02-28 | 주식회사 하이닉스반도체 | 저온 장벽금속층을 이용한 금속배선 제조 방법 |
| US7256121B2 (en) * | 2004-12-02 | 2007-08-14 | Texas Instruments Incorporated | Contact resistance reduction by new barrier stack process |
| KR100799119B1 (ko) * | 2005-08-29 | 2008-01-29 | 주식회사 하이닉스반도체 | 반도체메모리소자 제조 방법 |
| DE102007046851B4 (de) * | 2007-09-29 | 2019-01-10 | Globalfoundries Dresden Module One Limited Liability Company & Co. Kg | Halbleiterstruktur mit einem elektrisch leitfähigen Strukturelement und Verfahren zum Ausbilden einer Halbleiterstruktur |
| JP5550843B2 (ja) * | 2009-03-19 | 2014-07-16 | ラピスセミコンダクタ株式会社 | 半導体装置の製造方法 |
| US12444651B2 (en) | 2009-08-04 | 2025-10-14 | Novellus Systems, Inc. | Tungsten feature fill with nucleation inhibition |
| US8236660B2 (en) | 2010-04-21 | 2012-08-07 | International Business Machines Corporation | Monolayer dopant embedded stressor for advanced CMOS |
| US8299535B2 (en) | 2010-06-25 | 2012-10-30 | International Business Machines Corporation | Delta monolayer dopants epitaxy for embedded source/drain silicide |
| JP6297884B2 (ja) * | 2014-03-28 | 2018-03-20 | 東京エレクトロン株式会社 | タングステン膜の成膜方法 |
| US20150348840A1 (en) * | 2014-05-31 | 2015-12-03 | Lam Research Corporation | Methods of filling high aspect ratio features with fluorine free tungsten |
| US9953984B2 (en) | 2015-02-11 | 2018-04-24 | Lam Research Corporation | Tungsten for wordline applications |
| KR20160101288A (ko) | 2015-02-16 | 2016-08-25 | 주식회사 제이월드산업 | 상호체결이 가능한 플로어 매트 |
| US9502303B2 (en) | 2015-04-09 | 2016-11-22 | United Microelectronics Corp. | Method for manufacturing semiconductor device with a barrier layer having overhung portions |
| US9978605B2 (en) | 2015-05-27 | 2018-05-22 | Lam Research Corporation | Method of forming low resistivity fluorine free tungsten film without nucleation |
| US9758367B2 (en) | 2015-12-09 | 2017-09-12 | Analog Devices, Inc. | Metallizing MEMS devices |
| US10224235B2 (en) * | 2016-02-05 | 2019-03-05 | Lam Research Corporation | Systems and methods for creating airgap seals using atomic layer deposition and high density plasma chemical vapor deposition |
| DE102017114085B4 (de) | 2016-06-28 | 2023-05-04 | Analog Devices, Inc. | Selektive leitfähige Beschichtung für MEMS-Sensoren |
| JP7609636B2 (ja) | 2017-08-14 | 2025-01-07 | ラム リサーチ コーポレーション | ３次元垂直ｎａｎｄワード線用の金属充填プロセス |
| DE102017216937A1 (de) * | 2017-09-25 | 2019-03-28 | Robert Bosch Gmbh | Verfahren zum Herstellen zumindest einer Durchkontaktierung in einem Wafer |
| JP7023150B2 (ja) * | 2018-03-26 | 2022-02-21 | 東京エレクトロン株式会社 | タングステン膜の成膜方法及び制御装置 |
| JP2021523292A (ja) | 2018-05-03 | 2021-09-02 | ラム リサーチ コーポレーションＬａｍ Ｒｅｓｅａｒｃｈ Ｃｏｒｐｏｒａｔｉｏｎ | ３ｄ ｎａｎｄ構造内にタングステンおよび他の金属を堆積させる方法 |
| US11972952B2 (en) | 2018-12-14 | 2024-04-30 | Lam Research Corporation | Atomic layer deposition on 3D NAND structures |
| SG11202108217UA (en) | 2019-01-28 | 2021-08-30 | Lam Res Corp | Deposition of metal films |
| CN111508926B (zh) * | 2019-01-31 | 2022-08-30 | 奥特斯(中国)有限公司 | 一种部件承载件以及制造部件承载件的方法 |
| US11189633B2 (en) | 2019-03-21 | 2021-11-30 | Samsung Electronics Co., Ltd. | Semiconductor device and apparatus of manufacturing the same |
| JP2022522226A (ja) | 2019-04-11 | 2022-04-14 | ラム リサーチ コーポレーション | 高ステップカバレッジのタングステン堆積 |
| KR20210158419A (ko) | 2019-05-22 | 2021-12-30 | 램 리써치 코포레이션 | 핵생성-프리 텅스텐 증착 |
| US12077858B2 (en) | 2019-08-12 | 2024-09-03 | Lam Research Corporation | Tungsten deposition |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8800221A (nl) | 1988-01-29 | 1989-08-16 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting. |
| KR950012738B1 (ko) * | 1992-12-10 | 1995-10-20 | 현대전자산업주식회사 | 반도체소자의 텅스텐 콘택 플러그 제조방법 |
| JPH06260441A (ja) * | 1993-03-03 | 1994-09-16 | Nec Corp | 半導体装置の製造方法 |
| US5409861A (en) * | 1993-09-15 | 1995-04-25 | Hyundai Electronics Industries Co., Ltd. | Method of forming a via plug in a semiconductor device |
| JP3358328B2 (ja) * | 1994-10-27 | 2002-12-16 | ソニー株式会社 | 高融点金属膜の成膜方法 |
| US5489552A (en) * | 1994-12-30 | 1996-02-06 | At&T Corp. | Multiple layer tungsten deposition process |
| KR100187666B1 (ko) * | 1995-02-24 | 1999-06-01 | 김주용 | 반도체 소자의 텅스텐 플러그 형성방법 |
| US5654233A (en) * | 1996-04-08 | 1997-08-05 | Taiwan Semiconductor Manufacturing Company Ltd | Step coverage enhancement process for sub half micron contact/via |
| US5804249A (en) * | 1997-02-07 | 1998-09-08 | Lsi Logic Corporation | Multistep tungsten CVD process with amorphization step |
-
1998
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013032575A (ja) * | 2011-07-06 | 2013-02-14 | Tokyo Electron Ltd | タングステン膜の成膜方法 |
| JP2013080891A (ja) * | 2011-09-22 | 2013-05-02 | Toshiba Corp | 半導体装置及びその製造方法 |
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