JPH11220121A - ヘテロ接合電界効果トランジスタ - Google Patents
ヘテロ接合電界効果トランジスタInfo
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- JPH11220121A JPH11220121A JP10021061A JP2106198A JPH11220121A JP H11220121 A JPH11220121 A JP H11220121A JP 10021061 A JP10021061 A JP 10021061A JP 2106198 A JP2106198 A JP 2106198A JP H11220121 A JPH11220121 A JP H11220121A
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- semiconductor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/473—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT
- H10D30/4732—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT using Group III-V semiconductor material
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【課題】 ゲート降伏電圧が高く、しかもソース抵抗や
ドレイン抵抗が低いヘテロ接合ＦＥＴ（ＨＦＥＴ）構造
を提供する。 【解決手段】 ゲート電極８が接触するショットキ層４
とオーミック電極が接触するｎ型コンタクト層６の間に
ｎ型電子供給層５を設けることにより、伝導帯のエネル
ギ不連続を無くし、縦方向の寄生抵抗を低減すると同時
に、リセス領域外のチャネル層界面に２次元電子ガスを
誘起させ、横方向の寄生抵抗をも低減する。
ドレイン抵抗が低いヘテロ接合ＦＥＴ（ＨＦＥＴ）構造
を提供する。 【解決手段】 ゲート電極８が接触するショットキ層４
とオーミック電極が接触するｎ型コンタクト層６の間に
ｎ型電子供給層５を設けることにより、伝導帯のエネル
ギ不連続を無くし、縦方向の寄生抵抗を低減すると同時
に、リセス領域外のチャネル層界面に２次元電子ガスを
誘起させ、横方向の寄生抵抗をも低減する。
Description
【０００１】
【発明の属する技術分野】本発明は、ヘテロ接合電界効
果トランジスタに関し、特に、ゲート降伏電圧が高く、
しかも寄生抵抗成分が小さく高性能なヘテロ接合電界効
果トランジスタの構造に関する。
果トランジスタに関し、特に、ゲート降伏電圧が高く、
しかも寄生抵抗成分が小さく高性能なヘテロ接合電界効
果トランジスタの構造に関する。
【０００２】
【従来の技術】高周波帯域で動作する高出力素子として
ＧａＡｓなどの化合物半導体材料を用いた電界効果トラ
ンジスタ（以下ＦＥＴと記す）が知られている。中でも
ショットキ障壁金属−半導体接合型の電界効果トランジ
スタ（ＭＥＳＦＥＴ）が広く実用化されている。ＭＥＳ
ＦＥＴの特徴は、ショットキ障壁金属が接触するショッ
トキ層とドレイン電流が流れるチャネル層が同一の半導
体（たとえばＧａＡｓ）から構成されることである。こ
れに対して、特開平5-47798に記載されているように、
ショットキ層とチャネル層が異なる半導体で構成される
ことを特徴とするヘテロ接合電界効果トランジスタ（以
下ＨＦＥＴと記す）が知られている。図６に従来のＨＦ
ＥＴの断面構造の一例を示す。図において、１１は半絶
縁性ＧａＡｓ基板、１２はバッファ層、１３はｎ型Ｇａ
Ａｓチャネル層、１４はｎ型ＡｌＧａＡｓショットキ
層、１５はｎ型ＧａＡｓコンタクト層、１７はソース電
極、１８はゲート電極、１９はドレイン電極である。
ＧａＡｓなどの化合物半導体材料を用いた電界効果トラ
ンジスタ（以下ＦＥＴと記す）が知られている。中でも
ショットキ障壁金属−半導体接合型の電界効果トランジ
スタ（ＭＥＳＦＥＴ）が広く実用化されている。ＭＥＳ
ＦＥＴの特徴は、ショットキ障壁金属が接触するショッ
トキ層とドレイン電流が流れるチャネル層が同一の半導
体（たとえばＧａＡｓ）から構成されることである。こ
れに対して、特開平5-47798に記載されているように、
ショットキ層とチャネル層が異なる半導体で構成される
ことを特徴とするヘテロ接合電界効果トランジスタ（以
下ＨＦＥＴと記す）が知られている。図６に従来のＨＦ
ＥＴの断面構造の一例を示す。図において、１１は半絶
縁性ＧａＡｓ基板、１２はバッファ層、１３はｎ型Ｇａ
Ａｓチャネル層、１４はｎ型ＡｌＧａＡｓショットキ
層、１５はｎ型ＧａＡｓコンタクト層、１７はソース電
極、１８はゲート電極、１９はドレイン電極である。
【０００３】ＨＦＥＴでは、高い電子移動度をもった半
導体（たとえばＧａＡｓ）で構成されるチャネル層に対
して、チャネル層とは異種の大きい禁制帯幅をもつ半導
体（たとえばＡｌＧａＡｓ）でショットキ層が構成され
ている。したがって、ＦＥＴが流し得る最大のドレイン
電流の大きさを変えることなくゲート降伏電圧を大きく
することができる。大きなドレイン電流と高いゲート降
伏電圧が同時に得られるＨＦＥＴの特徴は、このデバイ
スが特にマイクロ波高出力トランジスタへの応用に適し
ていることを示すものである。
導体（たとえばＧａＡｓ）で構成されるチャネル層に対
して、チャネル層とは異種の大きい禁制帯幅をもつ半導
体（たとえばＡｌＧａＡｓ）でショットキ層が構成され
ている。したがって、ＦＥＴが流し得る最大のドレイン
電流の大きさを変えることなくゲート降伏電圧を大きく
することができる。大きなドレイン電流と高いゲート降
伏電圧が同時に得られるＨＦＥＴの特徴は、このデバイ
スが特にマイクロ波高出力トランジスタへの応用に適し
ていることを示すものである。
【０００４】
【発明が解決しようとする課題】図６に示した従来例で
は、ゲート降伏電圧をより高く保つためにｎ型ＡｌＧａ
Ａｓショットキ層１４の不純物濃度を比較的低い値（た
とえば５×１０16〜２×１０17ｃｍ-3）に設定する必要
があった。これは、ショットキ層の不純物濃度が高くな
ると、量子力学的トンネル効果によってゲート金属から
半導体内への電子注入が顕著になってゲート降伏電圧が
低下するためである。一方、ソース電極およびドレイン
電極の下の電気抵抗を考えると、電子は、ｎ型ＧａＡｓ
チャネル層１３、ｎ型ＡｌＧａＡｓショットキ層１４、
ｎ型ＧａＡｓコンタクト層１５の間を縦方向に輸送され
る必要があり、図７のエネルギバンド図に示すように、
ｎ型ＡｌＧａＡｓショットキ層１４の不純物濃度が低い
と、電子が飛び越えなければならないポテンシャル障壁
高さが高くなるため電気抵抗が大きくなってしまうとい
う問題があった。特にソース電極の下の寄生抵抗成分
は、ＦＥＴの増幅特性に重要な相互コンダクタンスを低
下させるため、この領域の寄生抵抗を低減することは極
めて重要である。すなわち、従来例の方法では、高いゲ
ート降伏電圧を低下させずにＦＥＴのソース抵抗やドレ
イン抵抗などの寄生抵抗を低減することができないとい
う課題があった。
は、ゲート降伏電圧をより高く保つためにｎ型ＡｌＧａ
Ａｓショットキ層１４の不純物濃度を比較的低い値（た
とえば５×１０16〜２×１０17ｃｍ-3）に設定する必要
があった。これは、ショットキ層の不純物濃度が高くな
ると、量子力学的トンネル効果によってゲート金属から
半導体内への電子注入が顕著になってゲート降伏電圧が
低下するためである。一方、ソース電極およびドレイン
電極の下の電気抵抗を考えると、電子は、ｎ型ＧａＡｓ
チャネル層１３、ｎ型ＡｌＧａＡｓショットキ層１４、
ｎ型ＧａＡｓコンタクト層１５の間を縦方向に輸送され
る必要があり、図７のエネルギバンド図に示すように、
ｎ型ＡｌＧａＡｓショットキ層１４の不純物濃度が低い
と、電子が飛び越えなければならないポテンシャル障壁
高さが高くなるため電気抵抗が大きくなってしまうとい
う問題があった。特にソース電極の下の寄生抵抗成分
は、ＦＥＴの増幅特性に重要な相互コンダクタンスを低
下させるため、この領域の寄生抵抗を低減することは極
めて重要である。すなわち、従来例の方法では、高いゲ
ート降伏電圧を低下させずにＦＥＴのソース抵抗やドレ
イン抵抗などの寄生抵抗を低減することができないとい
う課題があった。
【０００５】本発明の目的は、ゲート降伏電圧が高く、
しかもソース抵抗やドレイン抵抗が低いＦＥＴ構造を提
供することにある。
しかもソース抵抗やドレイン抵抗が低いＦＥＴ構造を提
供することにある。
【０００６】
【課題を解決するための手段】上記課題を解決する請求
項１に記載の発明によれば、基板上に形成されたバッフ
ァ層と、該バッファ層の上に形成され、厚さ方向の全域
にまたは局所的にｎ型不純物が添加された第１の半導体
からなるチャネル層と、該チャネル層の上に形成され、
前記第１の半導体より禁制帯幅の大きい第２の半導体か
らなるショットキ層と、前記ショットキ層の上に形成さ
れ、前記第１の半導体より禁制帯幅の大きい半導体から
なり、厚さ方向の全域または局所的にｎ型不純物が添加
された電子供給層と、該電子供給層の上に形成され、前
記第１の半導体または前記第１の半導体より禁制帯幅の
小さい半導体からなりｎ型不純物を含むコンタクト層
と、該コンタクト層および前記電子供給層を貫通して設
けられたリセス開口の底部に露出した前記ショットキ層
に接して形成されたゲート電極と、該ゲート電極を挟む
両脇の前記コンタクト層の上に形成されたソース電極と
ドレイン電極とを備えてなることを特徴とするヘテロ接
合電界効果トランジスタが提供される。
項１に記載の発明によれば、基板上に形成されたバッフ
ァ層と、該バッファ層の上に形成され、厚さ方向の全域
にまたは局所的にｎ型不純物が添加された第１の半導体
からなるチャネル層と、該チャネル層の上に形成され、
前記第１の半導体より禁制帯幅の大きい第２の半導体か
らなるショットキ層と、前記ショットキ層の上に形成さ
れ、前記第１の半導体より禁制帯幅の大きい半導体から
なり、厚さ方向の全域または局所的にｎ型不純物が添加
された電子供給層と、該電子供給層の上に形成され、前
記第１の半導体または前記第１の半導体より禁制帯幅の
小さい半導体からなりｎ型不純物を含むコンタクト層
と、該コンタクト層および前記電子供給層を貫通して設
けられたリセス開口の底部に露出した前記ショットキ層
に接して形成されたゲート電極と、該ゲート電極を挟む
両脇の前記コンタクト層の上に形成されたソース電極と
ドレイン電極とを備えてなることを特徴とするヘテロ接
合電界効果トランジスタが提供される。
【０００７】また請求項８に記載の発明によれば、基板
上に形成されたバッファ層と、該バッファ層の上に形成
され、厚さ方向の全域または局所的にｎ型不純物が添加
された第１の半導体からなるチャネル層と、該チャネル
層の上に形成され、前記第１の半導体より禁制帯幅の大
きい第２の半導体からなるショットキ層と、該ショット
キ層の上に形成され、前記第１の半導体より禁制帯幅の
大きい第３の半導体からなる表面層と、該表面層の上に
形成され、前記第１の半導体より禁制帯幅の大きい半導
体からなり、厚さ方向の全域または局所的にｎ型不純物
が添加された電子供給層と、該電子供給層の上に形成さ
れ、前記第１の半導体または前記第１の半導体より禁制
帯幅の小さい半導体からなりｎ型不純物を含むコンタク
ト層と、該コンタクト層および前記電子供給層を貫通し
て設けられたリセス開口の底部に露出した前記ショット
キ層に接して形成されたゲート電極と、該ゲート電極を
挟む両脇の前記コンタクト層の上に形成されたソース電
極とドレイン電極とを備えてなることを特徴とするヘテ
ロ接合電界効果トランジスタが提供される。
上に形成されたバッファ層と、該バッファ層の上に形成
され、厚さ方向の全域または局所的にｎ型不純物が添加
された第１の半導体からなるチャネル層と、該チャネル
層の上に形成され、前記第１の半導体より禁制帯幅の大
きい第２の半導体からなるショットキ層と、該ショット
キ層の上に形成され、前記第１の半導体より禁制帯幅の
大きい第３の半導体からなる表面層と、該表面層の上に
形成され、前記第１の半導体より禁制帯幅の大きい半導
体からなり、厚さ方向の全域または局所的にｎ型不純物
が添加された電子供給層と、該電子供給層の上に形成さ
れ、前記第１の半導体または前記第１の半導体より禁制
帯幅の小さい半導体からなりｎ型不純物を含むコンタク
ト層と、該コンタクト層および前記電子供給層を貫通し
て設けられたリセス開口の底部に露出した前記ショット
キ層に接して形成されたゲート電極と、該ゲート電極を
挟む両脇の前記コンタクト層の上に形成されたソース電
極とドレイン電極とを備えてなることを特徴とするヘテ
ロ接合電界効果トランジスタが提供される。
【０００８】図６を参照して、ＦＥＴの寄生抵抗である
ソース抵抗およびドレイン抵抗を低減するための作用を
説明する。両者の抵抗は同じ起源に基づいて生じるた
め、ここではソース抵抗を例にあげて説明する。ソース
抵抗は、大別して、ソース電極１７からチャネル層１３
に至る縦方向の抵抗成分とチャネル層１７に沿ってゲー
ト電極１８の直下のチャネル領域に至る横方向の抵抗成
分とから構成される。
ソース抵抗およびドレイン抵抗を低減するための作用を
説明する。両者の抵抗は同じ起源に基づいて生じるた
め、ここではソース抵抗を例にあげて説明する。ソース
抵抗は、大別して、ソース電極１７からチャネル層１３
に至る縦方向の抵抗成分とチャネル層１７に沿ってゲー
ト電極１８の直下のチャネル領域に至る横方向の抵抗成
分とから構成される。
【０００９】前者の縦方向の抵抗は、図７のエネルギバ
ンド図から明らかなように、ｎ型ＧａＡｓコンタクト層
１５、ｎ型ＡｌＧａＡｓショットキ層１４、およびｎ型
ＧａＡｓチャネル層１３の３領域が作るポテンシャル障
壁の高さにより決まる。ポテンシャル障壁の高さが低い
ほど、障壁に跳ね返される電子の数が減り抵抗が下がる
ことになる。ここで、前記３領域のうち中央に挟まれた
ショットキ層１４の不純物濃度を高くすることにより、
ポテンシャル障壁の高さは低くなり縦方向の抵抗成分を
低減することができる。本発明においては、これを、図
１のようにショットキ層４とコンタクト層６との間に電
子供給層５を設けることにより達成し、縦方向の抵抗を
低減している。本発明における電子供給層とは、チャネ
ル層を構成する第１の半導体より禁制帯幅の大きい半導
体からなり、厚さ方向の全域または局所的にｎ型不純物
が添加された層をいい、チャネル層に比べて電子親和力
が小さい。この電子供給層を設けることによりショット
キ層４およびその近傍に形成されるポテンシャル障壁を
従来よりも小さく、また滑らかな形状とすることができ
る（図２）。
ンド図から明らかなように、ｎ型ＧａＡｓコンタクト層
１５、ｎ型ＡｌＧａＡｓショットキ層１４、およびｎ型
ＧａＡｓチャネル層１３の３領域が作るポテンシャル障
壁の高さにより決まる。ポテンシャル障壁の高さが低い
ほど、障壁に跳ね返される電子の数が減り抵抗が下がる
ことになる。ここで、前記３領域のうち中央に挟まれた
ショットキ層１４の不純物濃度を高くすることにより、
ポテンシャル障壁の高さは低くなり縦方向の抵抗成分を
低減することができる。本発明においては、これを、図
１のようにショットキ層４とコンタクト層６との間に電
子供給層５を設けることにより達成し、縦方向の抵抗を
低減している。本発明における電子供給層とは、チャネ
ル層を構成する第１の半導体より禁制帯幅の大きい半導
体からなり、厚さ方向の全域または局所的にｎ型不純物
が添加された層をいい、チャネル層に比べて電子親和力
が小さい。この電子供給層を設けることによりショット
キ層４およびその近傍に形成されるポテンシャル障壁を
従来よりも小さく、また滑らかな形状とすることができ
る（図２）。
【００１０】一方、横方向の寄生抵抗は、図７において
ソース電極１７直下からゲート電極１８直下に至るチャ
ネル層１３の電子濃度または電子の移動度を増加するこ
とによって低減することができる。本発明においては、
これを、ｎ型電子供給層の追加による２次元電子ガスの
誘起により解決を図っている。すなわちｎ型電子供給層
を設けることにより、図２に示すように、ｎ型チャネル
層３とショットキ層４との界面近傍において２次元電子
ガスが誘起される。この２次元電子ガスの存在により、
ｎ型チャネル層３に存在する全電子濃度は、図６に示し
た従来のＨＦＥＴに比べて増加し、さらに、２次元電子
ガスの内部では、電子の遮蔽効果によって電子の散乱が
抑制されるため移動度の増加も見込むことができる。こ
のため、ｎ型チャネル層３における横方向に沿った寄生
抵抗は、電子濃度の増加と移動度の増加の相乗効果によ
って低減することができる。
ソース電極１７直下からゲート電極１８直下に至るチャ
ネル層１３の電子濃度または電子の移動度を増加するこ
とによって低減することができる。本発明においては、
これを、ｎ型電子供給層の追加による２次元電子ガスの
誘起により解決を図っている。すなわちｎ型電子供給層
を設けることにより、図２に示すように、ｎ型チャネル
層３とショットキ層４との界面近傍において２次元電子
ガスが誘起される。この２次元電子ガスの存在により、
ｎ型チャネル層３に存在する全電子濃度は、図６に示し
た従来のＨＦＥＴに比べて増加し、さらに、２次元電子
ガスの内部では、電子の遮蔽効果によって電子の散乱が
抑制されるため移動度の増加も見込むことができる。こ
のため、ｎ型チャネル層３における横方向に沿った寄生
抵抗は、電子濃度の増加と移動度の増加の相乗効果によ
って低減することができる。
【００１１】
【発明の実施の形態】請求項１に記載の発明において、
前記電子供給層と前記ショットキ層との界面を界面Ａ、
前記電子供給層と前記コンタクト層との界面を界面Ｂと
したときに、界面Ａおよび界面Ｂでそれぞれ禁制帯幅が
連続的に変化し、かつ、界面Ａから界面Ｂにかけて禁制
帯幅が連続的に減少する構成とすることが好ましい。こ
のようにすることにより、ショットキ層およびその近傍
に形成されるポテンシャル障壁を効果的に小さく、また
滑らかな形状とすることができる。
前記電子供給層と前記ショットキ層との界面を界面Ａ、
前記電子供給層と前記コンタクト層との界面を界面Ｂと
したときに、界面Ａおよび界面Ｂでそれぞれ禁制帯幅が
連続的に変化し、かつ、界面Ａから界面Ｂにかけて禁制
帯幅が連続的に減少する構成とすることが好ましい。こ
のようにすることにより、ショットキ層およびその近傍
に形成されるポテンシャル障壁を効果的に小さく、また
滑らかな形状とすることができる。
【００１２】このような構成を実現するには、たとえ
ば、前記電子供給層を構成する半導体の組成が、前記界
面Ａから前記界面Ｂにかけて連続的に変化する構成とす
ることが好ましい。具体的には、以下のような構成とす
ることができる。 前記コンタクト層がＧａＡｓまたはＩｎＧａＡｓから
なり、前記ショットキ層がＡｌＧａＡｓまたはＩｎＧａ
Ｐからなり、前記電子供給層が、Ａｌ組成比が連続的に
変化するＡｌaＧａ1-aＡｓ（１≧ａ≧０）、または、Ｇ
ａ組成比および／またはＰ組成比が連続的に変化するＩ
ｎbＧａ1-bＡｓcＰ1-c（１≧ｂ≧０、１≧ｃ≧０）から
なる構成。 前記コンタクト層がＧａＡｓからなり、前記ショット
キ層がＡｌＧａＡｓからなり、前記電子供給層が、Ａｌ
組成比が連続的に変化するＡｌxＧａ1-xＡｓ（１≧ｘ≧
０）からなる構成。 前記コンタクト層がＧａＡｓまたはＩｎＧａＡｓから
なり、前記ショットキ層がＩｎＧａＰからなり、前記電
子供給層が、Ｇａ組成比およびＰ組成比が連続的に変化
するＩｎbＧａ1-bＡｓcＰ1-c（１≧ｂ≧０、１≧ｃ≧
０）からなる構成。
ば、前記電子供給層を構成する半導体の組成が、前記界
面Ａから前記界面Ｂにかけて連続的に変化する構成とす
ることが好ましい。具体的には、以下のような構成とす
ることができる。 前記コンタクト層がＧａＡｓまたはＩｎＧａＡｓから
なり、前記ショットキ層がＡｌＧａＡｓまたはＩｎＧａ
Ｐからなり、前記電子供給層が、Ａｌ組成比が連続的に
変化するＡｌaＧａ1-aＡｓ（１≧ａ≧０）、または、Ｇ
ａ組成比および／またはＰ組成比が連続的に変化するＩ
ｎbＧａ1-bＡｓcＰ1-c（１≧ｂ≧０、１≧ｃ≧０）から
なる構成。 前記コンタクト層がＧａＡｓからなり、前記ショット
キ層がＡｌＧａＡｓからなり、前記電子供給層が、Ａｌ
組成比が連続的に変化するＡｌxＧａ1-xＡｓ（１≧ｘ≧
０）からなる構成。 前記コンタクト層がＧａＡｓまたはＩｎＧａＡｓから
なり、前記ショットキ層がＩｎＧａＰからなり、前記電
子供給層が、Ｇａ組成比およびＰ組成比が連続的に変化
するＩｎbＧａ1-bＡｓcＰ1-c（１≧ｂ≧０、１≧ｃ≧
０）からなる構成。
【００１３】ここで、たとえば、前記電子供給層を構成
する半導体の組成が、前記界面Ａ近傍では前記ショット
キ層を構成する半導体の組成と一致し、前記界面Ｂ近傍
では前記コンタクト層を構成する半導体の組成と一致す
るようにすれば、抵抗の低減効果はより顕著となる。
する半導体の組成が、前記界面Ａ近傍では前記ショット
キ層を構成する半導体の組成と一致し、前記界面Ｂ近傍
では前記コンタクト層を構成する半導体の組成と一致す
るようにすれば、抵抗の低減効果はより顕著となる。
【００１４】また請求項８に記載の発明において、前記
電子供給層と前記コンタクト層との界面を界面Ｂ、前記
電子供給層と前記表面層との界面を界面Ｃとしたとき
に、界面Ｂおよび界面Ｃでそれぞれ禁制帯幅が連続的に
変化し、かつ、界面Ｃから界面Ｂにかけて禁制帯幅が連
続的に減少する構成とすることが好ましい。このように
することにより、ショットキ層およびその近傍に形成さ
れるポテンシャル障壁を効果的に小さく、また滑らかな
形状とすることができる。
電子供給層と前記コンタクト層との界面を界面Ｂ、前記
電子供給層と前記表面層との界面を界面Ｃとしたとき
に、界面Ｂおよび界面Ｃでそれぞれ禁制帯幅が連続的に
変化し、かつ、界面Ｃから界面Ｂにかけて禁制帯幅が連
続的に減少する構成とすることが好ましい。このように
することにより、ショットキ層およびその近傍に形成さ
れるポテンシャル障壁を効果的に小さく、また滑らかな
形状とすることができる。
【００１５】このような構成を実現するには、たとえ
ば、前記電子供給層を構成する半導体の組成が、前記界
面Ｃから前記界面Ｂにかけて連続的に変化する構成とす
ることが好ましい。具体的には、以下のような構成とす
ることができる。 前記コンタクト層がＧａＡｓまたはＩｎＧａＡｓから
なり、前記ショットキ層がＡｌＧａＡｓからなり、前記
表面層がＩｎＧａＰからなり、前記電子供給層が、Ａｌ
組成比が連続的に変化するＡｌaＧａ1-aＡｓ（１≧ａ≧
０）からなる構成。 前記コンタクト層がＧａＡｓまたはＩｎＧａＡｓから
なり、前記ショットキ層がＩｎＧａＰからなり、前記表
面層がＡｌＧａＡｓからなり、前記電子供給層が、Ｇａ
組成比が連続的に変化するＩｎbＧａ1-bＡｓcＰ1-c（１
≧ｂ≧０、１≧ｃ≧０）からなる構成。
ば、前記電子供給層を構成する半導体の組成が、前記界
面Ｃから前記界面Ｂにかけて連続的に変化する構成とす
ることが好ましい。具体的には、以下のような構成とす
ることができる。 前記コンタクト層がＧａＡｓまたはＩｎＧａＡｓから
なり、前記ショットキ層がＡｌＧａＡｓからなり、前記
表面層がＩｎＧａＰからなり、前記電子供給層が、Ａｌ
組成比が連続的に変化するＡｌaＧａ1-aＡｓ（１≧ａ≧
０）からなる構成。 前記コンタクト層がＧａＡｓまたはＩｎＧａＡｓから
なり、前記ショットキ層がＩｎＧａＰからなり、前記表
面層がＡｌＧａＡｓからなり、前記電子供給層が、Ｇａ
組成比が連続的に変化するＩｎbＧａ1-bＡｓcＰ1-c（１
≧ｂ≧０、１≧ｃ≧０）からなる構成。
【００１６】ここで、たとえば、前記電子供給層を構成
する半導体の組成が、前記界面Ｂ近傍で前記コンタクト
層を構成する半導体の組成と一致するようにすれば、抵
抗の低減効果はより顕著となる。
する半導体の組成が、前記界面Ｂ近傍で前記コンタクト
層を構成する半導体の組成と一致するようにすれば、抵
抗の低減効果はより顕著となる。
【００１７】次に、本発明の実施の形態について図面を
参照して説明する。
参照して説明する。
【００１８】図１は本発明の第１の実施の形態によるヘ
テロ接合電界効果トランジスタを説明するための断面構
造図である。図において、１は高抵抗基板、２はバッフ
ァ層、３はｎ型チャネル層、４はショットキ層、５はｎ
型電子供給層、６はｎ型コンタクト層、７はソース電
極、８はゲート電極、９はドレイン電極である。従来の
ＨＦＥＴ（図６参照）と比較して、ショットキ層とコン
タクト層の間にｎ型電子供給層５が追加されている。
テロ接合電界効果トランジスタを説明するための断面構
造図である。図において、１は高抵抗基板、２はバッフ
ァ層、３はｎ型チャネル層、４はショットキ層、５はｎ
型電子供給層、６はｎ型コンタクト層、７はソース電
極、８はゲート電極、９はドレイン電極である。従来の
ＨＦＥＴ（図６参照）と比較して、ショットキ層とコン
タクト層の間にｎ型電子供給層５が追加されている。
【００１９】まず、ゲート電極８の下には、従来技術と
同様にショットキ層４とｎ型チャネル層３が設けられて
おり、ショットキ層４を構成する半導体の禁制帯幅をチ
ャネル層３以上に大きく選ぶことにより、図６に示した
従来のＨＦＥＴと同様に、図１に示す本発明のＨＦＥＴ
においても高いゲート降伏電圧を得ることができる。
同様にショットキ層４とｎ型チャネル層３が設けられて
おり、ショットキ層４を構成する半導体の禁制帯幅をチ
ャネル層３以上に大きく選ぶことにより、図６に示した
従来のＨＦＥＴと同様に、図１に示す本発明のＨＦＥＴ
においても高いゲート降伏電圧を得ることができる。
【００２０】また、ｎ型電子供給層５を追加することに
より、ソース電極７またはドレイン電極９の直下の伝導
帯エネルギバンド図を図２に示すような形状にすること
ができる。ここでは、ｎ型電子供給層５を構成する半導
体の禁制帯幅を、ショットキ層４側の界面からｎ型コン
タクト層６側の界面に向かって連続的に減少させ、かつ
両方の界面においては伝導帯に不連続が生じないように
選んだ場合について描いてある。ｎ型電子供給層５の追
加により、ｎ型コンタクト層６からｎ型チャネル層３に
至るポテンシャル形状が滑らかとなり、縦方向の寄生抵
抗を低減することができる。また、図２に示すように、
ｎ型チャネル層３においては、ショットキ層４との界面
近傍において２次元電子ガスが誘起されている。この２
次元電子ガスの存在により、ｎ型チャネル層３に存在す
る全電子濃度は、図６に示した従来のＨＦＥＴに比べて
増加する。さらに、２次元電子ガスの内部では、電子の
遮蔽効果によって電子の散乱が抑制されるため移動度の
増加も期待できる。したがって、ｎ型チャネル層３にお
ける横方向に沿った寄生抵抗は、電子濃度の増加と移動
度の増加の相乗効果によって減少できることがわかる。
より、ソース電極７またはドレイン電極９の直下の伝導
帯エネルギバンド図を図２に示すような形状にすること
ができる。ここでは、ｎ型電子供給層５を構成する半導
体の禁制帯幅を、ショットキ層４側の界面からｎ型コン
タクト層６側の界面に向かって連続的に減少させ、かつ
両方の界面においては伝導帯に不連続が生じないように
選んだ場合について描いてある。ｎ型電子供給層５の追
加により、ｎ型コンタクト層６からｎ型チャネル層３に
至るポテンシャル形状が滑らかとなり、縦方向の寄生抵
抗を低減することができる。また、図２に示すように、
ｎ型チャネル層３においては、ショットキ層４との界面
近傍において２次元電子ガスが誘起されている。この２
次元電子ガスの存在により、ｎ型チャネル層３に存在す
る全電子濃度は、図６に示した従来のＨＦＥＴに比べて
増加する。さらに、２次元電子ガスの内部では、電子の
遮蔽効果によって電子の散乱が抑制されるため移動度の
増加も期待できる。したがって、ｎ型チャネル層３にお
ける横方向に沿った寄生抵抗は、電子濃度の増加と移動
度の増加の相乗効果によって減少できることがわかる。
【００２１】次に、図４を参照して、本発明の第２の実
施の形態について説明する。
施の形態について説明する。
【００２２】図４は、本発明の第２の実施の形態による
ヘテロ接合電界効果トランジスタを説明するための断面
構造図である。図において、１０は表面層であり、前述
の説明（図１参照）と同じまたは同等部分には同一符号
を付してある。
ヘテロ接合電界効果トランジスタを説明するための断面
構造図である。図において、１０は表面層であり、前述
の説明（図１参照）と同じまたは同等部分には同一符号
を付してある。
【００２３】本発明の第１の実施の形態（図１参照）と
比較して、ここではショットキ層４とｎ型電子供給層５
の間に表面層１０が設けられた点が異なる。すなわち、
図４では、リセス開口内においてゲート電極８の両脇に
表面層１０が露出することになり、ゲート電極８は、前
記リセス開口内に再度設けられた第２のリセス開口内に
露出したショットキ層４に接触して設けられることにな
る。また、ソース電極７またはドレイン電極９の直下の
伝導帯エネルギバンド図を図５に示す。図５において
も、前述の第１の実施の形態（図２参照）と同様に、ｎ
型電子供給層５の追加により、ｎ型コンタクト層６から
ｎ型チャネル層３に至るポテンシャル形状が滑らかとな
り、縦方向の寄生抵抗を低減することができる。さら
に、ｎ型チャネル層３のショットキ層４との界面近傍に
おいては２次元電子ガスが誘起され、図２の場合と同様
にして、横方向の寄生抵抗についても低減することがで
きることがわかる。
比較して、ここではショットキ層４とｎ型電子供給層５
の間に表面層１０が設けられた点が異なる。すなわち、
図４では、リセス開口内においてゲート電極８の両脇に
表面層１０が露出することになり、ゲート電極８は、前
記リセス開口内に再度設けられた第２のリセス開口内に
露出したショットキ層４に接触して設けられることにな
る。また、ソース電極７またはドレイン電極９の直下の
伝導帯エネルギバンド図を図５に示す。図５において
も、前述の第１の実施の形態（図２参照）と同様に、ｎ
型電子供給層５の追加により、ｎ型コンタクト層６から
ｎ型チャネル層３に至るポテンシャル形状が滑らかとな
り、縦方向の寄生抵抗を低減することができる。さら
に、ｎ型チャネル層３のショットキ層４との界面近傍に
おいては２次元電子ガスが誘起され、図２の場合と同様
にして、横方向の寄生抵抗についても低減することがで
きることがわかる。
【００２４】また、表面層１０に用いる半導体の種類を
適当に選ぶことにより、ｎ型電子供給層５と表面層１
０、および表面層１０とショットキ層４の間でそれぞれ
選択エッチングが可能となり、第１のリセス面となる表
面層１０および第２のリセス面であるショットキ層４の
各表面を露出させる工程を自動的かつ高精度に行うこと
が可能となる。
適当に選ぶことにより、ｎ型電子供給層５と表面層１
０、および表面層１０とショットキ層４の間でそれぞれ
選択エッチングが可能となり、第１のリセス面となる表
面層１０および第２のリセス面であるショットキ層４の
各表面を露出させる工程を自動的かつ高精度に行うこと
が可能となる。
【００２５】
【実施例】（実施例１）次に、図１を用いて本発明の第
１の実施例を説明する。高抵抗基板１については、ここ
では最も一般的な半絶縁性ＧａＡｓ基板を用いるが、デ
バイスの用途によっては、別の材料を用いることもでき
る。高抵抗基板１の上にはバッファ層２が形成されてお
り、バッファ層２としては、たとえば不純物を添加しな
い厚さ５００ｎｍのＧａＡｓ層を用いることができる。
このバッファ層の上にはｎ型チャネル層３が形成されて
いる。ｎ型チャネル層３には、たとえばＳｉを２×１０
17ｃｍ-3添加した厚さ17０ｎｍのｎ型ＧａＡｓ層を用い
ることができる。このｎ型チャネル層３の上には、ショ
ットキ層４が形成されており、このショットキ層４とし
ては、たとえばＳｉを１×１０17ｃｍ-3添加した厚さ２
０ｎｍのｎ型ＡｌＧａＡｓ層を用いることができる。こ
のＡｌＧａＡｓ層のＡｌ組成としては、たとえば０．２
とすることができる。このショットキ層４の上にはｎ型
電子供給層５が形成されている。ｎ型電子供給層５に
は、たとえばＳｉを２×１０18ｃｍ-3添加した厚さ１５
０ｎｍのｎ型ＡｌＧａＡｓ層を用いることができる。こ
のＡｌＧａＡｓ層のＡｌ組成は、ショットキ層４側の界
面から厚さ方向に沿ってｎ型コンタクト層６の界面に向
かって連続的にたとえば０．２から０．０まで単調に減
少するように変化させる。このｎ型電子供給層５の上に
はｎ型コンタクト層６が形成されている。このｎ型コン
タクト層６としては、たとえばＳｉを２×１０18ｃｍ-3
添加した厚さ１２０ｎｍのｎ型ＧａＡｓ層を用いること
ができる。
１の実施例を説明する。高抵抗基板１については、ここ
では最も一般的な半絶縁性ＧａＡｓ基板を用いるが、デ
バイスの用途によっては、別の材料を用いることもでき
る。高抵抗基板１の上にはバッファ層２が形成されてお
り、バッファ層２としては、たとえば不純物を添加しな
い厚さ５００ｎｍのＧａＡｓ層を用いることができる。
このバッファ層の上にはｎ型チャネル層３が形成されて
いる。ｎ型チャネル層３には、たとえばＳｉを２×１０
17ｃｍ-3添加した厚さ17０ｎｍのｎ型ＧａＡｓ層を用い
ることができる。このｎ型チャネル層３の上には、ショ
ットキ層４が形成されており、このショットキ層４とし
ては、たとえばＳｉを１×１０17ｃｍ-3添加した厚さ２
０ｎｍのｎ型ＡｌＧａＡｓ層を用いることができる。こ
のＡｌＧａＡｓ層のＡｌ組成としては、たとえば０．２
とすることができる。このショットキ層４の上にはｎ型
電子供給層５が形成されている。ｎ型電子供給層５に
は、たとえばＳｉを２×１０18ｃｍ-3添加した厚さ１５
０ｎｍのｎ型ＡｌＧａＡｓ層を用いることができる。こ
のＡｌＧａＡｓ層のＡｌ組成は、ショットキ層４側の界
面から厚さ方向に沿ってｎ型コンタクト層６の界面に向
かって連続的にたとえば０．２から０．０まで単調に減
少するように変化させる。このｎ型電子供給層５の上に
はｎ型コンタクト層６が形成されている。このｎ型コン
タクト層６としては、たとえばＳｉを２×１０18ｃｍ-3
添加した厚さ１２０ｎｍのｎ型ＧａＡｓ層を用いること
ができる。
【００２６】このような構造を用いることにより、ショ
ットキ層４とｎ型電子供給層５の界面、およびｎ型電子
供給層５とｎ型コンタクト層６の界面にはポテンシャル
障壁が形成されることなく、図２に示すようにショット
キ層４からｎ型コンタクト層６に至る滑らかな伝導帯エ
ネルギバンド図が得られる。これにより縦方向の電気伝
導において低い電気抵抗が得られる。
ットキ層４とｎ型電子供給層５の界面、およびｎ型電子
供給層５とｎ型コンタクト層６の界面にはポテンシャル
障壁が形成されることなく、図２に示すようにショット
キ層４からｎ型コンタクト層６に至る滑らかな伝導帯エ
ネルギバンド図が得られる。これにより縦方向の電気伝
導において低い電気抵抗が得られる。
【００２７】また、ｎ型チャネル層３のショットキ層４
側の界面近傍には、２次元電子ガスが誘起される。２次
元電子ガスの生成により、チャネル層４に沿った横方向
の電子密度が増加するとともに、電子の遮蔽効果によっ
て電子移動度が改善され、チャネル層４に沿った横方向
の電気抵抗を低減することができる。
側の界面近傍には、２次元電子ガスが誘起される。２次
元電子ガスの生成により、チャネル層４に沿った横方向
の電子密度が増加するとともに、電子の遮蔽効果によっ
て電子移動度が改善され、チャネル層４に沿った横方向
の電気抵抗を低減することができる。
【００２８】ｎ型コンタクト層６とｎ型電子供給層５と
を順次貫通して設けられたリセス開口内に露出したショ
ットキ層４の上にはショットキ接触からなるゲート電極
８が形成されている。このゲート電極８の形成により、
このゲート電極８の下に存在するｎ型チャネル層３内の
ショットキ層４側の界面近傍に存在していた２次元電子
ガスは消失し、図３に示すような、従来のＨＦＥＴと同
様な伝導帯エネルギバンド図ができあがる。ゲート電極
８には、たとえばスパッタ蒸着により形成したタングス
テンシリサイド（ＷＳｉ）を用いることができる。ゲー
ト電極８の長さは、たとえば１μｍとすることができ
る。また、ゲート電極８は、ショットキ層４とｎ型電子
供給層５の界面位置に一致したショットキ層４の表面に
接して設けてもよいが、たとえば、図１に示すように、
ショットキ層４の内部に埋め込まれるように形成しても
構わない。
を順次貫通して設けられたリセス開口内に露出したショ
ットキ層４の上にはショットキ接触からなるゲート電極
８が形成されている。このゲート電極８の形成により、
このゲート電極８の下に存在するｎ型チャネル層３内の
ショットキ層４側の界面近傍に存在していた２次元電子
ガスは消失し、図３に示すような、従来のＨＦＥＴと同
様な伝導帯エネルギバンド図ができあがる。ゲート電極
８には、たとえばスパッタ蒸着により形成したタングス
テンシリサイド（ＷＳｉ）を用いることができる。ゲー
ト電極８の長さは、たとえば１μｍとすることができ
る。また、ゲート電極８は、ショットキ層４とｎ型電子
供給層５の界面位置に一致したショットキ層４の表面に
接して設けてもよいが、たとえば、図１に示すように、
ショットキ層４の内部に埋め込まれるように形成しても
構わない。
【００２９】このゲート電極８を挟んで両側のｎ型コン
タクト層６の上にはオーム性接触からなるソース電極７
とドレイン電極９が設けられている。このソース電極７
とドレイン電極９の材料には、たとえばＡｕＧｅ／Ｎｉ
を用いることができる。このＡｕＧｅ／Ｎｉには、ｎ型
ＧａＡｓに対して十分小さな接触抵抗値を与えるよう
に、たとえば４００℃で３０秒間の熱処理が施されてい
る。
タクト層６の上にはオーム性接触からなるソース電極７
とドレイン電極９が設けられている。このソース電極７
とドレイン電極９の材料には、たとえばＡｕＧｅ／Ｎｉ
を用いることができる。このＡｕＧｅ／Ｎｉには、ｎ型
ＧａＡｓに対して十分小さな接触抵抗値を与えるよう
に、たとえば４００℃で３０秒間の熱処理が施されてい
る。
【００３０】このようにして作製された本発明の第１の
実施例のＨＦＥＴでは、最大ドレイン電流としてゲート
幅１ｍｍ当たり３５０ｍＡが得られ、相互コンダクタン
スとしては１５０ｍＳが得られた。このとき得られたソ
ース抵抗は１．３Ωｍｍであった。一方、ｎ型電子供給
層５を設けなかったが、それ以外の部分には本実施例と
全く同様のプロセスを用いて作製した従来のＨＦＥＴで
は、最大ドレイン電流がゲート幅１ｍｍ当たり３２０ｍ
Ａであり、相互コンダクタンスは１２０ｍＳであった。
また、このときのソース抵抗は１．９Ωｍｍであった。
このように、本発明の第１の実施例のＨＦＥＴは寄生抵
抗が低く、良好なＦＥＴ特性が得られることが確認でき
た。
実施例のＨＦＥＴでは、最大ドレイン電流としてゲート
幅１ｍｍ当たり３５０ｍＡが得られ、相互コンダクタン
スとしては１５０ｍＳが得られた。このとき得られたソ
ース抵抗は１．３Ωｍｍであった。一方、ｎ型電子供給
層５を設けなかったが、それ以外の部分には本実施例と
全く同様のプロセスを用いて作製した従来のＨＦＥＴで
は、最大ドレイン電流がゲート幅１ｍｍ当たり３２０ｍ
Ａであり、相互コンダクタンスは１２０ｍＳであった。
また、このときのソース抵抗は１．９Ωｍｍであった。
このように、本発明の第１の実施例のＨＦＥＴは寄生抵
抗が低く、良好なＦＥＴ特性が得られることが確認でき
た。
【００３１】（実施例２）次に、同じく図１を参照しな
がら本発明の第２の実施例を説明する。まず、実施例１
の場合と全く同様にして、半絶縁性ＧａＡｓ基板の上
に、たとえば不純物を添加しない厚さ５００ｎｍのＧａ
Ａｓ層からなるバッファ層２と、たとえばＳｉを２×１
０17ｃｍ-3添加した厚さ17０ｎｍのｎ型ＧａＡｓ層から
なるｎ型チャネル層３と、たとえばＳｉを１×１０17ｃ
ｍ-3添加した厚さ２０ｎｍのｎ型ＡｌＧａＡｓ層（Ａｌ
組成はたとえば０．２とする）からなるショットキ層４
とを順次形成する。このショットキ層４の上にはｎ型電
子供給層５が形成されており、このｎ型電子供給層５と
しては、たとえばＳｉを２×１０18ｃｍ-3添加した厚さ
１５０ｎｍのｎ型ＩｎＧａＡｓＰ層を用いる。この四元
半導体であるＩｎＧａＡｓＰの組成はＧａＡｓと格子整
合する組成とし、かつそのＧａ組成は、ショットキ層４
側の界面から厚さ方向に沿ってｎ型コンタクト層６の界
面に向かって、連続的にたとえば０．５１から１．０ま
で単調に増加するように変化させる。このｎ型電子供給
層５の上には、実施例１と同様に、たとえばＳｉを２×
１０18ｃｍ -3添加した厚さ１２０ｎｍのｎ型ＧａＡｓ層
からなるｎ型コンタクト層６が形成されている。
がら本発明の第２の実施例を説明する。まず、実施例１
の場合と全く同様にして、半絶縁性ＧａＡｓ基板の上
に、たとえば不純物を添加しない厚さ５００ｎｍのＧａ
Ａｓ層からなるバッファ層２と、たとえばＳｉを２×１
０17ｃｍ-3添加した厚さ17０ｎｍのｎ型ＧａＡｓ層から
なるｎ型チャネル層３と、たとえばＳｉを１×１０17ｃ
ｍ-3添加した厚さ２０ｎｍのｎ型ＡｌＧａＡｓ層（Ａｌ
組成はたとえば０．２とする）からなるショットキ層４
とを順次形成する。このショットキ層４の上にはｎ型電
子供給層５が形成されており、このｎ型電子供給層５と
しては、たとえばＳｉを２×１０18ｃｍ-3添加した厚さ
１５０ｎｍのｎ型ＩｎＧａＡｓＰ層を用いる。この四元
半導体であるＩｎＧａＡｓＰの組成はＧａＡｓと格子整
合する組成とし、かつそのＧａ組成は、ショットキ層４
側の界面から厚さ方向に沿ってｎ型コンタクト層６の界
面に向かって、連続的にたとえば０．５１から１．０ま
で単調に増加するように変化させる。このｎ型電子供給
層５の上には、実施例１と同様に、たとえばＳｉを２×
１０18ｃｍ -3添加した厚さ１２０ｎｍのｎ型ＧａＡｓ層
からなるｎ型コンタクト層６が形成されている。
【００３２】このような構造を用いることにより、図２
に示すようにショットキ層４からｎ型コンタクト層６に
至る滑らかな伝導帯エネルギバンド図が得られる。これ
により縦方向の電気伝導において低い電気抵抗が得られ
る。
に示すようにショットキ層４からｎ型コンタクト層６に
至る滑らかな伝導帯エネルギバンド図が得られる。これ
により縦方向の電気伝導において低い電気抵抗が得られ
る。
【００３３】また、ｎ型チャネル層３のショットキ層４
側の界面近傍には、２次元電子ガスが誘起される。これ
により、チャネル層４に沿った横方向の電気抵抗を低減
することができる。
側の界面近傍には、２次元電子ガスが誘起される。これ
により、チャネル層４に沿った横方向の電気抵抗を低減
することができる。
【００３４】ｎ型コンタクト層６とｎ型電子供給層５を
順次貫通して設けられたリセス開口内に露出したショッ
トキ層４の上にはショットキ接触からなるゲート電極８
が形成されている。このショットキ層４の露出には、た
とえば塩酸系の選択ウエットエッチングを用いることに
より、精度良くショットキ層であるＡｌＧａＡｓの表面
の頭出しを行うことができる。ゲート電極８の下の伝導
帯エネルギバンド図は図３に示すようなものとなる。ゲ
ート電極８には、たとえばスパッタ蒸着により形成した
タングステンシリサイド（ＷＳｉ）を用いることができ
る。ゲート電極８の長さは、たとえば１μｍとすること
ができる。また、ゲート電極８は、ショットキ層４とｎ
型電子供給層５の界面位置に一致したショットキ層４の
表面に接して設けてもよいが、図１に示すように、ショ
ットキ層４の内部に埋め込まれるように形成しても構わ
ない。
順次貫通して設けられたリセス開口内に露出したショッ
トキ層４の上にはショットキ接触からなるゲート電極８
が形成されている。このショットキ層４の露出には、た
とえば塩酸系の選択ウエットエッチングを用いることに
より、精度良くショットキ層であるＡｌＧａＡｓの表面
の頭出しを行うことができる。ゲート電極８の下の伝導
帯エネルギバンド図は図３に示すようなものとなる。ゲ
ート電極８には、たとえばスパッタ蒸着により形成した
タングステンシリサイド（ＷＳｉ）を用いることができ
る。ゲート電極８の長さは、たとえば１μｍとすること
ができる。また、ゲート電極８は、ショットキ層４とｎ
型電子供給層５の界面位置に一致したショットキ層４の
表面に接して設けてもよいが、図１に示すように、ショ
ットキ層４の内部に埋め込まれるように形成しても構わ
ない。
【００３５】このゲート電極８を挟んで両側のｎ型コン
タクト層６の上にはオーム性接触からなるソース電極７
とドレイン電極９が設けられている。電極材料には、た
とえばＡｕＧｅ／Ｎｉを用いることができる。このＡｕ
Ｇｅ／Ｎｉには、ｎ型ＧａＡｓに対して十分小さな接触
抵抗値を与えるように、たとえば４００℃で３０秒間の
熱処理が施されている。
タクト層６の上にはオーム性接触からなるソース電極７
とドレイン電極９が設けられている。電極材料には、た
とえばＡｕＧｅ／Ｎｉを用いることができる。このＡｕ
Ｇｅ／Ｎｉには、ｎ型ＧａＡｓに対して十分小さな接触
抵抗値を与えるように、たとえば４００℃で３０秒間の
熱処理が施されている。
【００３６】このようにして作製された本発明の第２の
実施例のＨＦＥＴでは、最大ドレイン電流としてゲート
幅１ｍｍ当たり３４５ｍＡが得られ、相互コンダクタン
スとしては１５５ｍＳが得られた。このとき得られたソ
ース抵抗は１．３Ωｍｍであった。一方、ｎ型電子供給
層５を設けなかったが、それ以外の部分には全く本実施
例と同様のプロセスを用いて作製した従来のＨＦＥＴで
は、最大ドレイン電流がゲート幅１ｍｍ当たり３２０ｍ
Ａであり、相互コンダクタンスは１２０ｍＳであった。
また、このときのソース抵抗は１．９Ωｍｍであった。
このように、本発明の第２の実施例のＨＦＥＴは寄生抵
抗が低く、良好なＦＥＴ特性が得られることが確認でき
た。
実施例のＨＦＥＴでは、最大ドレイン電流としてゲート
幅１ｍｍ当たり３４５ｍＡが得られ、相互コンダクタン
スとしては１５５ｍＳが得られた。このとき得られたソ
ース抵抗は１．３Ωｍｍであった。一方、ｎ型電子供給
層５を設けなかったが、それ以外の部分には全く本実施
例と同様のプロセスを用いて作製した従来のＨＦＥＴで
は、最大ドレイン電流がゲート幅１ｍｍ当たり３２０ｍ
Ａであり、相互コンダクタンスは１２０ｍＳであった。
また、このときのソース抵抗は１．９Ωｍｍであった。
このように、本発明の第２の実施例のＨＦＥＴは寄生抵
抗が低く、良好なＦＥＴ特性が得られることが確認でき
た。
【００３７】（実施例３）次に、同じく図１を参照しな
がら本発明の第３の実施例を説明する。まず、半絶縁性
ＧａＡｓ基板の上に、たとえば不純物を添加しない厚さ
５００ｎｍのＧａＡｓ層からなるバッファ層２と、たと
えばＳｉを２×１０17ｃｍ-3添加した厚さ 17０ｎｍのｎ
型ＧａＡｓ層からなるｎ型チャネル層３と、たとえばＳ
ｉを１×１０17ｃｍ-3添加した厚さ２０ｎｍのｎ型Ｉｎ
ＧａＰ層（Ｇａ組成は０．５１とする）からなるショッ
トキ層４とを順次形成する。このショットキ層４の上に
はｎ型電子供給層５が形成されており、このｎ型電子供
給層５としては、たとえばＳｉを２×１０18ｃｍ-3添加
した厚さ１５０ｎｍのｎ型ＡｌＧａＡｓ層を用いる。こ
のＡｌＧａＡｓ層のＡｌ組成は、ショットキ層４側の界
面から厚さ方向に沿ってｎ型コンタクト層６の界面に向
かって、連続的にたとえば０．２から０．０まで単調に
減少するように変化させる。このｎ型電子供給層５の上
には、実施例１と同様に、たとえばＳｉを２×１０18ｃ
ｍ-3添加した厚さ１２０ｎｍのｎ型ＧａＡｓ層からなる
ｎ型コンタクト層６が形成されている。
がら本発明の第３の実施例を説明する。まず、半絶縁性
ＧａＡｓ基板の上に、たとえば不純物を添加しない厚さ
５００ｎｍのＧａＡｓ層からなるバッファ層２と、たと
えばＳｉを２×１０17ｃｍ-3添加した厚さ 17０ｎｍのｎ
型ＧａＡｓ層からなるｎ型チャネル層３と、たとえばＳ
ｉを１×１０17ｃｍ-3添加した厚さ２０ｎｍのｎ型Ｉｎ
ＧａＰ層（Ｇａ組成は０．５１とする）からなるショッ
トキ層４とを順次形成する。このショットキ層４の上に
はｎ型電子供給層５が形成されており、このｎ型電子供
給層５としては、たとえばＳｉを２×１０18ｃｍ-3添加
した厚さ１５０ｎｍのｎ型ＡｌＧａＡｓ層を用いる。こ
のＡｌＧａＡｓ層のＡｌ組成は、ショットキ層４側の界
面から厚さ方向に沿ってｎ型コンタクト層６の界面に向
かって、連続的にたとえば０．２から０．０まで単調に
減少するように変化させる。このｎ型電子供給層５の上
には、実施例１と同様に、たとえばＳｉを２×１０18ｃ
ｍ-3添加した厚さ１２０ｎｍのｎ型ＧａＡｓ層からなる
ｎ型コンタクト層６が形成されている。
【００３８】このような構造を用いることにより、図２
に示すようにショットキ層４からｎ型コンタクト層６に
至る滑らかな伝導帯エネルギバンド図が得られる。これ
により縦方向の電気伝導において低い電気抵抗が得られ
る。
に示すようにショットキ層４からｎ型コンタクト層６に
至る滑らかな伝導帯エネルギバンド図が得られる。これ
により縦方向の電気伝導において低い電気抵抗が得られ
る。
【００３９】また、ｎ型チャネル層３のショットキ層４
側の界面近傍には、２次元電子ガスが誘起される。これ
により、チャネル層４に沿った横方向の電気抵抗を低減
することができる。
側の界面近傍には、２次元電子ガスが誘起される。これ
により、チャネル層４に沿った横方向の電気抵抗を低減
することができる。
【００４０】ｎ型コンタクト層６とｎ型電子供給層５と
を順次貫通して設けられたリセス開口内に露出したショ
ットキ層４の上にはショットキ接触からなるゲート電極
８が形成されている。このショットキ層４の露出には、
たとえば燐酸系の選択ウエットエッチングを用いること
により、精度良くショットキ層であるＩｎＧａＰの表面
の頭出しを行うことができる。ゲート電極８の下の伝導
帯エネルギバンド図は図３に示すようなものとなる。ゲ
ート電極８には、たとえばスパッタ蒸着により形成した
タングステンシリサイド（ＷＳｉ）を用いることができ
る。ゲート電極８の長さは、たとえば１μｍとすること
ができる。また、ゲート電極８は、ショットキ層４とｎ
型電子供給層５の界面位置に一致したショットキ層４の
表面に接して設けてもよいが、図１に示すように、ショ
ットキ層４の内部に埋め込まれるように形成しても構わ
ない。
を順次貫通して設けられたリセス開口内に露出したショ
ットキ層４の上にはショットキ接触からなるゲート電極
８が形成されている。このショットキ層４の露出には、
たとえば燐酸系の選択ウエットエッチングを用いること
により、精度良くショットキ層であるＩｎＧａＰの表面
の頭出しを行うことができる。ゲート電極８の下の伝導
帯エネルギバンド図は図３に示すようなものとなる。ゲ
ート電極８には、たとえばスパッタ蒸着により形成した
タングステンシリサイド（ＷＳｉ）を用いることができ
る。ゲート電極８の長さは、たとえば１μｍとすること
ができる。また、ゲート電極８は、ショットキ層４とｎ
型電子供給層５の界面位置に一致したショットキ層４の
表面に接して設けてもよいが、図１に示すように、ショ
ットキ層４の内部に埋め込まれるように形成しても構わ
ない。
【００４１】このゲート電極８を挟んで両側のｎ型コン
タクト層６の上にはオーム性接触からなるソース電極７
とドレイン電極９が設けられている。電極材料には、た
とえばＡｕＧｅ／Ｎｉを用いることができる。このＡｕ
Ｇｅ／Ｎｉには、ｎ型ＧａＡｓに対して十分小さな接触
抵抗値を与えるように、たとえば４００℃で３０秒間の
熱処理が施されている。
タクト層６の上にはオーム性接触からなるソース電極７
とドレイン電極９が設けられている。電極材料には、た
とえばＡｕＧｅ／Ｎｉを用いることができる。このＡｕ
Ｇｅ／Ｎｉには、ｎ型ＧａＡｓに対して十分小さな接触
抵抗値を与えるように、たとえば４００℃で３０秒間の
熱処理が施されている。
【００４２】このようにして作製された本発明の第３の
実施例のＨＦＥＴでは、最大ドレイン電流としてゲート
幅１ｍｍ当たり３５０ｍＡが得られ、相互コンダクタン
スとしては１５５ｍＳが得られた。このとき得られたソ
ース抵抗は１．３５Ωｍｍであった。一方、ｎ型電子供
給層５を設けなかったが、それ以外の部分には全く本実
施例と同様のプロセスを用いて作製した従来のＨＦＥＴ
では、最大ドレイン電流がゲート幅１ｍｍ当たり３２５
ｍＡであり、相互コンダクタンスは１２５ｍＳであっ
た。また、このときのソース抵抗は１．８５Ωｍｍであ
った。このように、本発明の第３の実施例のＨＦＥＴは
寄生抵抗が低く、良好なＦＥＴ特性が得られることが確
認できた。
実施例のＨＦＥＴでは、最大ドレイン電流としてゲート
幅１ｍｍ当たり３５０ｍＡが得られ、相互コンダクタン
スとしては１５５ｍＳが得られた。このとき得られたソ
ース抵抗は１．３５Ωｍｍであった。一方、ｎ型電子供
給層５を設けなかったが、それ以外の部分には全く本実
施例と同様のプロセスを用いて作製した従来のＨＦＥＴ
では、最大ドレイン電流がゲート幅１ｍｍ当たり３２５
ｍＡであり、相互コンダクタンスは１２５ｍＳであっ
た。また、このときのソース抵抗は１．８５Ωｍｍであ
った。このように、本発明の第３の実施例のＨＦＥＴは
寄生抵抗が低く、良好なＦＥＴ特性が得られることが確
認できた。
【００４３】（実施例４）次に、同じく図１を参照しな
がら本発明の第４の実施例を説明する。まず、実施例３
の場合と全く同様にして、半絶縁性ＧａＡｓ基板の上
に、たとえば不純物を添加しない厚さ５００ｎｍのＧａ
Ａｓ層からなるバッファ層２と、たとえばＳｉを２×１
０17ｃｍ-3添加した厚さ17０ｎｍのｎ型ＧａＡｓ層から
なるｎ型チャネル層３と、たとえばＳｉを１×１０17ｃ
ｍ-3添加した厚さ２０ｎｍのｎ型ＩｎＧａＰ層（Ｇａ組
成は０．５１とする）からなるショットキ層４とを順次
形成する。このショットキ層４の上にはｎ型電子供給層
５が形成されており、このｎ型電子供給層５としては、
たとえばＳｉを２×１０18ｃｍ-3添加した厚さ１５０ｎ
ｍのｎ型ＩｎＧａＡｓＰ層を用いる。この四元半導体で
あるＩｎＧａＡｓＰの組成はＧａＡｓと格子整合する組
成とし、かつそのＧａ組成は、ショットキ層４側の界面
から厚さ方向に沿ってｎ型コンタクト層６の界面に向か
って、連続的にたとえば０．５１から１．０まで単調に
増加するように変化させる。このｎ型電子供給層５の上
には、実施例１と同様に、たとえばＳｉを２×１０18ｃ
ｍ-3添加した厚さ１２０ｎｍのｎ型ＧａＡｓ層からなる
ｎ型コンタクト層６が形成されている。
がら本発明の第４の実施例を説明する。まず、実施例３
の場合と全く同様にして、半絶縁性ＧａＡｓ基板の上
に、たとえば不純物を添加しない厚さ５００ｎｍのＧａ
Ａｓ層からなるバッファ層２と、たとえばＳｉを２×１
０17ｃｍ-3添加した厚さ17０ｎｍのｎ型ＧａＡｓ層から
なるｎ型チャネル層３と、たとえばＳｉを１×１０17ｃ
ｍ-3添加した厚さ２０ｎｍのｎ型ＩｎＧａＰ層（Ｇａ組
成は０．５１とする）からなるショットキ層４とを順次
形成する。このショットキ層４の上にはｎ型電子供給層
５が形成されており、このｎ型電子供給層５としては、
たとえばＳｉを２×１０18ｃｍ-3添加した厚さ１５０ｎ
ｍのｎ型ＩｎＧａＡｓＰ層を用いる。この四元半導体で
あるＩｎＧａＡｓＰの組成はＧａＡｓと格子整合する組
成とし、かつそのＧａ組成は、ショットキ層４側の界面
から厚さ方向に沿ってｎ型コンタクト層６の界面に向か
って、連続的にたとえば０．５１から１．０まで単調に
増加するように変化させる。このｎ型電子供給層５の上
には、実施例１と同様に、たとえばＳｉを２×１０18ｃ
ｍ-3添加した厚さ１２０ｎｍのｎ型ＧａＡｓ層からなる
ｎ型コンタクト層６が形成されている。
【００４４】このような構造を用いることにより、図２
に示すようにショットキ層４からｎ型コンタクト層６に
至る滑らかな伝導帯エネルギバンド図が得られる。これ
により縦方向の電気伝導において低い電気抵抗が得られ
る。
に示すようにショットキ層４からｎ型コンタクト層６に
至る滑らかな伝導帯エネルギバンド図が得られる。これ
により縦方向の電気伝導において低い電気抵抗が得られ
る。
【００４５】また、ｎ型チャネル層３のショットキ層４
側の界面近傍には、２次元電子ガスが誘起される。これ
により、チャネル層４に沿った横方向の電気抵抗を低減
することができる。
側の界面近傍には、２次元電子ガスが誘起される。これ
により、チャネル層４に沿った横方向の電気抵抗を低減
することができる。
【００４６】ｎ型コンタクト層６とｎ型電子供給層５と
を順次貫通して設けられたリセス開口内に露出したショ
ットキ層４の上にはショットキ接触からなるゲート電極
８が形成されている。このゲート電極８の下の伝導帯エ
ネルギバンド図は図３に示すようなものとなる。ゲート
電極８には、たとえばスパッタ蒸着により形成したタン
グステンシリサイド（ＷＳｉ）を用いることができる。
ゲート電極８の長さは、たとえば１μｍとすることがで
きる。また、ゲート電極８は、ショットキ層４とｎ型電
子供給層５の界面位置に一致したショットキ層４の表面
に接して設けてもよいが、図１に示すように、ショット
キ層４の内部に埋め込まれるように形成しても構わな
い。
を順次貫通して設けられたリセス開口内に露出したショ
ットキ層４の上にはショットキ接触からなるゲート電極
８が形成されている。このゲート電極８の下の伝導帯エ
ネルギバンド図は図３に示すようなものとなる。ゲート
電極８には、たとえばスパッタ蒸着により形成したタン
グステンシリサイド（ＷＳｉ）を用いることができる。
ゲート電極８の長さは、たとえば１μｍとすることがで
きる。また、ゲート電極８は、ショットキ層４とｎ型電
子供給層５の界面位置に一致したショットキ層４の表面
に接して設けてもよいが、図１に示すように、ショット
キ層４の内部に埋め込まれるように形成しても構わな
い。
【００４７】このゲート電極８を挟んで両側のｎ型コン
タクト層６の上にはオーム性接触からなるソース電極７
とドレイン電極９が設けられている。電極材料には、た
とえばＡｕＧｅ／Ｎｉを用いることができる。このＡｕ
Ｇｅ／Ｎｉには、ｎ型ＧａＡｓに対して十分小さな接触
抵抗値を与えるように、たとえば４００℃で３０秒間の
熱処理が施されている。
タクト層６の上にはオーム性接触からなるソース電極７
とドレイン電極９が設けられている。電極材料には、た
とえばＡｕＧｅ／Ｎｉを用いることができる。このＡｕ
Ｇｅ／Ｎｉには、ｎ型ＧａＡｓに対して十分小さな接触
抵抗値を与えるように、たとえば４００℃で３０秒間の
熱処理が施されている。
【００４８】このようにして作製された本発明の第４の
実施例のＨＦＥＴでは、最大ドレイン電流としてゲート
幅１ｍｍ当たり３４５ｍＡが得られ、相互コンダクタン
スとしては１５０ｍＳが得られた。このとき得られたソ
ース抵抗は１．３Ωｍｍであった。一方、ｎ型電子供給
層５を設けなかったが、それ以外の部分には全く本実施
例と同様のプロセスを用いて作製した従来のＨＦＥＴで
は、最大ドレイン電流がゲート幅１ｍｍ当たり３２５ｍ
Ａであり、相互コンダクタンスは１２５ｍＳであった。
また、このときのソース抵抗は１．８５Ωｍｍであっ
た。このように、本発明の第４の実施例のＨＦＥＴは寄
生抵抗が低く、良好なＦＥＴ特性が得られることが確認
できた。
実施例のＨＦＥＴでは、最大ドレイン電流としてゲート
幅１ｍｍ当たり３４５ｍＡが得られ、相互コンダクタン
スとしては１５０ｍＳが得られた。このとき得られたソ
ース抵抗は１．３Ωｍｍであった。一方、ｎ型電子供給
層５を設けなかったが、それ以外の部分には全く本実施
例と同様のプロセスを用いて作製した従来のＨＦＥＴで
は、最大ドレイン電流がゲート幅１ｍｍ当たり３２５ｍ
Ａであり、相互コンダクタンスは１２５ｍＳであった。
また、このときのソース抵抗は１．８５Ωｍｍであっ
た。このように、本発明の第４の実施例のＨＦＥＴは寄
生抵抗が低く、良好なＦＥＴ特性が得られることが確認
できた。
【００４９】（実施例５）次に、図４を参照しながら本
発明の第５の実施例を説明する。まず、高抵抗基板１と
して半絶縁性ＧａＡｓ基板の上に、たとえば不純物を添
加しない厚さ５００ｎｍのＧａＡｓ層からなるバッファ
層２と、たとえばＳｉを２×１０17ｃｍ-3添加した厚さ
17０ｎｍのｎ型ＧａＡｓ層からなるｎ型チャネル層３
と、たとえばＳｉを１×１０17ｃｍ-3添加した厚さ１６
ｎｍのｎ型ＡｌＧａＡｓ層（Ａｌ組成は０．２とする）
からなるショットキ層４と、たとえばＳｉを１×１０17
ｃｍ-3添加した厚さ４ｎｍのｎ型ＩｎＧａＰ層（Ｇａ組
成は０．５１とする）からなる表面層１０とを順次形成
する。この表面層１０の上にはｎ型電子供給層５が形成
されており、このｎ型電子供給層５としては、たとえば
Ｓｉを２×１０18ｃｍ-3添加した厚さ１５０ｎｍのｎ型
ＡｌＧａＡｓ層を用いる。このＡｌＧａＡｓ層のＡｌ組
成は、表面層１０側の界面から厚さ方向に沿ってｎ型コ
ンタクト層６の界面に向かって、連続的にたとえば０．
２から０．０まで単調に減少するように変化させる。こ
のｎ型電子供給層５の上には、たとえばＳｉを２×１０
18ｃｍ-3添加した厚さ１２０ｎｍのｎ型ＧａＡｓ層から
なるｎ型コンタクト層６が形成されている。
発明の第５の実施例を説明する。まず、高抵抗基板１と
して半絶縁性ＧａＡｓ基板の上に、たとえば不純物を添
加しない厚さ５００ｎｍのＧａＡｓ層からなるバッファ
層２と、たとえばＳｉを２×１０17ｃｍ-3添加した厚さ
17０ｎｍのｎ型ＧａＡｓ層からなるｎ型チャネル層３
と、たとえばＳｉを１×１０17ｃｍ-3添加した厚さ１６
ｎｍのｎ型ＡｌＧａＡｓ層（Ａｌ組成は０．２とする）
からなるショットキ層４と、たとえばＳｉを１×１０17
ｃｍ-3添加した厚さ４ｎｍのｎ型ＩｎＧａＰ層（Ｇａ組
成は０．５１とする）からなる表面層１０とを順次形成
する。この表面層１０の上にはｎ型電子供給層５が形成
されており、このｎ型電子供給層５としては、たとえば
Ｓｉを２×１０18ｃｍ-3添加した厚さ１５０ｎｍのｎ型
ＡｌＧａＡｓ層を用いる。このＡｌＧａＡｓ層のＡｌ組
成は、表面層１０側の界面から厚さ方向に沿ってｎ型コ
ンタクト層６の界面に向かって、連続的にたとえば０．
２から０．０まで単調に減少するように変化させる。こ
のｎ型電子供給層５の上には、たとえばＳｉを２×１０
18ｃｍ-3添加した厚さ１２０ｎｍのｎ型ＧａＡｓ層から
なるｎ型コンタクト層６が形成されている。
【００５０】このような構造を用いることにより、図５
に示すようにショットキ層４からｎ型コンタクト層６に
至る滑らかな伝導帯エネルギバンド図が得られる。これ
により縦方向の電気伝導において低い電気抵抗が得られ
る。
に示すようにショットキ層４からｎ型コンタクト層６に
至る滑らかな伝導帯エネルギバンド図が得られる。これ
により縦方向の電気伝導において低い電気抵抗が得られ
る。
【００５１】また、ｎ型チャネル層３のショットキ層４
側の界面近傍には、２次元電子ガスが誘起される。これ
により、チャネル層４に沿った横方向の電気抵抗を低減
することができる。
側の界面近傍には、２次元電子ガスが誘起される。これ
により、チャネル層４に沿った横方向の電気抵抗を低減
することができる。
【００５２】ｎ型コンタクト層６とｎ型電子供給層５と
を順次貫通して第１のリセス開口が設けられており、こ
の第１のリセス開口の内部にはさらに第２のリセス開口
が形成されている。この第２のリセス開口によって露出
したショットキ層４の上にはショットキ接触からなるゲ
ート電極８が形成されている。ここで、第１のリセス開
口のエッチングにはたとえば燐酸系のウエットエッチン
グを、さらに第２のリセス開口のエッチングにはたとえ
ば塩酸系のウエットエッチングを用いることにより、そ
れぞれ選択比の高い選択エッチングが可能となり、第１
および第２のリセス面の露出を高精度にかつ再現性良く
行うことができる。ゲート電極８の下の伝導帯エネルギ
バンド図は図３に示すようなものとなる。ゲート電極８
には、たとえばスパッタ蒸着により形成したタングステ
ンシリサイド（ＷＳｉ）を用いることができる。ゲート
電極８の長さは、たとえば１μｍとすることができる。
また、ゲート電極８は、ショットキ層４の表面だけに接
して設けてもよいが、図４に示すように、ショットキ層
４の表面と表面層１０の側面に接して埋め込まれるよう
に形成しても構わない。
を順次貫通して第１のリセス開口が設けられており、こ
の第１のリセス開口の内部にはさらに第２のリセス開口
が形成されている。この第２のリセス開口によって露出
したショットキ層４の上にはショットキ接触からなるゲ
ート電極８が形成されている。ここで、第１のリセス開
口のエッチングにはたとえば燐酸系のウエットエッチン
グを、さらに第２のリセス開口のエッチングにはたとえ
ば塩酸系のウエットエッチングを用いることにより、そ
れぞれ選択比の高い選択エッチングが可能となり、第１
および第２のリセス面の露出を高精度にかつ再現性良く
行うことができる。ゲート電極８の下の伝導帯エネルギ
バンド図は図３に示すようなものとなる。ゲート電極８
には、たとえばスパッタ蒸着により形成したタングステ
ンシリサイド（ＷＳｉ）を用いることができる。ゲート
電極８の長さは、たとえば１μｍとすることができる。
また、ゲート電極８は、ショットキ層４の表面だけに接
して設けてもよいが、図４に示すように、ショットキ層
４の表面と表面層１０の側面に接して埋め込まれるよう
に形成しても構わない。
【００５３】このゲート電極８を挟んで両側のｎ型コン
タクト層６の上にはオーム性接触からなるソース電極７
とドレイン電極９が設けられている。電極材料には、た
とえばＡｕＧｅ／Ｎｉを用いることができる。このＡｕ
Ｇｅ／Ｎｉには、ｎ型ＧａＡｓに対して十分小さな接触
抵抗値を与えるように、たとえば４００℃で３０秒間の
熱処理が施されている。
タクト層６の上にはオーム性接触からなるソース電極７
とドレイン電極９が設けられている。電極材料には、た
とえばＡｕＧｅ／Ｎｉを用いることができる。このＡｕ
Ｇｅ／Ｎｉには、ｎ型ＧａＡｓに対して十分小さな接触
抵抗値を与えるように、たとえば４００℃で３０秒間の
熱処理が施されている。
【００５４】このようにして作製された本発明の第５の
実施例のＨＦＥＴでは、最大ドレイン電流としてゲート
幅１ｍｍ当たり３４０ｍＡが得られ、相互コンダクタン
スとしては１６０ｍＳが得られた。このとき得られたソ
ース抵抗は１．３５Ωｍｍであった。一方、ｎ型電子供
給層５と表面層１０を設けなかったが、それ以外の部分
には全く本実施例と同様のプロセスを用いて作製した従
来のＨＦＥＴでは、最大ドレイン電流がゲート幅１ｍｍ
当たり３２０ｍＡであり、相互コンダクタンスは１２０
ｍＳであった。また、このときのソース抵抗１．９Ωｍ
ｍであった。このように、本発明の第５の実施例のＨＦ
ＥＴは寄生抵抗が低く、良好なＦＥＴ特性が得られるこ
とが確認できた。
実施例のＨＦＥＴでは、最大ドレイン電流としてゲート
幅１ｍｍ当たり３４０ｍＡが得られ、相互コンダクタン
スとしては１６０ｍＳが得られた。このとき得られたソ
ース抵抗は１．３５Ωｍｍであった。一方、ｎ型電子供
給層５と表面層１０を設けなかったが、それ以外の部分
には全く本実施例と同様のプロセスを用いて作製した従
来のＨＦＥＴでは、最大ドレイン電流がゲート幅１ｍｍ
当たり３２０ｍＡであり、相互コンダクタンスは１２０
ｍＳであった。また、このときのソース抵抗１．９Ωｍ
ｍであった。このように、本発明の第５の実施例のＨＦ
ＥＴは寄生抵抗が低く、良好なＦＥＴ特性が得られるこ
とが確認できた。
【００５５】（実施例６）次に、図４を参照しながら本
発明の第６の実施例を説明する。まず、高抵抗基板１と
して半絶縁性ＧａＡｓ基板の上に、たとえば不純物を添
加しない厚さ５００ｎｍのＧａＡｓ層からなるバッファ
層２と、たとえばＳｉを２×１０17ｃｍ-3添加した厚さ
17０ｎｍのｎ型ＧａＡｓ層からなるｎ型チャネル層３
と、たとえばＳｉを１×１０17ｃｍ-3添加した厚さ１６
ｎｍのｎ型ＩｎＧａＰ層（Ｇａ組成は０．５１とする）
からなるショットキ層４と、たとえばＳｉを１×１０17
ｃｍ-3添加した厚さ４ｎｍのｎ型ＡｌＧａＡｓ層（Ａｌ
組成は０．２とする）からなる表面層１０とを順次形成
する。この表面層１０の上にはｎ型電子供給層５が形成
されており、このｎ型電子供給層５としては、たとえば
Ｓｉを２×１０18ｃｍ-3添加した厚さ１５０ｎｍのｎ型
ＩｎＧａＡｓＰ層を用いる。この四元半導体であるＩｎ
ＧａＡｓＰの組成はＧａＡｓと格子整合する組成とし、
かつそのＧａ組成は、表面層１０側の界面から厚さ方向
に沿ってｎ型コンタクト層６の界面に向かって、連続的
にたとえば０．５１から１．０まで単調に増加するよう
に変化させる。このｎ型電子供給層５の上には、たとえ
ばＳｉを２×１０18ｃｍ-3添加した厚さ１２０ｎｍのｎ
型ＧａＡｓ層からなるｎ型コンタクト層６が形成されて
いる。
発明の第６の実施例を説明する。まず、高抵抗基板１と
して半絶縁性ＧａＡｓ基板の上に、たとえば不純物を添
加しない厚さ５００ｎｍのＧａＡｓ層からなるバッファ
層２と、たとえばＳｉを２×１０17ｃｍ-3添加した厚さ
17０ｎｍのｎ型ＧａＡｓ層からなるｎ型チャネル層３
と、たとえばＳｉを１×１０17ｃｍ-3添加した厚さ１６
ｎｍのｎ型ＩｎＧａＰ層（Ｇａ組成は０．５１とする）
からなるショットキ層４と、たとえばＳｉを１×１０17
ｃｍ-3添加した厚さ４ｎｍのｎ型ＡｌＧａＡｓ層（Ａｌ
組成は０．２とする）からなる表面層１０とを順次形成
する。この表面層１０の上にはｎ型電子供給層５が形成
されており、このｎ型電子供給層５としては、たとえば
Ｓｉを２×１０18ｃｍ-3添加した厚さ１５０ｎｍのｎ型
ＩｎＧａＡｓＰ層を用いる。この四元半導体であるＩｎ
ＧａＡｓＰの組成はＧａＡｓと格子整合する組成とし、
かつそのＧａ組成は、表面層１０側の界面から厚さ方向
に沿ってｎ型コンタクト層６の界面に向かって、連続的
にたとえば０．５１から１．０まで単調に増加するよう
に変化させる。このｎ型電子供給層５の上には、たとえ
ばＳｉを２×１０18ｃｍ-3添加した厚さ１２０ｎｍのｎ
型ＧａＡｓ層からなるｎ型コンタクト層６が形成されて
いる。
【００５６】このような構造を用いることにより、図５
に示すようにショットキ層４からｎ型コンタクト層６に
至る滑らかな伝導帯エネルギバンド図が得られる。これ
により縦方向の電気伝導において低い電気抵抗が得られ
る。
に示すようにショットキ層４からｎ型コンタクト層６に
至る滑らかな伝導帯エネルギバンド図が得られる。これ
により縦方向の電気伝導において低い電気抵抗が得られ
る。
【００５７】また、ｎ型チャネル層３のショットキ層４
側の界面近傍には、２次元電子ガスが誘起される。これ
により、チャネル層４に沿った横方向の電気抵抗を低減
することができる。
側の界面近傍には、２次元電子ガスが誘起される。これ
により、チャネル層４に沿った横方向の電気抵抗を低減
することができる。
【００５８】ｎ型コンタクト層６とｎ型電子供給層５と
を順次貫通して第１のリセス開口が設けられており、こ
の第１のリセス開口の内部にはさらに第２のリセス開口
が形成されている。この第２のリセス開口によって露出
したショットキ層４の上にはショットキ接触からなるゲ
ート電極８が形成されている。ここで、第１のリセス開
口のエッチングにはまず燐酸系の後に塩酸系のウエット
エッチングを行い、さらに第２のリセス開口のエッチン
グにはたとえば燐酸系のウエットエッチングを用いるこ
とにより、それぞれ選択比の高い選択エッチングが可能
となり、第１および第２のリセス面の露出を高精度にか
つ再現性良く行うことができる。ゲート電極８の下の伝
導帯エネルギバンド図は図３に示すようなものとなる。
ゲート電極８には、たとえばスパッタ蒸着により形成し
たタングステンシリサイド（ＷＳｉ）を用いることがで
きる。ゲート電極８の長さは、たとえば１μｍとするこ
とができる。また、ゲート電極８は、ショットキ層４の
表面だけに接して設けてもよいが、図４に示すように、
ショットキ層４の表面と表面層１０の側面に接して埋め
込まれるように形成しても構わない。
を順次貫通して第１のリセス開口が設けられており、こ
の第１のリセス開口の内部にはさらに第２のリセス開口
が形成されている。この第２のリセス開口によって露出
したショットキ層４の上にはショットキ接触からなるゲ
ート電極８が形成されている。ここで、第１のリセス開
口のエッチングにはまず燐酸系の後に塩酸系のウエット
エッチングを行い、さらに第２のリセス開口のエッチン
グにはたとえば燐酸系のウエットエッチングを用いるこ
とにより、それぞれ選択比の高い選択エッチングが可能
となり、第１および第２のリセス面の露出を高精度にか
つ再現性良く行うことができる。ゲート電極８の下の伝
導帯エネルギバンド図は図３に示すようなものとなる。
ゲート電極８には、たとえばスパッタ蒸着により形成し
たタングステンシリサイド（ＷＳｉ）を用いることがで
きる。ゲート電極８の長さは、たとえば１μｍとするこ
とができる。また、ゲート電極８は、ショットキ層４の
表面だけに接して設けてもよいが、図４に示すように、
ショットキ層４の表面と表面層１０の側面に接して埋め
込まれるように形成しても構わない。
【００５９】このゲート電極８を挟んで両側のｎ型コン
タクト層６の上にはオーム性接触からなるソース電極７
とドレイン電極９が設けられている。電極材料には、た
とえばＡｕＧｅ／Ｎｉを用いることができる。このＡｕ
Ｇｅ／Ｎｉには、ｎ型ＧａＡｓに対して十分小さな接触
抵抗値を与えるように、たとえば４００℃で３０秒間の
熱処理が施されている。
タクト層６の上にはオーム性接触からなるソース電極７
とドレイン電極９が設けられている。電極材料には、た
とえばＡｕＧｅ／Ｎｉを用いることができる。このＡｕ
Ｇｅ／Ｎｉには、ｎ型ＧａＡｓに対して十分小さな接触
抵抗値を与えるように、たとえば４００℃で３０秒間の
熱処理が施されている。
【００６０】このようにして作製された本発明の第６の
実施例のＨＦＥＴでは、最大ドレイン電流としてゲート
幅１ｍｍ当たり３４５ｍＡが得られ、相互コンダクタン
スとしては１５５ｍＳが得られた。このとき得られたソ
ース抵抗は１．３５Ωｍｍであった。一方、ｎ型電子供
給層５と表面層１０を設けなかったが、それ以外の部分
には全く本実施例と同様のプロセスを用いて作製した従
来のＨＦＥＴでは、最大ドレイン電流がゲート幅１ｍｍ
当たり３２５ｍＡであり、相互コンダクタンスは１２５
ｍＳであった。また、このときのソース抵抗１．８５Ω
ｍｍであった。このように、本発明の第５の実施例のＨ
ＦＥＴは寄生抵抗が低く、良好なＦＥＴ特性が得られる
ことが確認できた。
実施例のＨＦＥＴでは、最大ドレイン電流としてゲート
幅１ｍｍ当たり３４５ｍＡが得られ、相互コンダクタン
スとしては１５５ｍＳが得られた。このとき得られたソ
ース抵抗は１．３５Ωｍｍであった。一方、ｎ型電子供
給層５と表面層１０を設けなかったが、それ以外の部分
には全く本実施例と同様のプロセスを用いて作製した従
来のＨＦＥＴでは、最大ドレイン電流がゲート幅１ｍｍ
当たり３２５ｍＡであり、相互コンダクタンスは１２５
ｍＳであった。また、このときのソース抵抗１．８５Ω
ｍｍであった。このように、本発明の第５の実施例のＨ
ＦＥＴは寄生抵抗が低く、良好なＦＥＴ特性が得られる
ことが確認できた。
【００６１】以上、実施例１から実施例６にわたって半
導体の種類、厚さおよび不純物濃度について詳細かつ具
体的に説明したが、本発明の範囲には、上述した実施例
とは異なる実施例であるが特許請求の範囲に含まれるも
のも包含されることは容易に理解できるであろう。例え
ば、ｎ型チャネル層３やｎ型コンタクト層６は、ＧａＡ
ｓより禁制帯幅の小さいＩｎＧａＡｓに代えることがで
きる。また、バッファ層２にはヘテロ接合や超格子を含
むさらに複雑な構成を用いてもよい。また、ｎ型不純物
の濃度分布は必ずしも一様である必要はなく、局所的に
変化したり、パルス状に添加されていても構わない。さ
らに、ＡｌＧａＡｓ層やＩｎＧａＡｓＰ層の組成の値や
組成の変化の方法についても実施例の記述は限定的な意
味において解釈されることを意図したものではない。す
なわち、特許請求の範囲は、これらの実施例において当
業者が行い得る可能な発展例をすべて包含するものとす
る。
導体の種類、厚さおよび不純物濃度について詳細かつ具
体的に説明したが、本発明の範囲には、上述した実施例
とは異なる実施例であるが特許請求の範囲に含まれるも
のも包含されることは容易に理解できるであろう。例え
ば、ｎ型チャネル層３やｎ型コンタクト層６は、ＧａＡ
ｓより禁制帯幅の小さいＩｎＧａＡｓに代えることがで
きる。また、バッファ層２にはヘテロ接合や超格子を含
むさらに複雑な構成を用いてもよい。また、ｎ型不純物
の濃度分布は必ずしも一様である必要はなく、局所的に
変化したり、パルス状に添加されていても構わない。さ
らに、ＡｌＧａＡｓ層やＩｎＧａＡｓＰ層の組成の値や
組成の変化の方法についても実施例の記述は限定的な意
味において解釈されることを意図したものではない。す
なわち、特許請求の範囲は、これらの実施例において当
業者が行い得る可能な発展例をすべて包含するものとす
る。
【００６２】
【発明の効果】以上説明したように、本発明は、ソース
電極とドレイン電極の下部領域において、ＧａＡｓから
なるｎ型コンタクト層とＡｌＧａＡｓ（またはＩｎＧａ
Ｐ）からなるショットキ層との間に、禁制帯幅が連続的
に変化するＡｌＧａＡｓ（またはＩｎＧａＡｓＰ）から
なるｎ型電子供給層を設けたものである。したがって、
ｎ型コンタクト層からショットキ層の間にわたって、伝
導帯エネルギバンド図に不連続が存在しないか、また
は、存在しても電子輸送に与える影響が少なくなるよう
にできている。これにより、ｎ型電子供給層を設けない
場合に比べて、ソース抵抗およびドレイン抵抗を著しく
低減することができる。
電極とドレイン電極の下部領域において、ＧａＡｓから
なるｎ型コンタクト層とＡｌＧａＡｓ（またはＩｎＧａ
Ｐ）からなるショットキ層との間に、禁制帯幅が連続的
に変化するＡｌＧａＡｓ（またはＩｎＧａＡｓＰ）から
なるｎ型電子供給層を設けたものである。したがって、
ｎ型コンタクト層からショットキ層の間にわたって、伝
導帯エネルギバンド図に不連続が存在しないか、また
は、存在しても電子輸送に与える影響が少なくなるよう
にできている。これにより、ｎ型電子供給層を設けない
場合に比べて、ソース抵抗およびドレイン抵抗を著しく
低減することができる。
【００６３】また、本発明は、ソース電極とドレイン電
極の下部領域において、ＧａＡｓからなるｎ型コンタク
ト層とＡｌＧａＡｓ（またはＩｎＧａＰ）からなるショ
ットキ層の間に、禁制帯幅が連続的に変化するｎ型Ａｌ
ＧａＡｓ（またはｎ型ＩｎＧａＡｓＰ）からなるｎ型電
子供給層とＩｎＧａＰ（またはＡｌＧａＡｓ）からなる
表面層を設けたものである。したがって、ｎ型コンタク
ト層からショットキ層の間にわたって、伝導帯エネルギ
バンド図に不連続が存在しないか、または、存在しても
電子輸送に与える影響が少なくなるようにできている。
これにより、ｎ型電子供給層と表面層を設けない場合に
比べて、ソース抵抗およびドレイン抵抗を低減すること
ができる。また、表面層はショットキ層に対してもｎ型
電子供給層に対しても選択性のエッチングを行うことが
できるため、第１のリセス表面となる表面層および第２
のリセス表面となるショットキ層の露出工程を制御性良
く行うことができる。これにより、均一性と再現性良く
ＨＦＥＴを製造することができる。
極の下部領域において、ＧａＡｓからなるｎ型コンタク
ト層とＡｌＧａＡｓ（またはＩｎＧａＰ）からなるショ
ットキ層の間に、禁制帯幅が連続的に変化するｎ型Ａｌ
ＧａＡｓ（またはｎ型ＩｎＧａＡｓＰ）からなるｎ型電
子供給層とＩｎＧａＰ（またはＡｌＧａＡｓ）からなる
表面層を設けたものである。したがって、ｎ型コンタク
ト層からショットキ層の間にわたって、伝導帯エネルギ
バンド図に不連続が存在しないか、または、存在しても
電子輸送に与える影響が少なくなるようにできている。
これにより、ｎ型電子供給層と表面層を設けない場合に
比べて、ソース抵抗およびドレイン抵抗を低減すること
ができる。また、表面層はショットキ層に対してもｎ型
電子供給層に対しても選択性のエッチングを行うことが
できるため、第１のリセス表面となる表面層および第２
のリセス表面となるショットキ層の露出工程を制御性良
く行うことができる。これにより、均一性と再現性良く
ＨＦＥＴを製造することができる。
【図１】本発明の第１の実施の形態によるヘテロ接合電
界効果トランジスタを説明するための断面構造図であ
る。
界効果トランジスタを説明するための断面構造図であ
る。
【図２】本発明の第１の実施の形態によるヘテロ接合電
界効果トランジスタを説明するためのオーム性電極下の
伝導帯エネルギバンド図である。
界効果トランジスタを説明するためのオーム性電極下の
伝導帯エネルギバンド図である。
【図３】本発明の第１の実施の形態によるヘテロ接合電
界効果トランジスタを説明するためのゲート電極下の伝
導帯エネルギバンド図である。
界効果トランジスタを説明するためのゲート電極下の伝
導帯エネルギバンド図である。
【図４】本発明の第２の実施の形態によるヘテロ接合電
界効果トランジスタを説明するための断面構造図であ
る。
界効果トランジスタを説明するための断面構造図であ
る。
【図５】本発明の第２の実施の形態によるヘテロ接合電
界効果トランジスタを説明するためのオーム性電極下の
伝導帯エネルギバンド図である。
界効果トランジスタを説明するためのオーム性電極下の
伝導帯エネルギバンド図である。
【図６】従来のヘテロ接合電界効果トランジスタを説明
するための断面構造図である。
するための断面構造図である。
【図７】従来のヘテロ接合電界効果トランジスタを説明
するためのオーム性電極下の伝導帯エネルギバンド図で
ある。
するためのオーム性電極下の伝導帯エネルギバンド図で
ある。
１ 高抵抗基板 ２ バッファ層 ３ ｎ型チャネル層 ４ ショットキ層 ５ ｎ型電子供給層 ６ ｎ型コンタクト層 ７ ソース電極 ８ ゲート電極 ９ ドレイン電極 １０ 表面層 １１ 半絶縁性ＧａＡｓ基板 １２ バッファ層 １３ ｎ型ＧａＡｓチャネル層 １４ ｎ型ＡｌＧａＡｓショットキ層 １５ ｎ型ＧａＡｓコンタクト層 １７ ソース電極 １８ ゲート電極 １９ ドレイン電極
Claims (14)
- 【請求項１】 基板上に形成されたバッファ層と、該バ
ッファ層の上に形成され、厚さ方向の全域にまたは局所
的にｎ型不純物が添加された第１の半導体からなるチャ
ネル層と、該チャネル層の上に形成され、前記第１の半
導体より禁制帯幅の大きい第２の半導体からなるショッ
トキ層と、前記ショットキ層の上に形成され、前記第１
の半導体より禁制帯幅の大きい半導体からなり、厚さ方
向の全域または局所的にｎ型不純物が添加された電子供
給層と、該電子供給層の上に形成され、前記第１の半導
体または前記第１の半導体より禁制帯幅の小さい半導体
からなりｎ型不純物を含むコンタクト層と、該コンタク
ト層および前記電子供給層を貫通して設けられたリセス
開口の底部に露出した前記ショットキ層に接して形成さ
れたゲート電極と、該ゲート電極を挟む両脇の前記コン
タクト層の上に形成されたソース電極とドレイン電極と
を備えてなることを特徴とするヘテロ接合電界効果トラ
ンジスタ。 - 【請求項２】 前記電子供給層と前記ショットキ層との
界面を界面Ａ、前記電子供給層と前記コンタクト層との
界面を界面Ｂとしたときに、界面Ａおよび界面Ｂでそれ
ぞれ禁制帯幅が連続的に変化し、かつ、界面Ａから界面
Ｂにかけて禁制帯幅が連続的に減少することを特徴とす
る請求項１に記載のヘテロ接合電界効果トランジスタ。 - 【請求項３】 前記電子供給層を構成する半導体の組成
が、前記界面Ａから前記界面Ｂにかけて連続的に変化す
ることを特徴とする請求項２に記載のヘテロ接合電界効
果トランジスタ。 - 【請求項４】前記電子供給層を構成する半導体の組成
が、前記界面Ａ近傍では前記ショットキ層を構成する半
導体の組成と一致し、前記界面Ｂ近傍では前記コンタク
ト層を構成する半導体の組成と一致する請求項３に記載
のヘテロ接合電界効果トランジスタ。 - 【請求項５】 前記コンタクト層がＧａＡｓまたはＩｎ
ＧａＡｓからなり、前記ショットキ層がＡｌＧａＡｓま
たはＩｎＧａＰからなり、前記電子供給層が、Ａｌ組成
比が連続的に変化するＡｌaＧａ1-aＡｓ（１≧ａ≧
０）、または、Ｇａ組成比および／またはＰ組成比が連
続的に変化するＩｎbＧａ1-bＡｓcＰ1-c（１≧ｂ≧０、
１≧ｃ≧０）からなる請求項３または４に記載のヘテロ
接合電界効果トランジスタ。 - 【請求項６】 前記コンタクト層がＧａＡｓからなり、
前記ショットキ層がＡｌＧａＡｓからなり、前記電子供
給層が、Ａｌ組成比が連続的に変化するＡｌ xＧａ1-xＡ
ｓ（１≧ｘ≧０）からなる請求項３または４に記載のヘ
テロ接合電界効果トランジスタ。 - 【請求項７】 前記コンタクト層がＧａＡｓまたはＩｎ
ＧａＡｓからなり、前記ショットキ層がＩｎＧａＰから
なり、前記電子供給層が、Ｇａ組成比およびＰ組成比が
連続的に変化するＩｎbＧａ1-bＡｓcＰ1-c（１≧ｂ≧
０、１≧ｃ≧０）からなる請求項３または４に記載のヘ
テロ接合電界効果トランジスタ。 - 【請求項８】 基板上に形成されたバッファ層と、該バ
ッファ層の上に形成され、厚さ方向の全域または局所的
にｎ型不純物が添加された第１の半導体からなるチャネ
ル層と、該チャネル層の上に形成され、前記第１の半導
体より禁制帯幅の大きい第２の半導体からなるショット
キ層と、該ショットキ層の上に形成され、前記第１の半
導体より禁制帯幅の大きい第３の半導体からなる表面層
と、該表面層の上に形成され、前記第１の半導体より禁
制帯幅の大きい半導体からなり、厚さ方向の全域または
局所的にｎ型不純物が添加された電子供給層と、該電子
供給層の上に形成され、前記第１の半導体または前記第
１の半導体より禁制帯幅の小さい半導体からなりｎ型不
純物を含むコンタクト層と、該コンタクト層および前記
電子供給層を貫通して設けられたリセス開口の底部に露
出した前記ショットキ層に接して形成されたゲート電極
と、該ゲート電極を挟む両脇の前記コンタクト層の上に
形成されたソース電極とドレイン電極とを備えてなるこ
とを特徴とするヘテロ接合電界効果トランジスタ。 - 【請求項９】 前記ゲート電極が前記表面層に接して設
けられていることを特徴とする請求項８に記載のヘテロ
接合電界効果トランジスタ。 - 【請求項１０】 前記電子供給層と前記コンタクト層と
の界面を界面Ｂ、前記電子供給層と前記表面層との界面
を界面Ｃとしたときに、界面Ｂおよび界面Ｃでそれぞれ
禁制帯幅が連続的に変化し、かつ、界面Ｃから界面Ｂに
かけて禁制帯幅が連続的に減少することを特徴とする請
求項８または９に記載のヘテロ接合電界効果トランジス
タ。 - 【請求項１１】 前記電子供給層を構成する半導体の組
成が、前記界面Ｃから前記界面Ｂにかけて連続的に変化
することを特徴とする請求項１０に記載のヘテロ接合電
界効果トランジスタ。 - 【請求項１２】 前記電子供給層を構成する半導体の組
成が、前記界面Ｂ近傍で前記コンタクト層を構成する半
導体の組成と一致する請求項１１に記載のヘテロ接合電
界効果トランジスタ。 - 【請求項１３】 前記コンタクト層がＧａＡｓまたはＩ
ｎＧａＡｓからなり、前記ショットキ層がＡｌＧａＡｓ
からなり、前記表面層がＩｎＧａＰからなり、前記電子
供給層が、Ａｌ組成比が連続的に変化するＡｌaＧａ1-a
Ａｓ（１≧ａ≧０）からなることを特徴とする請求項１
１または１２に記載のヘテロ接合電界効果トランジス
タ。 - 【請求項１４】 前記コンタクト層がＧａＡｓまたはＩ
ｎＧａＡｓからなり、前記ショットキ層がＩｎＧａＰか
らなり、前記表面層がＡｌＧａＡｓからなり、前記電子
供給層が、Ｇａ組成比が連続的に変化するＩｎbＧａ1-b
ＡｓcＰ1-c（１≧ｂ≧０、１≧ｃ≧０）からなることを
特徴とする請求項１１または１２に記載のヘテロ接合電
界効果トランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10021061A JP3141935B2 (ja) | 1998-02-02 | 1998-02-02 | ヘテロ接合電界効果トランジスタ |
| US09/243,526 US6255673B1 (en) | 1998-02-02 | 1999-02-01 | Hetero-junction field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10021061A JP3141935B2 (ja) | 1998-02-02 | 1998-02-02 | ヘテロ接合電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11220121A true JPH11220121A (ja) | 1999-08-10 |
| JP3141935B2 JP3141935B2 (ja) | 2001-03-07 |
Family
ID=12044395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10021061A Expired - Fee Related JP3141935B2 (ja) | 1998-02-02 | 1998-02-02 | ヘテロ接合電界効果トランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6255673B1 (ja) |
| JP (1) | JP3141935B2 (ja) |
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| US6452221B1 (en) * | 2000-09-21 | 2002-09-17 | Trw Inc. | Enhancement mode device |
| US6884704B2 (en) | 2002-08-05 | 2005-04-26 | Hrl Laboratories, Llc | Ohmic metal contact and channel protection in GaN devices using an encapsulation layer |
| US6897137B2 (en) * | 2002-08-05 | 2005-05-24 | Hrl Laboratories, Llc | Process for fabricating ultra-low contact resistances in GaN-based devices |
| JP2006303393A (ja) * | 2005-04-25 | 2006-11-02 | Matsushita Electric Ind Co Ltd | 半導体装置とその製造方法 |
| CN100433365C (zh) * | 2006-10-16 | 2008-11-12 | 中国电子科技集团公司第五十五研究所 | 铝镓氮化物/氮化镓高电子迁移率晶体管及制造方法 |
| US8288260B1 (en) * | 2011-06-30 | 2012-10-16 | M/A-Com Technology Solutions Holdings, Inc. | Field effect transistor with dual etch-stop layers for improved power, performance and reproducibility |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH0547798A (ja) | 1991-01-31 | 1993-02-26 | Texas Instr Inc <Ti> | 抵抗性ＡｌＧａＡｓを有するＧａＡｓ ＦＥＴ |
| JPH05152339A (ja) | 1991-11-29 | 1993-06-18 | Nec Corp | 半導体装置 |
| JP2978972B2 (ja) * | 1992-03-12 | 1999-11-15 | 富士通株式会社 | 半導体装置の製造方法 |
| JPH06104289A (ja) | 1992-09-18 | 1994-04-15 | Hitachi Ltd | 半導体装置およびそれを用いた増幅回路 |
| JP2581452B2 (ja) * | 1994-06-06 | 1997-02-12 | 日本電気株式会社 | 電界効果トランジスタ |
| JP2661555B2 (ja) * | 1994-08-16 | 1997-10-08 | 日本電気株式会社 | ヘテロ接合電界効果トランジスタ |
| JP2643859B2 (ja) * | 1994-09-29 | 1997-08-20 | 日本電気株式会社 | 化合物半導体電界効果トランジスタ |
| JP3316537B2 (ja) | 1995-02-13 | 2002-08-19 | 日本電信電話株式会社 | 電界効果トランジスタの製造方法 |
| JP2716015B2 (ja) | 1995-07-27 | 1998-02-18 | 日本電気株式会社 | 電界効果トランジスタの製造方法 |
-
1998
- 1998-02-02 JP JP10021061A patent/JP3141935B2/ja not_active Expired - Fee Related
-
1999
- 1999-02-01 US US09/243,526 patent/US6255673B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3141935B2 (ja) | 2001-03-07 |
| US6255673B1 (en) | 2001-07-03 |
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