JPH11232249A - 積和演算処理装置および積和演算処理方法 - Google Patents

Abstract

(57)【要約】 【課題】 数値の入力順に影響されず一定の精度で積和
演算を行うことができる積和演算処理方法および積和演
算処理装置を提供することを目的とする。 【解決手段】 ３ビットの符号付き２進数Ａ，Ｂを入力
とし５ビットの積Ｃを出力する乗算回路と、５ビットの
積Ｃを入力とし５ビットの累算値Ｄを出力する累算回路
を備える。累算回路は、入力値の各ビットに対応するビ
ット加算回路２１０〜２１５を有する加算回路２１、オ
ーバーフローを検出する判定回路２２、累算値を保存す
る累算値レジスタ２３を備える。積和演算を行うための
累算回路内に拡張ビットを設けることにより、入力され
る値の順序に関係なく、結果が飽和するかどうかを判定
することができ、更に飽和ビットにより途中で飽和した
ことを記憶することにより、累算値の出力時に飽和した
値を出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マルチメディア信
号処理で重要視されるＤＣＴ演算を行うための積和演算
処理装置および積和演算処理方法に関するものである。

【０００２】

【従来の技術】近年マルチメディア信号処理の分野は目
覚ましい発展を遂げており、多大な開発資源が投入され
ている。その中でも自然画像の符号化の処理で必要とな
る積和演算を行うハードウエアが数多く開発されてい
る。一般に自然画像の符号化に関してはＤＣＴによる圧
縮アルゴリズムが多く使われておりこの演算は主に整数
の４×４行列パラメータと４列ベクトルとの積を求める
ことにより算出することができる。

【０００３】以下に従来の積和演算処理装置について説
明する。図６は従来の積和演算処理装置の構成を示すブ
ロック図、図７は従来の積和演算処理装置の動作を示す
フローチャート、図８は従来の積和演算処理装置で問題
が出る演算の例を示す図である。図６において３０は２
つの３ビット数を入力として５ビット数を出力する乗算
回路、３１は乗算回路３０の出力する積と累算値レジス
タ３３に記憶された値を加算する加算回路、３２は加算
回路３１で計算される結果がオーバーフローになったか
どうかを検出する検出回路である。

【０００４】更に上記のように構成された従来の積和演
算処理装置の動作を説明する。まず、図７において、乗
算回路３０に３ビットの入力ＡとＢが入力され５ビット
の乗算結果が出力される（Ｓ２０）。加算回路３１で累
算値レジスタ３３に記憶されている累算値と乗算回路３
０から出力される積を加算する（Ｓ２１）。加算回路３
１は桁上げ信号と共に加算結果を累算値レジスタ３３に
出力する（Ｓ２２）。桁上げ信号の内容を判定する（Ｓ
２３）。ステップ２３の結果が真であれば累算値レジス
タ３３に対して所定の信号を送り、累算値を飽和値にセ
ットする（Ｓ２４）。またそれ以降データが更新されな
いように累算値のロードを禁止する（Ｓ２５）。ステッ
プ２３での結果が偽であれば積和演算が終了したかどう
かの判定を行う（Ｓ２６）。ステップ２６の結果により
積和演算が終了していない場合にはステップ２０へ戻
り、終了している場合には累算値の出力を行う（Ｓ２
７）。

【０００５】

【発明が解決しようとする課題】画像処理に用いられる
ＤＣＴ演算では精度の高い演算が要求されるが、できる
だけ少ないビット数で演算を行う方がハードウエア資源
の節約の面で好ましい。この際桁溢れによって正しく演
算が行われない場合には飽和演算を行うことによりでき
るだけ正しい値に近付けるという事がなされる。

【０００６】この飽和演算を行う際に従来の方法では積
を加算する度に飽和すべきかどうかを判定している。従
って積が入力される順番によって本来飽和すべきでない
演算が飽和演算の対象となってしまうことがある。この
例を図８に示す。図８において列１では２つ目の積
（４）が加算された時点で結果は９となり４ビットの符
号付き２進数では表現しきれなくなるため飽和演算が行
われる。従って３番目以降の積が入力されてもその値は
演算結果に反映することができない。しかし、列２のよ
うな順番で同じ積が入力された場合、途中の演算結果は
４ビットの符号付き２進数の範囲を超えることなく正し
い累算結果が得られる。このように数値の入力順によっ
て結果の精度が変わってしまうという問題があった。

【０００７】本発明は単純な回路の付加により、上記の
ような数値の入力順に影響されず一定の精度で積和演算
を行うことができる積和演算処理方法、および前記の方
法を実装し連続した演算に有利なパイプライン処理を行
うために演算のサイクルが一定である積和演算処理装置
を提供することを目的とする。

【０００８】

【課題を解決するための手段】本発明は、ｋビットの数
値の対を入力とし順次乗算して結果を累算する積和演算
処理装置であって、２つのｋビット数を乗算して２ｋ−
１ビットの積を出力する乗算回路と、前記乗算回路が出
力する積を入力とし順次入力される積の累算を行う累算
回路からなり、前記累算回路は２ｋ個のビット加算回路
と加算結果がオーバーフローしたことを判断し積和演算
の終了まで保存する判定回路と、前記判定回路の結果に
よりオーバーフローの場合には正の最大数または負の最
大数を出力する累算値レジスタを備え、前記判定回路は
上位２ビットに割り当てられた前記加算回路から出力さ
れる桁上げ信号を入力とし、オーバーフローの際には正
の数のオーバーフローか負の数のオーバーフローかを判
定する機能と、判定した結果を積和演算の終了まで保持
する機能を備える。

【０００９】本発明は、入力される数値の順序に関係な
く一定の精度で飽和演算付き積和演算を行う積和演算処
理方法であって、ｋビットの数値の対を入力する入力ス
テップと、前記入力された数値に対して乗算を行い２ｋ
−１ビットの積を出力する乗算ステップと、前記積を符
号拡張して２ｋビットとし予め保存されている２ｋビッ
トの累算値と加算を行う加算ステップと、加算結果を累
算値としてレジスタに保存する累算ステップと、前記加
算結果が正あるいは負の方向にオーバーフローしている
かどうかを判定しオーバーフローがない場合には終了判
定ステップに遷移するオーバーフロー判定ステップと、
前記オーバーフロー判定ステップでオーバーフローが検
出された場合に累算値を正あるいは負の飽和値にセット
する飽和ステップを有し、前記入力ステップと前記乗算
ステップと前記加算ステップと前記累算ステップとオー
バーフロー判定ステップと飽和ステップを４回繰り返し
たかどうかを判断するステップと、積和演算が終了した
場合に累算値を出力するステップを含む。

【００１０】上記構成の各発明によれば、入力された数
値の順序に影響されることなく、一定の精度で飽和演算
付きの積和演算を行うことができる。

【００１１】

【発明の実施の形態】請求項１に記載の発明は、ｋビッ
トの数値の４つの対を入力とし順次乗算して結果を累算
する積和演算処理装置であって、２つのｋビット数を乗
算して２ｋ−１ビットの積を出力する乗算回路と、前記
乗算回路が出力する積を入力とし順次入力される積の累
算を行う累算回路からなり、前記累算回路は２ｋ個のビ
ット加算回路と加算結果がオーバーフローしたことを判
断し積和演算の終了まで保存する判定回路と、前記判定
回路の結果によりオーバーフローの場合には正の最大数
または負の最大数を出力する累算値レジスタを備え、前
記判定回路は上位２ビットに割り当てられた前記加算回
路から出力される桁上げ信号を入力とし、オーバーフロ
ーの際には正の数のオーバーフローか負の数のオーバー
フローかを判定する機能と、判定した結果を積和演算の
終了まで保持する機能を備える。

【００１２】この構成により、入力される数値の順序に
関係なく一定の精度で飽和演算付き積和演算をパイプラ
イン処理の流れを乱すことなく行うことができる。

【００１３】請求項２に記載の発明は、入力される数値
の順序に関係なく一定の精度で飽和演算付き積和演算を
行う積和演算処理方法であって、ｋビットの数値の対を
入力する入力ステップと、前記入力された数値に対して
乗算を行い２ｋ−１ビットの積を出力する乗算ステップ
と、前記積を符号拡張して２ｋビットとし予め保存され
ている２ｋビットの累算値と加算を行う加算ステップ
と、加算結果を累算値としてレジスタに保存する累算ス
テップと、前記加算結果が正あるいは負の方向にオーバ
ーフローしているかどうかを判定しオーバーフローがな
い場合には終了判定ステップに遷移するオーバーフロー
判定ステップと、前記オーバーフロー判定ステップでオ
ーバーフローが検出された場合に累算値を正あるいは負
の飽和値にセットする飽和ステップを有し、前記入力ス
テップと前記乗算ステップと前記加算ステップと前記累
算ステップとオーバーフロー判定ステップと飽和ステッ
プを４回繰り返したかどうかを判断するステップと、積
和演算が終了した場合に累算値を出力するステップを含
む。

【００１４】この構成により、入力される数値の順序に
関係なく一定の精度で飽和演算付き積和演算を行うこと
ができる。

【００１５】以下、本発明の実施の形態を説明する。図
１は本発明の一実施の形態による積和演算処理装置の構
成を示すブロック図、図２は図１の積和演算処理装置の
累算回路の構成を示すブロック図、図３は図１の積和演
算処理装置の動作を示すフローチャート、図４は図１の
積和演算処理装置の判定回路で適用される判定規則図、
図５は図１の積和演算処理装置の累算回路の動作の例を
示す図である。本実施の形態では具体的にｋ＝３の場合
を仮定して説明する。図１において１は３ビットの符号
付き２進数Ａ，Ｂを入力とし５ビットの積Ｃを出力する
乗算回路、２は前記５ビットの積Ｃを入力とし５ビット
の累算値Ｄを出力する累算回路である。

【００１６】更に図２において、２０は入力値Ｃ、２１
は加算回路、２１０〜２１５は入力値の各ビットに対応
するビット加算回路、２２はオーバーフローを検出する
判定回路、２３は累算値を保存する累算値レジスタ、２
４は積和演算処理装置の出力値Ｄである。

【００１７】以上のように構成された積和演算処理装置
について、機能等を説明する。図１の乗算回路１はそれ
ぞれ３ビットの乗数と被乗数を入力され結果を５ビット
の符号付き整数として出力する乗算回路で、乗算回路１
の出力は累算回路２へ入力される。累算回路２中では５
ビットの積Ｃは対応するビット加算回路２１０〜２１４
へそれぞれ入力され、更にビット加算回路２１４に入力
された符号ビットがビット加算回路２１５にも入力され
る。また累算値レジスタ２３の６ビットの出力はそれぞ
れ対応するビット加算回路２１０〜２１５に入力され
る。各ビット加算回路２１０〜２１５は和と桁上げ信号
を出力する。各和信号は６ビットの累算値レジスタ２３
に入力される。また各桁上げ信号はその上位のビット加
算回路に入力される。２１４，２１５から出力される桁
上げ信号は判定回路２２に入力され図４の規則に従って
出力がなされる。累算値レジスタ２３は判定回路２２か
ら出力される信号に従って和信号、正の最大数、負の最
大数を保持し出力する機能を有する。

【００１８】以上のような構成、機能等を有する図１お
よび図２の積和演算処理装置について、その動作を図３
を用いて説明する。

【００１９】図３において、まず３ビット数からなる乗
数Ａと被乗数Ｂが乗算回路１に入力され５ビットの積Ｃ
が出力される（Ｓ１、乗算ステップ）。次に、前記積Ｃ
と累算値レジスタ２３に保持されている累算値Ｄ０を加
算し新しい６ビットの累算値Ｄ１を出力する（Ｓ２、加
算ステップ）。ここでビット加算回路２１４，２１５か
ら出力される桁上げ信号をもとにオーバーフローの検出
が行われる（Ｓ３、判定ステップ）。判定ステップでは
図４に示す規則をもとにオーバーフローの判定とオーバ
ーフローが発生したのが正の数か負の数かを判定する。
この判定ステップにおいてオーバーフローが発生した場
合にはＳ４へ遷移し、累算値を判定ステップで計算され
た結果に従って正の数あるいは負の数の最大数を累算値
レジスタ２３にセットする（Ｓ４、飽和値セットステッ
プ）。更に飽和値を保持するため累算値を新たにロード
することを禁止する（Ｓ５、ロード禁止ステップ）。

【００２０】判定ステップでオーバーフローが発生しな
かった場合にはＳ４，Ｓ５を実行せず、Ｓ６に遷移す
る。ここでは４つの積項を加算する積和演算が終了した
かどうかの判定を行う（Ｓ６、終了判定ステップ）。終
了判定ステップの結果更に演算が続く場合にはＳ１の乗
算ステップへ遷移する。また積和演算が終了する場合に
はＳ７の結果出力ステップにおいて累算値レジスタ２３
の値を出力する。上述のステップ１からステップ５を４
回繰り返すことにより８要素のＤＣＴ演算に必要な４×
４行列と４成分ベクトルの乗算を行うことができる。

【００２１】図５に示す例では３×３＋３×３＋（−
３）×２＋１×１を計算する場合の各値の変化を示して
いる。Ｓ１０において３ビット符号付き２進数３（０１
１），３（０１１）が入力されその積は９（００１００
１）となる。ここで積６は５ビットの２進数として１乗
算器から出力されるが、累算回路２の内部で符号拡張が
行われ６ビットの２進数として累算器内で計算される。
このとき積６と加算される累算値は０である。そして加
算結果は９（００１００１）となる。

【００２２】次に、Ｓ１１において、更に３（０１
１）、３（０１１）が入力されると、その積は符号拡張
されて（００１００１）となり、現在の累算値９（００
１００１）と加算されて新累算値は１８（０１００１
０）となる（図３、Ｓ２参照）。この新累算値（０１０
０１０）の上位２ビット（０１）が拡張ビットであっ
て、桁上げ情報が記録される。従来は１ビットの符号ビ
ットを用いていたので、この計算例のように桁上げがあ
ると符号ビットに桁上げ信号が伝わってしまい、符号情
報が破壊されてしまうことになる。この様な事態をなく
すために、本実施例のように上位２ビットを拡張ビット
に用いる事としたものである。そして、以上の計算過程
において、拡張ビットは累算の途中の桁上げ信号を保持
するので、真の累算結果がオーバーフローしない場合の
計算精度を保つ働きをする。

【００２３】更に、第３項目の演算結果に対してオーバ
ーフロー判定を行う（図３、Ｓ２参照）。Ｓ１２におい
て、−３（１０１）、２（０１０）が入力されて、オー
バーフロー判定の対象となる新累算値は１２（００１１
００）となる。この時、累算値の上位２ビットが判断回
路２２に入力されて、図４の規則に従って判定がなさ
れ、本例の場合は飽和判定ではない。続いて、Ｓ１３に
おいて、１（００１）、１（００１）が入力され、新累
算値は１２（００１１００）となる。この場合、Ｓ１２
と同様に、上位２ビットが判定され、本例の場合も飽和
判定ではない。従って、以上の４個の積項を加算した結
果、飽和演算が不要であることが判る。

【００２４】この時仮に、計算式が３×３＋３×３＋
（−３）×０＋１×１であったとすると、累算の結果は
１９（０１００１１）となり、図３のステップ３の判定
は図４の規則に従って、上位２ビットが判断回路２２に
入力されて、飽和判定がなされる。その結果、判定回路
２２は図４の規則による判定結果に従って正の飽和を知
らせる信号を累算値レジスタ２３に送り、累算値レジス
タ２３はその出力を＋１５（０１１１１１）に設定し、
同時にそれ以降に入力される加算回路２１からの入力を
受け付けなくなる。

【００２５】以上のように、演算過程を概説すると、従
来の演算の場合、例えば、３×３＋（−３）×２＋３×
３＋１×１という順序で入力された場合には累算途中で
オーバーフローを起こさないで正しい値１３を出力する
が、３×３＋３×３＋（−３）×２＋１×１という順序
で入力が行われた場合には第２項を加算した時点でこの
積和演算は飽和してしまうので、結果は最大数１５に飽
和する、と言うように演算過程により異なる結果となる
ことがあった。しかし、本実施の形態によれば、この桁
上げ信号を保持する拡張ビットの働きによって、第２項
が加算されたときに発生する桁上げ信号を記憶すること
によりオーバーフローすることを免れることができ、次
の減算によって加算結果を飽和値以下の数値に戻すこと
が可能となる。

【００２６】また、累算回路２内に拡張ビットを設けた
ので、入力される値の順序に関係なく結果が飽和するか
どうかを判定することが出来る。さらに、この拡張ビッ
トにより、演算途中で飽和したことを記憶することがで
きるので、累算値の出力時に飽和した値を出力すること
ができる。

【００２７】特に、飽和は３項目または４項目で発生す
るが、この飽和したことを示す情報を保持することによ
り、最後の演算結果を出力べきタイミングにこの保持さ
れた情報を参照して結果を出力することができる。従っ
て、どの時点で飽和が決定しても常に同じタイミングで
計算結果を出力することができる。その結果、パイプラ
イン処理を乱すことなく飽和演算を行うことができる。

【００２８】

【発明の効果】以上のように本発明の積和演算処理装置
によれば、入力される数値の順序に関係なく一定の精度
で飽和演算付き積和演算をパイプライン処理の流れを乱
すことなく行うことができる。

【００２９】また本発明の積和演算処理方法によれば、
入力される数値の順序に関係なく一定の精度で飽和演算
付き積和演算を行うことができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態による積和演算処理装置
の構成を示すブロック図

【図２】図１の積和演算処理装置の累算回路の構成を示
すブロック図

【図３】図１の積和演算処理装置の動作を示すフローチ
ャート

【図４】図１の積和演算処理装置の判定回路で適用され
る判定規則図

【図５】図１の積和演算処理装置の累算回路の動作の例
を示す図

【図６】従来の積和演算処理装置の構成を示すブロック
図

【図７】従来の積和演算処理装置の動作を示すフローチ
ャート

【図８】従来の積和演算処理装置で問題が出る演算の例
を示す図

【符号の説明】

１ 乗算回路 ２ 累算回路 ２１ 加算回路 ２２ 判定回路 ２３ 累算値レジスタ ２１０，２１１，２１２，２１３，２１４，２１５ ビ
ット加算回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】ｋビットの数値の４つの対を入力とし順次
   乗算して結果を累算する積和演算処理装置であって、２
   つのｋビット数を乗算して２ｋ−１ビットの積を出力す
   る乗算回路と、前記乗算回路が出力する積を入力とし順
   次入力される積の累算を行う累算回路からなり、前記累
   算回路は２ｋ個のビット加算回路と加算結果がオーバー
   フローしたことを判断し積和演算の終了まで保存する判
   定回路と、前記判定回路の結果によりオーバーフローの
   場合には正の最大数または負の最大数を出力する累算値
   レジスタを備え、前記判定回路は上位２ビットに割り当
   てられた前記ビット加算回路から出力される桁上げ信号
   を入力とし、オーバーフローの際には正の数のオーバー
   フローか負の数のオーバーフローかを判定する機能と、
   判定した結果を積和演算の終了まで保持する機能を備え
   たことを特徴とする積和演算処理装置。
2. 【請求項２】入力される数値の順序に関係なく一定の精
   度で飽和演算付き積和演算を行う積和演算処理方法であ
   って、ｋビットの数値の対を入力する入力ステップと、
   前記入力さた数値に対して乗算を行い２ｋ−１ビットの
   積を出力する乗算ステップと、前記積を符号拡張して２
   ｋビットとし予め保存されている２ｋビットの累算値と
   加算を行う加算ステップと、加算結果を累算値としてレ
   ジスタに保存する累算ステップと、前記加算結果が正あ
   るいは負の方向にオーバーフローしているかどうかを判
   定しオーバーフローがない場合には終了判定ステップに
   遷移するオーバーフロー判定ステップと、前記オーバー
   フロー判定ステップでオーバーフローが検出された場合
   に累算値を正あるいは負の飽和値にセットする飽和ステ
   ップを有し、前記入力ステップと前記乗算ステップと前
   記加算ステップと前記累算ステップとオーバーフロー判
   定ステップと飽和ステップを４回繰り返したかどうかを
   判断するステップと、積和演算が終了した場合に累算値
   を出力するステップを含むことを特徴とする積和演算処
   理方法。