JPH11233739A - 導電膜の形成方法及びこれを備えた半導体記憶装置の製造方法 - Google Patents
導電膜の形成方法及びこれを備えた半導体記憶装置の製造方法Info
- Publication number
- JPH11233739A JPH11233739A JP10041292A JP4129298A JPH11233739A JP H11233739 A JPH11233739 A JP H11233739A JP 10041292 A JP10041292 A JP 10041292A JP 4129298 A JP4129298 A JP 4129298A JP H11233739 A JPH11233739 A JP H11233739A
- Authority
- JP
- Japan
- Prior art keywords
- film
- tungsten silicide
- polycrystalline silicon
- forming
- silicide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 31
- 238000000034 method Methods 0.000 title claims description 26
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 238000003860 storage Methods 0.000 title abstract description 20
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims abstract description 50
- 229910021342 tungsten silicide Inorganic materials 0.000 claims abstract description 50
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 42
- 238000005530 etching Methods 0.000 claims abstract description 26
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 12
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 12
- 239000010937 tungsten Substances 0.000 claims abstract description 12
- 239000003990 capacitor Substances 0.000 claims description 22
- 239000000758 substrate Substances 0.000 claims description 12
- 239000012535 impurity Substances 0.000 claims description 7
- 238000009792 diffusion process Methods 0.000 claims description 6
- 238000010030 laminating Methods 0.000 claims 2
- 238000010438 heat treatment Methods 0.000 abstract description 15
- 239000013078 crystal Substances 0.000 abstract description 13
- 230000015572 biosynthetic process Effects 0.000 abstract description 9
- QGLKJKCYBOYXKC-UHFFFAOYSA-N nonaoxidotritungsten Chemical compound O=[W]1(=O)O[W](=O)(=O)O[W](=O)(=O)O1 QGLKJKCYBOYXKC-UHFFFAOYSA-N 0.000 abstract description 5
- 229910001930 tungsten oxide Inorganic materials 0.000 abstract description 5
- 230000001590 oxidative effect Effects 0.000 abstract description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 239000010410 layer Substances 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- 239000011229 interlayer Substances 0.000 description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 成膜温度やその他の熱処理条件に依存するこ
となく、小さな占有面積で大きな表面積を持つストレー
ジノードを形成する。 【解決手段】 ストレージノード２４を形成する際に、
先ずタングステンが過剰となる成膜条件で多結晶珪素膜
２１及び珪化タングステン膜２２を順次堆積する。続い
て、珪化タングステン膜２２を熱処理し、結晶粒界に偏
析したタングステンを酸化させる。続いて、酸化膜がエ
ッチングされる条件でエッチングを行い、結晶粒界に生
成された酸化タングステンをエッチングする。そして、
珪化タングステン膜２２に比して多結晶珪素膜２１が速
くエッチングされる条件でエッチングを行い、多結晶珪
素膜２１の表面に多数の微細孔２３を形成する。
となく、小さな占有面積で大きな表面積を持つストレー
ジノードを形成する。 【解決手段】 ストレージノード２４を形成する際に、
先ずタングステンが過剰となる成膜条件で多結晶珪素膜
２１及び珪化タングステン膜２２を順次堆積する。続い
て、珪化タングステン膜２２を熱処理し、結晶粒界に偏
析したタングステンを酸化させる。続いて、酸化膜がエ
ッチングされる条件でエッチングを行い、結晶粒界に生
成された酸化タングステンをエッチングする。そして、
珪化タングステン膜２２に比して多結晶珪素膜２１が速
くエッチングされる条件でエッチングを行い、多結晶珪
素膜２１の表面に多数の微細孔２３を形成する。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、導電膜の形成方法
及びこれを備えた半導体記憶装置の製造方法に関し、例
えば、ＤＲＡＭ等のメモリキャパシタを有する半導体記
憶装置に適用して特に好適なものである。
及びこれを備えた半導体記憶装置の製造方法に関し、例
えば、ＤＲＡＭ等のメモリキャパシタを有する半導体記
憶装置に適用して特に好適なものである。
【０００２】
【従来の技術】近時では、ＤＲＡＭに代表される半導体
メモリの微細化及び高集積化が進行している。それに伴
って、例えばＤＲＡＭのメモリキャパシタが半導体基板
上で占める電極面積が減少し、十分なキャパシタ容量を
得ることが困難となっている。この問題に対処する有力
な手法として、メモリキャパシタの下部電極（ストレー
ジノード電極）の材料に非晶質珪素（アモルファスシリ
コン）を用い、下部電極の形成後にその表面に成長核を
付加し、熱処理を施すことにより下部電極の表面を凹凸
状とする技術が提案されている。このように下部電極を
形成することにより、その表面積が大幅に増加し、大き
なキャパシタ容量を得ることが可能となる。
メモリの微細化及び高集積化が進行している。それに伴
って、例えばＤＲＡＭのメモリキャパシタが半導体基板
上で占める電極面積が減少し、十分なキャパシタ容量を
得ることが困難となっている。この問題に対処する有力
な手法として、メモリキャパシタの下部電極（ストレー
ジノード電極）の材料に非晶質珪素（アモルファスシリ
コン）を用い、下部電極の形成後にその表面に成長核を
付加し、熱処理を施すことにより下部電極の表面を凹凸
状とする技術が提案されている。このように下部電極を
形成することにより、その表面積が大幅に増加し、大き
なキャパシタ容量を得ることが可能となる。
【０００３】
【発明が解決しようとする課題】しかしながら、上述の
手法では、大きなキャパシタ容量を得るための非晶質珪
素膜の成膜温度やその他の熱処理条件、即ち、表面を凹
凸状とすることの可能な非晶質珪素膜の成膜温度やその
他の熱処理条件が極めて限られた範囲内にあり、その形
成プロセスが不安定であるという深刻な問題がある。
手法では、大きなキャパシタ容量を得るための非晶質珪
素膜の成膜温度やその他の熱処理条件、即ち、表面を凹
凸状とすることの可能な非晶質珪素膜の成膜温度やその
他の熱処理条件が極めて限られた範囲内にあり、その形
成プロセスが不安定であるという深刻な問題がある。
【０００４】そこで、本発明の目的は、成膜温度やその
他の熱処理条件に依存することなく、小さな占有面積で
大きな表面積を持つメモリキャパシタの下部電極を容易
に形成することを可能とし、近時の要求である半導体メ
モリの更なる微細化及び高集積化に応えた信頼性の高い
半導体記憶装置の製造方法を提供することである。
他の熱処理条件に依存することなく、小さな占有面積で
大きな表面積を持つメモリキャパシタの下部電極を容易
に形成することを可能とし、近時の要求である半導体メ
モリの更なる微細化及び高集積化に応えた信頼性の高い
半導体記憶装置の製造方法を提供することである。
【０００５】また、本発明の目的は、成膜温度やその他
の熱処理条件に依存することなく、小さな占有面積で大
きな表面積を持つメモリキャパシタの下部電極を容易に
形成することを可能とする導電膜の製造方法を提供する
ことである。
の熱処理条件に依存することなく、小さな占有面積で大
きな表面積を持つメモリキャパシタの下部電極を容易に
形成することを可能とする導電膜の製造方法を提供する
ことである。
【０００６】
【課題を解決するための手段】本発明の導電膜の形成方
法は、半導体基板の上層に所定パターンに形成された導
電膜の形成方法であって、多結晶珪素膜及び珪化タング
ステン膜を順次積層する第１の工程と、前記珪化タング
ステン膜を熱処理する第２の工程と、前記珪化タングス
テン膜が除去されるまで、当該珪化タングステン膜及び
前記多結晶珪素膜を全面エッチングする第３の工程とを
含む。
法は、半導体基板の上層に所定パターンに形成された導
電膜の形成方法であって、多結晶珪素膜及び珪化タング
ステン膜を順次積層する第１の工程と、前記珪化タング
ステン膜を熱処理する第２の工程と、前記珪化タングス
テン膜が除去されるまで、当該珪化タングステン膜及び
前記多結晶珪素膜を全面エッチングする第３の工程とを
含む。
【０００７】本発明の導電膜の形成方法の一態様例にお
いては、前記第１の工程において、前記珪化タングステ
ン膜を形成する際に、タングステンが過剰となる成膜条
件とする。
いては、前記第１の工程において、前記珪化タングステ
ン膜を形成する際に、タングステンが過剰となる成膜条
件とする。
【０００８】本発明の導電膜の形成方法の一態様例にお
いては、前記第３の工程において、先ず、酸化膜がエッ
チングされる条件で第１のエッチングを行った後、前記
珪化タングステン膜に比して前記多結晶珪素膜が速くエ
ッチングされる条件で第２のエッチングを行う。
いては、前記第３の工程において、先ず、酸化膜がエッ
チングされる条件で第１のエッチングを行った後、前記
珪化タングステン膜に比して前記多結晶珪素膜が速くエ
ッチングされる条件で第２のエッチングを行う。
【０００９】本発明の半導体記憶装置の製造方法は、ゲ
ート及び一対の不純物拡散層を有するアクセストランジ
スタと、下部電極と上部電極とが容量絶縁膜を介して対
向して容量結合するメモリキャパシタとを備えた半導体
記憶装置の製造方法であって、多結晶珪素膜及び珪化タ
ングステン膜を順次積層する第１の工程と、前記珪化タ
ングステン膜を熱処理する第２の工程と、前記珪化タン
グステン膜が除去されるまで、当該珪化タングステン膜
及び前記多結晶珪素膜を全面エッチングする第３の工程
と、前記多結晶珪素膜を加工して前記下部電極を形成す
る第４の工程とを含む。
ート及び一対の不純物拡散層を有するアクセストランジ
スタと、下部電極と上部電極とが容量絶縁膜を介して対
向して容量結合するメモリキャパシタとを備えた半導体
記憶装置の製造方法であって、多結晶珪素膜及び珪化タ
ングステン膜を順次積層する第１の工程と、前記珪化タ
ングステン膜を熱処理する第２の工程と、前記珪化タン
グステン膜が除去されるまで、当該珪化タングステン膜
及び前記多結晶珪素膜を全面エッチングする第３の工程
と、前記多結晶珪素膜を加工して前記下部電極を形成す
る第４の工程とを含む。
【００１０】本発明の半導体記憶装置の製造方法の一態
様例においては、前記第４の工程の後に、前記下部電極
を覆うように前記容量絶縁膜を形成する第５の工程と、
前記容量絶縁膜を介して前記下部電極を覆う前記上部電
極を形成する第６の工程とを更に含む。
様例においては、前記第４の工程の後に、前記下部電極
を覆うように前記容量絶縁膜を形成する第５の工程と、
前記容量絶縁膜を介して前記下部電極を覆う前記上部電
極を形成する第６の工程とを更に含む。
【００１１】本発明の半導体記憶装置の製造方法の一態
様例においては、前記第１の工程において、前記珪化タ
ングステン膜を形成する際に、タングステンが過剰とな
る成膜条件とする。
様例においては、前記第１の工程において、前記珪化タ
ングステン膜を形成する際に、タングステンが過剰とな
る成膜条件とする。
【００１２】本発明の半導体記憶装置の製造方法の一態
様例においては、前記第３の工程において、先ず、酸化
膜がエッチングされる条件で第１のエッチングを行った
後、前記珪化タングステン膜に比して前記多結晶珪素膜
が速くエッチングされる条件で第２のエッチングを行
う。
様例においては、前記第３の工程において、先ず、酸化
膜がエッチングされる条件で第１のエッチングを行った
後、前記珪化タングステン膜に比して前記多結晶珪素膜
が速くエッチングされる条件で第２のエッチングを行
う。
【００１３】
【作用】本発明においては、先ず、多結晶珪素膜及び珪
化タングステン膜を順次積層する。ここで、珪化タング
ステン膜を形成する際に、例えばタングステンが過剰と
なる成膜条件に設定することにより、タングステンが珪
化タングステン膜の結晶粒界に偏析する。次いで、珪化
タングステン膜を熱処理する。このとき、結晶粒界に偏
析したタングステンが酸化し、結晶粒界が顕著化する。
しかる後、珪化タングステン膜を全面エッチングする。
具体的には、先ず、酸化膜がエッチングされる条件でエ
ッチングを行う。このとき、前記熱処理で珪化タングス
テン膜の結晶粒界に生成された酸化タングステンがエッ
チングされる。続いて、珪化タングステン膜に比して多
結晶珪素膜が速くエッチングされる条件でエッチングを
行う。このとき、結晶粒界の部位における珪化タングス
テン膜が前述の酸化タングステンのエッチングにより薄
くなっており、他の部位に先立って下層の多結晶珪素膜
のエッチングが始まる。多結晶珪素膜のエッチング速度
が珪化タングステン膜のそれより速いため、多結晶珪素
膜に井戸状の微細孔が形成され、当該多結晶珪素膜の上
面が凹凸面となる。
化タングステン膜を順次積層する。ここで、珪化タング
ステン膜を形成する際に、例えばタングステンが過剰と
なる成膜条件に設定することにより、タングステンが珪
化タングステン膜の結晶粒界に偏析する。次いで、珪化
タングステン膜を熱処理する。このとき、結晶粒界に偏
析したタングステンが酸化し、結晶粒界が顕著化する。
しかる後、珪化タングステン膜を全面エッチングする。
具体的には、先ず、酸化膜がエッチングされる条件でエ
ッチングを行う。このとき、前記熱処理で珪化タングス
テン膜の結晶粒界に生成された酸化タングステンがエッ
チングされる。続いて、珪化タングステン膜に比して多
結晶珪素膜が速くエッチングされる条件でエッチングを
行う。このとき、結晶粒界の部位における珪化タングス
テン膜が前述の酸化タングステンのエッチングにより薄
くなっており、他の部位に先立って下層の多結晶珪素膜
のエッチングが始まる。多結晶珪素膜のエッチング速度
が珪化タングステン膜のそれより速いため、多結晶珪素
膜に井戸状の微細孔が形成され、当該多結晶珪素膜の上
面が凹凸面となる。
【００１４】このように、本発明においては、上面に井
戸状の微細孔が多数形成されて凹凸面とされてなる多結
晶珪素膜が形成される。この多結晶珪素膜は前記微細孔
によりその占有面積が小さくても大きな表面積を有する
ことになる。従って、この多結晶珪素膜を例えばメモリ
キャパシタの下部電極として形成することにより、半導
体基板上の極めて狭い領域に大きなキャパシタ容量を持
つメモリキャパシタが実現する。
戸状の微細孔が多数形成されて凹凸面とされてなる多結
晶珪素膜が形成される。この多結晶珪素膜は前記微細孔
によりその占有面積が小さくても大きな表面積を有する
ことになる。従って、この多結晶珪素膜を例えばメモリ
キャパシタの下部電極として形成することにより、半導
体基板上の極めて狭い領域に大きなキャパシタ容量を持
つメモリキャパシタが実現する。
【００１５】
【発明の実施の形態】以下、本発明に係る導電膜の形成
方法及びそれを半導体記憶装置の製造方法に適用した具
体的な実施形態について、図面を参照しながら詳細に説
明する。
方法及びそれを半導体記憶装置の製造方法に適用した具
体的な実施形態について、図面を参照しながら詳細に説
明する。
【００１６】本実施形態においては、半導体記憶装置と
してアクセストランジスタ及びメモリキャパシタを有
し、このメモリキャパシタが実質的にビット線の下層に
形成される所謂ＣＵＢ（Capacitor Under Bitline ）構
造のＤＲＡＭを例示し、その構成を製造方法とともに説
明する。図１及び図２は、本実施形態のＤＲＡＭの製造
方法を工程順に示す概略断面図である。
してアクセストランジスタ及びメモリキャパシタを有
し、このメモリキャパシタが実質的にビット線の下層に
形成される所謂ＣＵＢ（Capacitor Under Bitline ）構
造のＤＲＡＭを例示し、その構成を製造方法とともに説
明する。図１及び図２は、本実施形態のＤＲＡＭの製造
方法を工程順に示す概略断面図である。
【００１７】先ず、図１（ａ）に示すように、例えばｐ
型のシリコン半導体基板１１の上に、素子分離構造とし
て所謂ＬＯＣＯＳ法によりフィールド酸化膜１３を形成
して素子形成領域を画定する。なお、このフィールド酸
化膜１３の代わりに、フィールドシールド素子分離法に
より、酸化膜内に導電膜が埋設されており、この導電膜
により直下のシリコン半導体基板の部位を所定電位に固
定して素子分離を行うフィールドシールド素子分離構造
を形成してもよい。
型のシリコン半導体基板１１の上に、素子分離構造とし
て所謂ＬＯＣＯＳ法によりフィールド酸化膜１３を形成
して素子形成領域を画定する。なお、このフィールド酸
化膜１３の代わりに、フィールドシールド素子分離法に
より、酸化膜内に導電膜が埋設されており、この導電膜
により直下のシリコン半導体基板の部位を所定電位に固
定して素子分離を行うフィールドシールド素子分離構造
を形成してもよい。
【００１８】次いで、フィールド酸化膜１３により互い
に分離されて相対的に画定された素子形成領域のシリコ
ン半導体基板１１の表面に熱処理を施して熱酸化膜を形
成し、続いてＣＶＤ法により不純物がドープされた多結
晶珪素膜及び酸化珪素膜を堆積形成する。
に分離されて相対的に画定された素子形成領域のシリコ
ン半導体基板１１の表面に熱処理を施して熱酸化膜を形
成し、続いてＣＶＤ法により不純物がドープされた多結
晶珪素膜及び酸化珪素膜を堆積形成する。
【００１９】次いで、熱酸化膜、多結晶珪素膜及び酸化
珪素膜をフォトリソグラフィー及びそれに続くドライエ
ッチングによりパターニングして、素子形成領域に熱酸
化膜、多結晶珪素膜及び酸化珪素膜を電極形状に残し
て、ゲート酸化膜１２、ゲート電極１５及びそのキャッ
プ絶縁膜１６をパターン形成する。
珪素膜をフォトリソグラフィー及びそれに続くドライエ
ッチングによりパターニングして、素子形成領域に熱酸
化膜、多結晶珪素膜及び酸化珪素膜を電極形状に残し
て、ゲート酸化膜１２、ゲート電極１５及びそのキャッ
プ絶縁膜１６をパターン形成する。
【００２０】次いで、パターニングに用いたフォトレジ
ストを灰化処理して除去した後、ゲート電極１５上を含
む全面にＣＶＤ法により酸化珪素膜を堆積形成し、この
酸化珪素膜の全面を異方性エッチングして、ゲート酸化
膜１２、ゲート電極１５及びそのキャップ絶縁膜１６の
側面にのみ酸化珪素膜を残してサイドウォール１７を形
成する。
ストを灰化処理して除去した後、ゲート電極１５上を含
む全面にＣＶＤ法により酸化珪素膜を堆積形成し、この
酸化珪素膜の全面を異方性エッチングして、ゲート酸化
膜１２、ゲート電極１５及びそのキャップ絶縁膜１６の
側面にのみ酸化珪素膜を残してサイドウォール１７を形
成する。
【００２１】次いで、キャップ絶縁膜１６及びサイドウ
ォール１７をマスクとして、ゲート電極１５の両側のシ
リコン半導体基板１１の表面領域にイオン注入によりｎ
型不純物を導入し、ソース／ドレインとなる一対の不純
物拡散層１０を形成して、ゲート電極１５及び一対の不
純物拡散層１０を有するアクセストランジスタを完成さ
せる。
ォール１７をマスクとして、ゲート電極１５の両側のシ
リコン半導体基板１１の表面領域にイオン注入によりｎ
型不純物を導入し、ソース／ドレインとなる一対の不純
物拡散層１０を形成して、ゲート電極１５及び一対の不
純物拡散層１０を有するアクセストランジスタを完成さ
せる。
【００２２】続いて、図１（ｂ）に示すように、フィー
ルド酸化膜１３上を含むシリコン半導体基板１１の全面
にＣＶＤ法により酸化珪素膜を堆積形成し、表面を平坦
化することにより層間絶縁膜１４を形成する。続いて、
層間絶縁膜１４をフォトリソグラフィー及びそれに続く
ドライエッチングによりパターニングして、一対の不純
物拡散層１０の一方（通常、ソースとなる）の表面の一
部を露出させるストレージコンタクト孔１８を形成す
る。
ルド酸化膜１３上を含むシリコン半導体基板１１の全面
にＣＶＤ法により酸化珪素膜を堆積形成し、表面を平坦
化することにより層間絶縁膜１４を形成する。続いて、
層間絶縁膜１４をフォトリソグラフィー及びそれに続く
ドライエッチングによりパターニングして、一対の不純
物拡散層１０の一方（通常、ソースとなる）の表面の一
部を露出させるストレージコンタクト孔１８を形成す
る。
【００２３】次に、図１（ｃ）に示すように、ストレー
ジコンタクト孔１８内を含む層間絶縁膜１４の全面にＣ
ＶＤ法による通常の成膜条件で多結晶珪素膜２１を堆積
形成し、続いてこの多結晶珪素膜２１上にＣＶＤ法によ
り珪化タングステン膜２２を積層する。この珪化タング
ステン膜２２の成膜条件としては、タングステンが過剰
となり、結晶の粒径が例えば０．２μｍ程度となるよう
に設定する。そのため、形成された珪化タングステン膜
２２中の過剰なタングステンが当該珪化タングステン膜
２２の結晶粒界に偏析する。
ジコンタクト孔１８内を含む層間絶縁膜１４の全面にＣ
ＶＤ法による通常の成膜条件で多結晶珪素膜２１を堆積
形成し、続いてこの多結晶珪素膜２１上にＣＶＤ法によ
り珪化タングステン膜２２を積層する。この珪化タング
ステン膜２２の成膜条件としては、タングステンが過剰
となり、結晶の粒径が例えば０．２μｍ程度となるよう
に設定する。そのため、形成された珪化タングステン膜
２２中の過剰なタングステンが当該珪化タングステン膜
２２の結晶粒界に偏析する。
【００２４】続いて、酸化雰囲気で珪化タングステン膜
２２に熱処理を施す。この熱処理により、結晶粒界に偏
析したタングステンが酸化し、結晶粒界が顕著化する。
２２に熱処理を施す。この熱処理により、結晶粒界に偏
析したタングステンが酸化し、結晶粒界が顕著化する。
【００２５】続いて、珪化タングステン膜２２を全面異
方性エッチングする。具体的には、先ず、酸化膜がエッ
チングされる条件でエッチングを行う。このとき、前記
熱処理で珪化タングステン膜２２の結晶粒界に生成され
た酸化タングステンがエッチングされる。続いて、珪化
タングステン膜２２に比して多結晶珪素膜２１が速くエ
ッチングされる条件でエッチングを行う。このとき、結
晶粒界の部位における珪化タングステン膜２２が前述の
酸化タングステンのエッチングにより薄くなっており、
他の部位に先立って下層の多結晶珪素膜２１のエッチン
グが始まる。多結晶珪素膜２１のエッチング速度が珪化
タングステン膜２２のそれより速いため、図２（ａ）に
示すように、珪化タングステン膜２２が除去されて露出
した多結晶珪素膜２１の表面に井戸状の微細孔２３が形
成され、当該多結晶珪素膜２１の上面が凹凸面となる。
方性エッチングする。具体的には、先ず、酸化膜がエッ
チングされる条件でエッチングを行う。このとき、前記
熱処理で珪化タングステン膜２２の結晶粒界に生成され
た酸化タングステンがエッチングされる。続いて、珪化
タングステン膜２２に比して多結晶珪素膜２１が速くエ
ッチングされる条件でエッチングを行う。このとき、結
晶粒界の部位における珪化タングステン膜２２が前述の
酸化タングステンのエッチングにより薄くなっており、
他の部位に先立って下層の多結晶珪素膜２１のエッチン
グが始まる。多結晶珪素膜２１のエッチング速度が珪化
タングステン膜２２のそれより速いため、図２（ａ）に
示すように、珪化タングステン膜２２が除去されて露出
した多結晶珪素膜２１の表面に井戸状の微細孔２３が形
成され、当該多結晶珪素膜２１の上面が凹凸面となる。
【００２６】続いて、図２（ｂ）に示すように、多結晶
珪素膜２１をフォトリソグラフィー及びそれに続くドラ
イエッチングにより電極形状にパターニングして、スト
レージノード電極２４を形成する。このストレージノー
ド電極２４は、上述のように上面に多数の微細孔２３が
形成された凹凸面とされているため、占有面積は小さく
とも、極めて大きな表面積を有する。具体的には、１つ
のストレージノード電極２４がシリコン半導体基板１１
上で占める面積が１．０μｍ2 程度でその厚みが０．５
μｍ、微細孔２３の直径が０．０５μｍ程度、微細孔２
３の深さが０．３μｍ程度、微細孔２３の密度が３６個
／μｍ2 程度となるような、ストレージノード電極２４
の場合、このストレージノード電極２４を占有面積の等
しい従来のストレージノード電極と比較すると、表面積
が１．６倍程度に増加する。
珪素膜２１をフォトリソグラフィー及びそれに続くドラ
イエッチングにより電極形状にパターニングして、スト
レージノード電極２４を形成する。このストレージノー
ド電極２４は、上述のように上面に多数の微細孔２３が
形成された凹凸面とされているため、占有面積は小さく
とも、極めて大きな表面積を有する。具体的には、１つ
のストレージノード電極２４がシリコン半導体基板１１
上で占める面積が１．０μｍ2 程度でその厚みが０．５
μｍ、微細孔２３の直径が０．０５μｍ程度、微細孔２
３の深さが０．３μｍ程度、微細孔２３の密度が３６個
／μｍ2 程度となるような、ストレージノード電極２４
の場合、このストレージノード電極２４を占有面積の等
しい従来のストレージノード電極と比較すると、表面積
が１．６倍程度に増加する。
【００２７】続いて、図２（ｃ）に示すように、ストレ
ージノード電極２４を覆うように、ＣＶＤ法により、酸
化珪素膜／シリコン窒化膜／酸化珪素膜の３層構造膜及
び多結晶珪素膜を順次堆積し、所定のパターニングを施
して、ＯＮＯ膜２５及びセルプレート電極２６を形成す
る。ここで、ストレージノード電極２４、ＯＮＯ膜２５
及びセルプレート電極２６を備えてなり、ストレージノ
ード電極２４とセルプレート電極２６とが容量絶縁膜
（誘電体膜）であるＯＮＯ膜２５を介して対向し容量結
合するメモリキャパシタが完成する。
ージノード電極２４を覆うように、ＣＶＤ法により、酸
化珪素膜／シリコン窒化膜／酸化珪素膜の３層構造膜及
び多結晶珪素膜を順次堆積し、所定のパターニングを施
して、ＯＮＯ膜２５及びセルプレート電極２６を形成す
る。ここで、ストレージノード電極２４、ＯＮＯ膜２５
及びセルプレート電極２６を備えてなり、ストレージノ
ード電極２４とセルプレート電極２６とが容量絶縁膜
（誘電体膜）であるＯＮＯ膜２５を介して対向し容量結
合するメモリキャパシタが完成する。
【００２８】しかる後、図示は省略したが、更なる層間
絶縁膜の形成、接続孔の形成やそれに続く配線層（ビッ
ト線等）の形成、メモリセル部の周辺回路部の形成（こ
の周辺回路部はメモリセル部とともに順次形成される場
合が多い。）等の諸工程を経て、ＤＲＡＭを完成させ
る。
絶縁膜の形成、接続孔の形成やそれに続く配線層（ビッ
ト線等）の形成、メモリセル部の周辺回路部の形成（こ
の周辺回路部はメモリセル部とともに順次形成される場
合が多い。）等の諸工程を経て、ＤＲＡＭを完成させ
る。
【００２９】上述のように、本実施形態においては、上
面に井戸状の微細孔２３が多数形成されて凹凸面とされ
てなる多結晶珪素膜２１が形成される。この多結晶珪素
膜２１は微細孔２３によりその占有面積が小さくとも大
きな表面積を有することになる。従って、この多結晶珪
素膜２１からストレージノード電極２４を形成すること
により、シリコン半導体基板１１上の極めて狭い領域に
大きなキャパシタ容量を持つメモリキャパシタが実現す
る。
面に井戸状の微細孔２３が多数形成されて凹凸面とされ
てなる多結晶珪素膜２１が形成される。この多結晶珪素
膜２１は微細孔２３によりその占有面積が小さくとも大
きな表面積を有することになる。従って、この多結晶珪
素膜２１からストレージノード電極２４を形成すること
により、シリコン半導体基板１１上の極めて狭い領域に
大きなキャパシタ容量を持つメモリキャパシタが実現す
る。
【００３０】即ち、本実施形態によれば、成膜温度やそ
の他の熱処理条件に依存することなく、小さな占有面積
で大きな表面積を持つメモリキャパシタのストレージノ
ード電極２４を容易に形成することが可能となり、近時
の要求である更なる微細化及び高集積化に応えた信頼性
の高いＤＲＡＭが製造される。
の他の熱処理条件に依存することなく、小さな占有面積
で大きな表面積を持つメモリキャパシタのストレージノ
ード電極２４を容易に形成することが可能となり、近時
の要求である更なる微細化及び高集積化に応えた信頼性
の高いＤＲＡＭが製造される。
【００３１】
【発明の効果】本発明によれば、成膜温度やその他の熱
処理条件に依存することなく、小さな占有面積で大きな
表面積を持つメモリキャパシタの下部電極を容易に形成
することが可能となり、近時の要求である半導体メモリ
の更なる微細化及び高集積化に応えた信頼性の高い半導
体記憶装置を提供することができる。
処理条件に依存することなく、小さな占有面積で大きな
表面積を持つメモリキャパシタの下部電極を容易に形成
することが可能となり、近時の要求である半導体メモリ
の更なる微細化及び高集積化に応えた信頼性の高い半導
体記憶装置を提供することができる。
【００３２】また、本発明によれば、成膜温度やその他
の熱処理条件に依存することなく、小さな占有面積で大
きな表面積を持つ導電膜を容易に形成することが可能と
なる。
の熱処理条件に依存することなく、小さな占有面積で大
きな表面積を持つ導電膜を容易に形成することが可能と
なる。
【図面の簡単な説明】
【図１】本発明の実施形態におけるＤＲＡＭの製造方法
を示す概略断面図である。
を示す概略断面図である。
【図２】図１に引き続き、本発明の実施形態におけるＤ
ＲＡＭの製造方法を示す概略断面図である。
ＲＡＭの製造方法を示す概略断面図である。
１０ 不純物拡散層 １１ シリコン半導体基板 １２ ゲート酸化膜 １３ フィールド酸化膜 １４ 層間絶縁膜 １５ ゲート電極 １６ キャップ絶縁膜 １７ サイドウォール １８ ストレージコンタクト孔 ２１ 多結晶珪素膜 ２２ 珪化タングステン膜 ２３ 微細孔 ２４ ストレージノード電極 ２５ ＯＮＯ膜 ２６ セルプレート電極
Claims (7)
- 【請求項１】 半導体基板の上層に所定パターンに形成
された導電膜の形成方法であって、 多結晶珪素膜及び珪化タングステン膜を順次積層する第
１の工程と、 前記珪化タングステン膜を熱処理する第２の工程と、 前記珪化タングステン膜が除去されるまで、当該珪化タ
ングステン膜及び前記多結晶珪素膜を全面エッチングす
る第３の工程とを含むことを特徴とする導電膜の形成方
法。 - 【請求項２】 前記第１の工程において、前記珪化タン
グステン膜を形成する際に、タングステンが過剰となる
成膜条件とすることを特徴とする請求項１に記載の導電
膜の形成方法。 - 【請求項３】 前記第３の工程において、先ず、酸化膜
がエッチングされる条件で第１のエッチングを行った
後、前記珪化タングステン膜に比して前記多結晶珪素膜
が速くエッチングされる条件で第２のエッチングを行う
ことを特徴とする請求項１又は２に記載の導電膜の形成
方法。 - 【請求項４】 ゲート及び一対の不純物拡散層を有する
アクセストランジスタと、下部電極と上部電極とが容量
絶縁膜を介して対向して容量結合するメモリキャパシタ
とを備えた半導体記憶装置の製造方法であって、 多結晶珪素膜及び珪化タングステン膜を順次積層する第
１の工程と、 前記珪化タングステン膜を熱処理する第２の工程と、 前記珪化タングステン膜が除去されるまで、当該珪化タ
ングステン膜及び前記多結晶珪素膜を全面エッチングす
る第３の工程と、 前記多結晶珪素膜を加工して前記下部電極を形成する第
４の工程とを含むことを特徴とする半導体記憶装置の製
造方法。 - 【請求項５】 前記第４の工程の後に、 前記下部電極を覆うように前記容量絶縁膜を形成する第
５の工程と、 前記容量絶縁膜を介して前記下部電極を覆う前記上部電
極を形成する第６の工程とを更に含むことを特徴とする
請求項４に記載の半導体記憶装置の製造方法。 - 【請求項６】 前記第１の工程において、前記珪化タン
グステン膜を形成する際に、タングステンが過剰となる
成膜条件とすることを特徴とする請求項４又は５に記載
の半導体記憶装置の製造方法。 - 【請求項７】 前記第３の工程において、先ず、酸化膜
がエッチングされる条件で第１のエッチングを行った
後、前記珪化タングステン膜に比して前記多結晶珪素膜
が速くエッチングされる条件で第２のエッチングを行う
ことを特徴とする請求項４〜６のいずれか１項に記載の
半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10041292A JPH11233739A (ja) | 1998-02-06 | 1998-02-06 | 導電膜の形成方法及びこれを備えた半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10041292A JPH11233739A (ja) | 1998-02-06 | 1998-02-06 | 導電膜の形成方法及びこれを備えた半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11233739A true JPH11233739A (ja) | 1999-08-27 |
Family
ID=12604386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10041292A Pending JPH11233739A (ja) | 1998-02-06 | 1998-02-06 | 導電膜の形成方法及びこれを備えた半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11233739A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100548598B1 (ko) * | 1999-12-30 | 2006-02-02 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 제조방법 |
-
1998
- 1998-02-06 JP JP10041292A patent/JPH11233739A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100548598B1 (ko) * | 1999-12-30 | 2006-02-02 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 제조방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH05335510A (ja) | 波状素子接点コンデンサおよび波状素子接点コンデンサを形成するための方法 | |
| JPH10321814A (ja) | Ｄｒａｍセルキャパシタ電極用の平坦化技法 | |
| US5580811A (en) | Method for the fabrication of a semiconductor memory device having a capacitor | |
| KR100235122B1 (ko) | 억세스 트랜지스터와 저장 노드 사이에 실리콘 질화막이 없고, 층간 절연구조를 갖는 동적 랜덤 억세스 메모리 셀의 제조과정 | |
| JPH05218347A (ja) | 半導体メモリセル及びその製造方法 | |
| JPH04317358A (ja) | 半導体装置の製造方法 | |
| JPH0677428A (ja) | 半導体記憶装置及びその製造方法 | |
| JPH0629463A (ja) | 半導体素子の製造方法 | |
| US20030116798A1 (en) | Semiconductor device having trench capacitor and method for fabricating the same | |
| JP2772375B2 (ja) | 半導体記憶装置 | |
| US6228708B1 (en) | Method of manufacturing high voltage mixed-mode device | |
| JPH10303393A (ja) | 半導体装置の製造方法 | |
| JPH11233739A (ja) | 導電膜の形成方法及びこれを備えた半導体記憶装置の製造方法 | |
| US5691227A (en) | Method for forming charge storage electrodes of semiconductor device | |
| JP3172229B2 (ja) | 半導体装置の製造方法 | |
| JP3376989B2 (ja) | 半導体装置およびその製造方法 | |
| TW416107B (en) | Semiconductor device and its manufacturing method | |
| KR0185636B1 (ko) | 단차특성이 개선된 반도체 메모리 장치의 커패시터 제조방법 | |
| KR0166491B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR100871357B1 (ko) | 에스램소자의 제조방법 | |
| KR0158905B1 (ko) | 반도체소자의 캐패시터 제조방법 | |
| JPH0870106A (ja) | 半導体装置およびその製造方法 | |
| KR19980014482A (ko) | 반도체 장치의 커패시터 제조방법 | |
| KR100940112B1 (ko) | 반도체소자의 아날로그 커패시터 제조방법 | |
| KR940006677B1 (ko) | 반도체 메모리 장치의 캐패시터 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050119 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070518 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070529 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20071002 |