JPH11238014A - データ設定制御装置 - Google Patents
データ設定制御装置Info
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- JPH11238014A JPH11238014A JP5428298A JP5428298A JPH11238014A JP H11238014 A JPH11238014 A JP H11238014A JP 5428298 A JP5428298 A JP 5428298A JP 5428298 A JP5428298 A JP 5428298A JP H11238014 A JPH11238014 A JP H11238014A
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- 230000037431 insertion Effects 0.000 claims abstract description 29
- 238000013507 mapping Methods 0.000 claims abstract description 16
- 238000000034 method Methods 0.000 claims description 8
- 238000013500 data storage Methods 0.000 claims 1
- 101100465890 Caenorhabditis elegans sel-12 gene Proteins 0.000 abstract description 7
- 238000013461 design Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 14
- 230000002093 peripheral effect Effects 0.000 description 4
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- 102100028138 F-box/WD repeat-containing protein 7 Human genes 0.000 description 1
- 101001060231 Homo sapiens F-box/WD repeat-containing protein 7 Proteins 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
Abstract
(57)【要約】
【課題】ROMの書き換えのみで外部信号の挿入位置をも
任意に割り当て可能で、LSIの設計変更に柔軟に対応で
き、マッピング用外付けROMの追加不要とする。 【解決手段】被制御回路１に対する初期設定デ−タと外
部信号８のマッピング情報とが書き込まれたROM2と、RO
M2から所定のROMデ−タを読み出す共に被制御回路１に
対し設定データを書き込む為のアドレスを生成出力する
アドレス生成部３と、出力されるアドレスの最下位ビッ
トをトリガとして初期設定デ−タの保持を行なうデ−タ
保持部７と、ROM2から外部信号選択ビットを読み出し２
m 本の外部信号のうち一つを選択する２m ：１ＳＥＬ10
と、ROM2から外部信号挿入位置ビットを読み出し外部信
号を挿入するビット位置を切り替える１：２n ＳＥＬ12
と、デ−タ保持部７からの初期設定デ−タと１：２n Ｓ
ＥＬからの外部信号８との論理和で得た設定データを被
制御回路１に与える外部信号設定挿入部13とを備える。
任意に割り当て可能で、LSIの設計変更に柔軟に対応で
き、マッピング用外付けROMの追加不要とする。 【解決手段】被制御回路１に対する初期設定デ−タと外
部信号８のマッピング情報とが書き込まれたROM2と、RO
M2から所定のROMデ−タを読み出す共に被制御回路１に
対し設定データを書き込む為のアドレスを生成出力する
アドレス生成部３と、出力されるアドレスの最下位ビッ
トをトリガとして初期設定デ−タの保持を行なうデ−タ
保持部７と、ROM2から外部信号選択ビットを読み出し２
m 本の外部信号のうち一つを選択する２m ：１ＳＥＬ10
と、ROM2から外部信号挿入位置ビットを読み出し外部信
号を挿入するビット位置を切り替える１：２n ＳＥＬ12
と、デ−タ保持部７からの初期設定デ−タと１：２n Ｓ
ＥＬからの外部信号８との論理和で得た設定データを被
制御回路１に与える外部信号設定挿入部13とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、例えばＳＤＨ多重
化端局装置等に適用されるデータ設定制御装置に関し、
特にＲＯＭ（読み出し専用メモリ）から初期設定を与え
ることにより動作し、通常動作時においては周辺回路か
ら入力されるアラ−ム信号などの外部信号に応じて処理
動作が変化する被制御回路に対し、アドレスとデ−タを
用いたデ−タの設定制御を行なうデータ設定制御装置に
関する。
化端局装置等に適用されるデータ設定制御装置に関し、
特にＲＯＭ（読み出し専用メモリ）から初期設定を与え
ることにより動作し、通常動作時においては周辺回路か
ら入力されるアラ−ム信号などの外部信号に応じて処理
動作が変化する被制御回路に対し、アドレスとデ−タを
用いたデ−タの設定制御を行なうデータ設定制御装置に
関する。
【０００２】
【従来の技術】ＬＳＩから被制御装置へバスを用いてデ
−タ設定を行なうような場合、設計の自由度を高める手
段として、外部インタフェ−スを用いて外部のＲＯＭか
ら初期設定状態や設定内容を読み出し、これをて設定す
るようにした方式がある。
−タ設定を行なうような場合、設計の自由度を高める手
段として、外部インタフェ−スを用いて外部のＲＯＭか
ら初期設定状態や設定内容を読み出し、これをて設定す
るようにした方式がある。
【０００３】図７は上記デ−タ設定方式を採用した従来
のデ−タ設定制御装置の構成を示すブロック図であり、
図８は当該装置で用いられるＲＯＭが有しているデ−タ
マップを示す図である。
のデ−タ設定制御装置の構成を示すブロック図であり、
図８は当該装置で用いられるＲＯＭが有しているデ−タ
マップを示す図である。
【０００４】図７において、被制御回路１はメモリを有
しており、初期設定を与えることにより動作し、かつ通
常動作時には外部信号の変化に応じて動作変更をする回
路である。ＲＯＭ２は図８に示すデ−タマップをもつデ
ータを格納した初期設定用の読み出し専用メモリであ
る。アドレス生成部３はオッシレ−タとカウンタ等から
なり、生成したアドレス４を被制御回路１に対してはア
ドレス指定を行なうために、またＲＯＭ２に対しては所
要デ−タを読み出すために出力する回路である。外部信
号設定挿入部１３は、アドレスを認識するデコ−ダを有
し、ＲＯＭ２からのＲＯＭデ−タ６とアドレス４に該当
する外部信号８とを論理和し、設定デ−タ１４を被制御
回路１に対して出力する回路である。ここで外部信号８
は周辺回路から入力されるアラ−ム等の信号である。
しており、初期設定を与えることにより動作し、かつ通
常動作時には外部信号の変化に応じて動作変更をする回
路である。ＲＯＭ２は図８に示すデ−タマップをもつデ
ータを格納した初期設定用の読み出し専用メモリであ
る。アドレス生成部３はオッシレ−タとカウンタ等から
なり、生成したアドレス４を被制御回路１に対してはア
ドレス指定を行なうために、またＲＯＭ２に対しては所
要デ−タを読み出すために出力する回路である。外部信
号設定挿入部１３は、アドレスを認識するデコ−ダを有
し、ＲＯＭ２からのＲＯＭデ−タ６とアドレス４に該当
する外部信号８とを論理和し、設定デ−タ１４を被制御
回路１に対して出力する回路である。ここで外部信号８
は周辺回路から入力されるアラ−ム等の信号である。
【０００５】上記装置においては、アドレス生成部３か
らＲＯＭ２のデ−タを読み出すべくアドレス４が出力さ
れると、ＲＯＭ２から図８に示すようなデ−タマップを
もつデータ、即ち被制御回路１の初期設定を行なうため
の初期設定デ−タ（ＲＯＭデ−タ６）が読み出される。
このＲＯＭ２から読み出された初期設定デ−タ（ＲＯＭ
デ−タ６）は、アラ−ム等の外部信号８がない場合に
は、外部信号挿入部１３を通して、そのまま設定デ−タ
１４として被制御回路１へ出力される。アラ−ム等の外
部信号８が発生した場合には、外部信号挿入部１３にお
いてＲＯＭデ−タ６と外部信号８とが論理和されたもの
が設定デ−タ１４として被制御回路１へ出力される。か
くして被制御回路１に対するデ−タ設定がなされる。
らＲＯＭ２のデ−タを読み出すべくアドレス４が出力さ
れると、ＲＯＭ２から図８に示すようなデ−タマップを
もつデータ、即ち被制御回路１の初期設定を行なうため
の初期設定デ−タ（ＲＯＭデ−タ６）が読み出される。
このＲＯＭ２から読み出された初期設定デ−タ（ＲＯＭ
デ−タ６）は、アラ−ム等の外部信号８がない場合に
は、外部信号挿入部１３を通して、そのまま設定デ−タ
１４として被制御回路１へ出力される。アラ−ム等の外
部信号８が発生した場合には、外部信号挿入部１３にお
いてＲＯＭデ−タ６と外部信号８とが論理和されたもの
が設定デ−タ１４として被制御回路１へ出力される。か
くして被制御回路１に対するデ−タ設定がなされる。
【０００６】
【発明が解決しようとする課題】上記従来のデ−タ設定
制御装置においては、被制御回路１に動作変更を及ぼす
外部信号８について、挿入するアドレスとビットの割り
当てが、設計後の回路変更が行なえないＬＳＩ内に設定
されている。
制御装置においては、被制御回路１に動作変更を及ぼす
外部信号８について、挿入するアドレスとビットの割り
当てが、設計後の回路変更が行なえないＬＳＩ内に設定
されている。
【０００７】このため、対象となる被制御回路１につい
て、外部信号８を挿入するアドレスまたはビットの割り
当てを変更したい場合、回路を作り直さなければなら
ず、上記変更が極めて困難であった。
て、外部信号８を挿入するアドレスまたはビットの割り
当てを変更したい場合、回路を作り直さなければなら
ず、上記変更が極めて困難であった。
【０００８】本発明の目的は下記効果を奏するデ−タ設
定制御装置を提供することにある。 （Ａ）)ＲＯＭの書き換えのみで、初期設定だけでなく
外部信号の挿入位置をも任意に割り当てることができ、
ＬＳＩの設計変更に柔軟に対応でき、被制御回路の設計
自由度を高めることができる。 （Ｂ）新たにマッピング用の外付けＲＯＭを追加せず
に、所要の装置を実現可能である。
定制御装置を提供することにある。 （Ａ）)ＲＯＭの書き換えのみで、初期設定だけでなく
外部信号の挿入位置をも任意に割り当てることができ、
ＬＳＩの設計変更に柔軟に対応でき、被制御回路の設計
自由度を高めることができる。 （Ｂ）新たにマッピング用の外付けＲＯＭを追加せず
に、所要の装置を実現可能である。
【０００９】
【課題を解決するための手段】前述の課題を解決するた
めに、本発明によるデータ設定制御装置は、次のような
特徴的な構成を備えている。
めに、本発明によるデータ設定制御装置は、次のような
特徴的な構成を備えている。
【００１０】（１）少なくとも被制御回路に対する初期
設定デ−タと外部信号のマッピング情報とが書き込まれ
たＲＯＭと、このＲＯＭから所定のＲＯＭデ−タを読み
出す共に、前記被制御回路のメモリに対し設定データを
書き込むためのアドレスを生成して出力するアドレス生
成部と、このアドレス生成部から出力されるアドレスの
最下位ビットをトリガとして前記初期設定デ−タの保持
を行なうデ−タ保持部と、前記ＲＯＭから特定の外部信
号を示すｍビットの外部信号選択ビットを読み出し、２
m 本の外部信号のうち一つを選択する２m ：１ＳＥＬ
と、前記ＲＯＭから外部信号の挿入ビット位置を示すｎ
ビットの外部信号挿入位置ビットを読み出し、外部信号
を挿入するビット位置を切り替える１：２n ＳＥＬと、
前記デ−タ保持部に保持されている初期設定デ−タと前
記１：２n ＳＥＬを通過した外部信号とを論理和して得
た設定データを、前記被制御回路に与える外部信号挿入
部と、を備えたデータ設定制御装置。
設定デ−タと外部信号のマッピング情報とが書き込まれ
たＲＯＭと、このＲＯＭから所定のＲＯＭデ−タを読み
出す共に、前記被制御回路のメモリに対し設定データを
書き込むためのアドレスを生成して出力するアドレス生
成部と、このアドレス生成部から出力されるアドレスの
最下位ビットをトリガとして前記初期設定デ−タの保持
を行なうデ−タ保持部と、前記ＲＯＭから特定の外部信
号を示すｍビットの外部信号選択ビットを読み出し、２
m 本の外部信号のうち一つを選択する２m ：１ＳＥＬ
と、前記ＲＯＭから外部信号の挿入ビット位置を示すｎ
ビットの外部信号挿入位置ビットを読み出し、外部信号
を挿入するビット位置を切り替える１：２n ＳＥＬと、
前記デ−タ保持部に保持されている初期設定デ−タと前
記１：２n ＳＥＬを通過した外部信号とを論理和して得
た設定データを、前記被制御回路に与える外部信号挿入
部と、を備えたデータ設定制御装置。
【００１１】（２）上記（１）に記載の装置であって、
外部信号のマッピング情報は、外部信号の選択および挿
入位置情報であるデータ設定制御装置。
外部信号のマッピング情報は、外部信号の選択および挿
入位置情報であるデータ設定制御装置。
【００１２】（３）上記（１）に記載の装置であって、
被制御回路が１アドレス処理する時間内に、最下位ビッ
トを利用してＲＯＭから初期設定デ−タを入力する処理
と、上記ＲＯＭから外部信号のマッピング情報を読み込
む処理とが行なわれるデータ設定制御装置。
被制御回路が１アドレス処理する時間内に、最下位ビッ
トを利用してＲＯＭから初期設定デ−タを入力する処理
と、上記ＲＯＭから外部信号のマッピング情報を読み込
む処理とが行なわれるデータ設定制御装置。
【００１３】（４）上記（１）に記載の装置であって、
１：２n ＳＥＬは、一つのデコーダと三つのアンンド回
路からなるデータ設定制御装置。
１：２n ＳＥＬは、一つのデコーダと三つのアンンド回
路からなるデータ設定制御装置。
【００１４】（５）上記（１）に記載の装置であって、
外部信号挿入部は、三つのオア回路からなるデータ設定
制御装置。
外部信号挿入部は、三つのオア回路からなるデータ設定
制御装置。
【００１５】
【発明の実施の形態】図１は本発明の第１実施形態に係
るデ−タ設定制御装置の構成を示すブロック図である。
被制御回路１は、内部にメモリを有し、初期設定を与え
ることで動作し、通常動作時には外部信号８の変化に応
じた動作変更を行なうＬＳＩ等からなる回路である。
るデ−タ設定制御装置の構成を示すブロック図である。
被制御回路１は、内部にメモリを有し、初期設定を与え
ることで動作し、通常動作時には外部信号８の変化に応
じた動作変更を行なうＬＳＩ等からなる回路である。
【００１６】ＲＯＭ２は少なくとも図５に示すようなデ
−タマップをもつ２種類のデ−タ、すなわち被制御回路
１に対する固定値の初期設定デ−タと、周辺回路から入
力される外部信号８の割当を設定するための情報データ
との２種類のデ−タが書き込まれている読み出し専用メ
モリである。
−タマップをもつ２種類のデ−タ、すなわち被制御回路
１に対する固定値の初期設定デ−タと、周辺回路から入
力される外部信号８の割当を設定するための情報データ
との２種類のデ−タが書き込まれている読み出し専用メ
モリである。
【００１７】アドレス生成部３は、オッシレ−タとカウ
ンタ等からなり、被制御回路１に対する設定を行なうた
めのＰ本の設定アドレス１５と、ＲＯＭ２のデ−タを読
み出すためのＰ＋１本のアドレス４とを生成して出力す
る。ここで設定アドレス１５は被制御回路１のメモリに
アクセスするためのＰ本のアドレスであって、ＲＯＭア
ドレス４からＬＳＢ５を除いたアドレスである。
ンタ等からなり、被制御回路１に対する設定を行なうた
めのＰ本の設定アドレス１５と、ＲＯＭ２のデ−タを読
み出すためのＰ＋１本のアドレス４とを生成して出力す
る。ここで設定アドレス１５は被制御回路１のメモリに
アクセスするためのＰ本のアドレスであって、ＲＯＭア
ドレス４からＬＳＢ５を除いたアドレスである。
【００１８】デ−タ保持部７は、アドレス生成部３で生
成されたアドレスの最下位ビットＬＳＢ５をトリガとし
て作動する。
成されたアドレスの最下位ビットＬＳＢ５をトリガとし
て作動する。
【００１９】図２は上記デ−タ保持部７の具体的回路例
を示す図である。図示の如くデ−タ保持部７はフリップ
フロップ回路からなり、ＬＳＢ５が「０」の時はＲＯＭ
デ−タ６を取り込み、ＬＳＢ５が「１」の時はＲＯＭデ
−タ６の保持を行なう。
を示す図である。図示の如くデ−タ保持部７はフリップ
フロップ回路からなり、ＬＳＢ５が「０」の時はＲＯＭ
デ−タ６を取り込み、ＬＳＢ５が「１」の時はＲＯＭデ
−タ６の保持を行なう。
【００２０】図１に説明を戻す。２m：１ＳＥＬ１０
は、ＲＯＭ２から特定の外部信号を示すｍビットの外部
信号選択ビット９を読み出し、読み出した外部信号選択
ビット９に従って最大２m 本の外部信号８のうちの一つ
を選択するセレクタである。ここで外部信号８は周辺回
路から入力される設定デ−タ等を含んでいる。
は、ＲＯＭ２から特定の外部信号を示すｍビットの外部
信号選択ビット９を読み出し、読み出した外部信号選択
ビット９に従って最大２m 本の外部信号８のうちの一つ
を選択するセレクタである。ここで外部信号８は周辺回
路から入力される設定デ−タ等を含んでいる。
【００２１】１：２n ＳＥＬ１２は、ＲＯＭ２から外部
信号８の挿入ビット位置（マッピング位置）を示すｎビ
ットの外部信号挿入位置ビット１１を読み出し、外部信
号８の挿入ビットの位置を切り替える。
信号８の挿入ビット位置（マッピング位置）を示すｎビ
ットの外部信号挿入位置ビット１１を読み出し、外部信
号８の挿入ビットの位置を切り替える。
【００２２】図３は１：２n ＳＥＬ１２の具体的回路例
を示す図である。図示の如く、１：２n ＳＥＬ１２は一
つのデコーダと三つのアンド回路からなり、ＲＯＭデ−
タ６から読み出される外部信号挿入位置ビット１１に従
い、２m ：１ＳＥＬ１０で選択された１本の外部信号
を、最大２n のどのビットに挿入するかを選択するセレ
クタである。
を示す図である。図示の如く、１：２n ＳＥＬ１２は一
つのデコーダと三つのアンド回路からなり、ＲＯＭデ−
タ６から読み出される外部信号挿入位置ビット１１に従
い、２m ：１ＳＥＬ１０で選択された１本の外部信号
を、最大２n のどのビットに挿入するかを選択するセレ
クタである。
【００２３】図１に説明を戻す。外部信号設定挿入部１
３は、デ−タ保持部７で保持しているＲＯＭデ−タ６
と、１：２n ＳＥＬ１２を通過した外部信号との論理和
を行ない、設定データ１４を被制御回路１に与える。こ
こで設定デ−タ１４は被制御回路１のメモリにアクセス
する２n 本のデ−タである。
３は、デ−タ保持部７で保持しているＲＯＭデ−タ６
と、１：２n ＳＥＬ１２を通過した外部信号との論理和
を行ない、設定データ１４を被制御回路１に与える。こ
こで設定デ−タ１４は被制御回路１のメモリにアクセス
する２n 本のデ−タである。
【００２４】図４は外部信号挿入部１３の具体的回路例
を示す図である。図示の如くこの外部信号設定挿入部１
３は三つのオア回路からなり、選択された外部信号入力
と、デ−タ保持部７で保持されたＲＯＭデ−タを論理和
して出力する回路である。
を示す図である。図示の如くこの外部信号設定挿入部１
３は三つのオア回路からなり、選択された外部信号入力
と、デ−タ保持部７で保持されたＲＯＭデ−タを論理和
して出力する回路である。
【００２５】アドレス生成部３で生成された、被制御回
路１にデータを設定するためのＰ本の設定アドレス１５
と、ＲＯＭ２のデ−タを読み出すためのＰ＋１本のＲＯ
Ｍアドレス４とが出力されると、ＲＯＭ２からＲＯＭデ
−タ６が読み出される。このＲＯＭデ−タ６は、図５の
デ−タマップに示されるように、ＲＯＭアドレス４の最
下位ビットであるＬＳＢ５が「０」の時は、初期設定デ
−タであり、ＬＳＢ５が「１」の時は、外部信号８のマ
ッピング情報である。上記初期設定デ−タは、ＬＳＢ５
が次の「０」になるまでの期間、デ−タ保持部７で保持
される。
路１にデータを設定するためのＰ本の設定アドレス１５
と、ＲＯＭ２のデ−タを読み出すためのＰ＋１本のＲＯ
Ｍアドレス４とが出力されると、ＲＯＭ２からＲＯＭデ
−タ６が読み出される。このＲＯＭデ−タ６は、図５の
デ−タマップに示されるように、ＲＯＭアドレス４の最
下位ビットであるＬＳＢ５が「０」の時は、初期設定デ
−タであり、ＬＳＢ５が「１」の時は、外部信号８のマ
ッピング情報である。上記初期設定デ−タは、ＬＳＢ５
が次の「０」になるまでの期間、デ−タ保持部７で保持
される。
【００２６】ＬＳＢ５が「１」になると、２m ：１ＳＥ
Ｌ１０はＲＯＭデ−タ６から読み出されたｍビットの外
部信号選択ビット９に従い、最大２m 本の外部信号８か
ら１本を選択する。
Ｌ１０はＲＯＭデ−タ６から読み出されたｍビットの外
部信号選択ビット９に従い、最大２m 本の外部信号８か
ら１本を選択する。
【００２７】同様に１：２n ＳＥＬ１２は、ＲＯＭデ−
タ６から読み出されたｎビットの外部信号挿入位置ビッ
ト１１に従い、選択された外部信号８を、２n 本の設定
デ−タ１４のどこの位置（ビット）に挿入するかを選択
する。
タ６から読み出されたｎビットの外部信号挿入位置ビッ
ト１１に従い、選択された外部信号８を、２n 本の設定
デ−タ１４のどこの位置（ビット）に挿入するかを選択
する。
【００２８】外部信号設定挿入部１３は、デ−タ保持部
７で保持されていたＲＯＭデ−タ６（初期設定デ−タ）
と１：２n ＳＥＬ１２を通過した外部信号８との論理和
出力を設定デ−タ１４として出力する。この設定デ−タ
１４は、ＬＳＢ５を除くＰ本の設定アドレス１５と並行
して被制御回路１に入力し、データの設定が行なわれ
る。
７で保持されていたＲＯＭデ−タ６（初期設定デ−タ）
と１：２n ＳＥＬ１２を通過した外部信号８との論理和
出力を設定デ−タ１４として出力する。この設定デ−タ
１４は、ＬＳＢ５を除くＰ本の設定アドレス１５と並行
して被制御回路１に入力し、データの設定が行なわれ
る。
【００２９】図６はＲＯＭデータ６、設定デ−タ１４、
等を含む各部の動作タイミングを示すタイムチャ−トで
ある。図６に示すように、被制御回路１は設定デ−タ１
４におけるＣ部分でデ−タの取り込みを行なっている。
等を含む各部の動作タイミングを示すタイムチャ−トで
ある。図６に示すように、被制御回路１は設定デ−タ１
４におけるＣ部分でデ−タの取り込みを行なっている。
【００３０】このように本実施形態においては、アドレ
ス生成部３のＬＳＢ５を用いて、被制御回路１で動作す
る１アドレス時間内に、ＲＯＭ２からの初期設定デ−タ
と、外部信号マッピング情報とを取り込むようにしたの
で、外部信号８のマッピング情報を任意に変更すること
が可能となる上、新たにマッピング用の外付けＲＯＭを
追加せずに実現可能である。
ス生成部３のＬＳＢ５を用いて、被制御回路１で動作す
る１アドレス時間内に、ＲＯＭ２からの初期設定デ−タ
と、外部信号マッピング情報とを取り込むようにしたの
で、外部信号８のマッピング情報を任意に変更すること
が可能となる上、新たにマッピング用の外付けＲＯＭを
追加せずに実現可能である。
【００３１】
【発明の効果】本発明によれば、下記のような作用効果
を奏するデ−タ設定制御装置を提供できる。 (a)ＬＳＩ外部のＲＯＭ（読み出し専用メモリ）へ外部
信号の挿入位置を示す信号を書き込むようにしたので、
ＲＯＭの書き換えのみで、初期設定だけでなく外部信号
の挿入位置をも任意に割り当てることができ、ＬＳＩの
設計変更に柔軟に対応でき、被制御回路の設計自由度を
高めることができる。 (b)被制御回路が１アドレス処理する時間内に、最下位
ビット（ＬＳＢ５）を利用してＲＯＭに初期設定デ−タ
と外部信号のマッピング情報の２種類のデ−タを読み込
むようにしているため、新たにマッピング用の外付けＲ
ＯＭを追加せずに所要装置を実現可能である。
を奏するデ−タ設定制御装置を提供できる。 (a)ＬＳＩ外部のＲＯＭ（読み出し専用メモリ）へ外部
信号の挿入位置を示す信号を書き込むようにしたので、
ＲＯＭの書き換えのみで、初期設定だけでなく外部信号
の挿入位置をも任意に割り当てることができ、ＬＳＩの
設計変更に柔軟に対応でき、被制御回路の設計自由度を
高めることができる。 (b)被制御回路が１アドレス処理する時間内に、最下位
ビット（ＬＳＢ５）を利用してＲＯＭに初期設定デ−タ
と外部信号のマッピング情報の２種類のデ−タを読み込
むようにしているため、新たにマッピング用の外付けＲ
ＯＭを追加せずに所要装置を実現可能である。
【図１】本発明の第１実施形態に係るデ−タ設定制御装
置の構成を示すブロック図である。
置の構成を示すブロック図である。
【図２】本発明の第１実施形態に係るデ−タ設定制御装
置のデータ保持部の具体的回路例を示す図である。
置のデータ保持部の具体的回路例を示す図である。
【図３】本発明の第１実施形態に係るデ−タ設定制御装
置の１：２n ＳＥＬの具体的回路例を示す図である。
置の１：２n ＳＥＬの具体的回路例を示す図である。
【図４】本発明の第１実施形態に係るデ−タ設定制御装
置の外部信号挿入部の具体的回路例を示す図である。
置の外部信号挿入部の具体的回路例を示す図である。
【図５】本発明の第１実施形態に係るデ−タ設定制御装
置のＲＯＭがもつデ−タマップを示す図である。
置のＲＯＭがもつデ−タマップを示す図である。
【図６】本発明の第１実施形態に係るデ−タ設定制御装
置の各部の動作タイミングを示す図である。
置の各部の動作タイミングを示す図である。
【図７】従来例に係るデ−タ設定制御装置の構成を示す
ブロック図である。
ブロック図である。
【図８】従来例に係るデ−タ設定制御装置のＲＯＭのデ
−タマップを示す図である。
−タマップを示す図である。
１ 被制御回路 ２ ＲＯＭ ３ アドレス生成部 ４ ＲＯＭアドレス ５ ＬＳＢ（最下位ビット） ６ ＲＯＭデ−タ ７ データ保持部 ８ 外部信号 ９ 外部信号選択ビット １１ 外部信号挿入位置ビット １２ １：２n ＳＥＬ １３ 外部信号設定挿入部 １４ 設定データ １５ 設定アドレス
Claims (5)
- 【請求項１】少なくとも被制御回路に対する初期設定デ
−タと外部信号のマッピング情報とが書き込まれたＲＯ
Ｍと、 このＲＯＭから所定のＲＯＭデ−タを読み出す共に、前
記被制御回路のメモリに対し設定データを書き込むため
のアドレスを生成して出力するアドレス生成部と、 このアドレス生成部から出力されるアドレスの最下位ビ
ットをトリガとして前記初期設定デ−タの保持を行なう
デ−タ保持部と、 前記ＲＯＭから特定の外部信号を示すｍビットの外部信
号選択ビットを読み出し、２m 本の外部信号のうち一つ
を選択する２m ：１ＳＥＬと、 前記ＲＯＭから外部信号の挿入ビット位置を示すｎビッ
トの外部信号挿入位置ビットを読み出し、外部信号を挿
入するビット位置を切り替える１：２n ＳＥＬと、 前記デ−タ保持部に保持されている初期設定デ−タと前
記１：２n ＳＥＬを通過した外部信号とを論理和して得
た設定データを、前記被制御回路に与える外部信号挿入
部と、を備えたことを特徴とするデータ設定制御装置。 - 【請求項２】外部信号のマッピング情報は、外部信号の
選択および挿入位置情報であることことを特徴とする請
求項１に記載のデータ設定制御装置。 - 【請求項３】被制御回路が１アドレス処理する時間内
に、最下位ビットを利用してＲＯＭから初期設定デ−タ
を入力する処理と、上記ＲＯＭから外部信号のマッピン
グ情報を読み込む処理とが行なわれることを特徴とする
請求項１に記載のデータ設定制御装置。 - 【請求項４】１：２n ＳＥＬは、一つのデコーダと三つ
のアンンド回路からなることを特徴とする請求項１に記
載のデータ設定制御装置。 - 【請求項５】外部信号挿入部は、三つのオア回路からな
ることを特徴とする請求項１に記載のデータ設定制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05428298A JP3947856B2 (ja) | 1998-02-19 | 1998-02-19 | データ設定制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05428298A JP3947856B2 (ja) | 1998-02-19 | 1998-02-19 | データ設定制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11238014A true JPH11238014A (ja) | 1999-08-31 |
| JP3947856B2 JP3947856B2 (ja) | 2007-07-25 |
Family
ID=12966219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05428298A Expired - Fee Related JP3947856B2 (ja) | 1998-02-19 | 1998-02-19 | データ設定制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3947856B2 (ja) |
-
1998
- 1998-02-19 JP JP05428298A patent/JP3947856B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3947856B2 (ja) | 2007-07-25 |
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