JPH11238029A - システムバスのｉｏマッピング方法及び方式 - Google Patents
システムバスのｉｏマッピング方法及び方式Info
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- JPH11238029A JPH11238029A JP5599098A JP5599098A JPH11238029A JP H11238029 A JPH11238029 A JP H11238029A JP 5599098 A JP5599098 A JP 5599098A JP 5599098 A JP5599098 A JP 5599098A JP H11238029 A JPH11238029 A JP H11238029A
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- Japan
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- space
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Abstract
(57)【要約】
【課題】ＩＯ空間を有効利用可能として容量の制限を無
くし、大容量ＩＯ空間を必要とするデバイスの接続を可
能とするとともに、回路規模の増大を抑止低減するシス
テムバスのＩＯマッピング方式の提供。 【解決手段】ＩＯアドレス空間を定める値が設定される
ベースアドレスレジスタと、ベースアドレスレジスタの
値と、前記システムバス上に送出されるアドレスとを比
較し、両者が一致した場合に、前記システムバスに応答
するとともに選択信号をアクティブにするコンパレータ
と、システムバス上のアドレスと前記選択信号とを入力
とし、エイリアス空間を避けるようにしてデバイスのマ
ッピングを行い、デバイスの選択信号を生成するデコー
ダと、を備える。
くし、大容量ＩＯ空間を必要とするデバイスの接続を可
能とするとともに、回路規模の増大を抑止低減するシス
テムバスのＩＯマッピング方式の提供。 【解決手段】ＩＯアドレス空間を定める値が設定される
ベースアドレスレジスタと、ベースアドレスレジスタの
値と、前記システムバス上に送出されるアドレスとを比
較し、両者が一致した場合に、前記システムバスに応答
するとともに選択信号をアクティブにするコンパレータ
と、システムバス上のアドレスと前記選択信号とを入力
とし、エイリアス空間を避けるようにしてデバイスのマ
ッピングを行い、デバイスの選択信号を生成するデコー
ダと、を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、情報処理システム
に関し、特に、システムバスのＩＯマッピング方法及び
方式に関する。
に関し、特に、システムバスのＩＯマッピング方法及び
方式に関する。
【０００２】
【従来の技術】ＣＰＵ、メモリ、デバイス等がバスもし
くはバスブリッジを介して相互接続される情報処理シス
テムにおいて各デバイスにはシステムバス上のＩＯ（入
出力）アドレスが割り当てられる。そして、各デバイス
が実際に使用するＩＯアドレス空間の割付けは、例えば
システム初期化時等に各デバイスのベースアドレスレジ
スタ（BaseAddressRegister）に値を設定することによ
って行われる。なお、ベースアドレスレジスタには、例
えばＰＣＩバス等では、デバイスが必要とするアドレス
空間の情報として、必要とするアドレスブロックの個
数、アドレスブロックのサイズ情報等が設定される。
くはバスブリッジを介して相互接続される情報処理シス
テムにおいて各デバイスにはシステムバス上のＩＯ（入
出力）アドレスが割り当てられる。そして、各デバイス
が実際に使用するＩＯアドレス空間の割付けは、例えば
システム初期化時等に各デバイスのベースアドレスレジ
スタ（BaseAddressRegister）に値を設定することによ
って行われる。なお、ベースアドレスレジスタには、例
えばＰＣＩバス等では、デバイスが必要とするアドレス
空間の情報として、必要とするアドレスブロックの個
数、アドレスブロックのサイズ情報等が設定される。
【０００３】ところで、ＩＯアドレスの割付は、通常、
エイリアスにより、ＩＯマップが分断されるため、各ア
ダプタまたはデバイスに割り当てられるＩＯアドレス空
間の容量およびマッピング位置が制限されている。
エイリアスにより、ＩＯマップが分断されるため、各ア
ダプタまたはデバイスに割り当てられるＩＯアドレス空
間の容量およびマッピング位置が制限されている。
【０００４】
【発明が解決しようとする課題】このように、従来の方
式においては、ＩＯアドレス空間の容量の制限により、
他の規格のバスの回路の流用が困難であり、また大容量
のＩＯアドレス空間を必要とするデバイスの接続が困難
である、という問題点を有している。
式においては、ＩＯアドレス空間の容量の制限により、
他の規格のバスの回路の流用が困難であり、また大容量
のＩＯアドレス空間を必要とするデバイスの接続が困難
である、という問題点を有している。
【０００５】そして、ＩＯマップの割付けは、各アダプ
タまたはデバイスのベースアドレスレジスタを設定する
ことにより実現され、エイリアスにより、ＩＯマップが
分断される場合、デバイスにベースアドレスレジスタを
複数個備えることが必要とされ、その結果、回路規模が
増大する、という問題があった。
タまたはデバイスのベースアドレスレジスタを設定する
ことにより実現され、エイリアスにより、ＩＯマップが
分断される場合、デバイスにベースアドレスレジスタを
複数個備えることが必要とされ、その結果、回路規模が
増大する、という問題があった。
【０００６】また、従来の方式においては、エイリアス
を避けてマッピングしているため、エイリアスの周辺が
使用できず、結果的に、ＩＯ空間が無駄になっていた。
を避けてマッピングしているため、エイリアスの周辺が
使用できず、結果的に、ＩＯ空間が無駄になっていた。
【０００７】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、ＩＯ空間を有効
利用可能として容量の制限を無くし、大容量ＩＯ空間を
必要とするデバイスの接続を可能とするとともに、回路
規模の増大を抑止低減するシステムバスのＩＯマッピン
グ方法及び方式を提供することにある。
てなされたものであって、その目的は、ＩＯ空間を有効
利用可能として容量の制限を無くし、大容量ＩＯ空間を
必要とするデバイスの接続を可能とするとともに、回路
規模の増大を抑止低減するシステムバスのＩＯマッピン
グ方法及び方式を提供することにある。
【０００８】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、システムバスに接続するデバイスのＩＯ
アドレス空間を割り当るＩＯマッピング方法において、
前記システムバス上のアドレスをデコードし、エイリア
ス空間を避けるようにしてデバイスのマッピングを行う
ようにしたものである。
め、本発明は、システムバスに接続するデバイスのＩＯ
アドレス空間を割り当るＩＯマッピング方法において、
前記システムバス上のアドレスをデコードし、エイリア
ス空間を避けるようにしてデバイスのマッピングを行う
ようにしたものである。
【０００９】また、本発明においては、前記エイリアス
間隔以上の容量を必要とするデバイスには、前記エイリ
アス空間の存在に関係無く所用容量のＩＯアドレス空間
の割り付けを行う。
間隔以上の容量を必要とするデバイスには、前記エイリ
アス空間の存在に関係無く所用容量のＩＯアドレス空間
の割り付けを行う。
【００１０】
【発明の実施の形態】本発明の実施の形態について説明
する。情報処理装置のシステムバスのＩＯマップを示し
た図２を参照すると、Ａ、Ｂ、Ｃは、システムバスに接
続されている各アダプタまたはデバイスのＩＯ空間であ
り、Ａ１、…、ＡｎはＩＯアドレス空間Ａのエイリアス
空間である。このエイリアスは一定間隔Ｆ毎に存在す
る。
する。情報処理装置のシステムバスのＩＯマップを示し
た図２を参照すると、Ａ、Ｂ、Ｃは、システムバスに接
続されている各アダプタまたはデバイスのＩＯ空間であ
り、Ａ１、…、ＡｎはＩＯアドレス空間Ａのエイリアス
空間である。このエイリアスは一定間隔Ｆ毎に存在す
る。
【００１１】上記したように、ＩＯマップの割付けは、
各アダプタまたはデバイスのベースアドレスレジスタに
値を設定することで行われる。
各アダプタまたはデバイスのベースアドレスレジスタに
値を設定することで行われる。
【００１２】従来の方法においては、例えばアダプタＢ
では、一つのベースアドレスに対し、最大でも、間隔Ｆ
の半分の容量のアドレス空間しか確保することができな
い。
では、一つのベースアドレスに対し、最大でも、間隔Ｆ
の半分の容量のアドレス空間しか確保することができな
い。
【００１３】これに対して、本発明は、アダプタＣで
は、アダプタ側で、エイリアス空間Ａ１、…、Ａｎを避
けて使用する回路と、間隔Ｆ以上の容量を有するデバイ
スにはエイリアス空間に関係無く割り付けをプログラム
制御で行うことにより、従来の方法における容量の制限
を無くすようにしたものである
は、アダプタ側で、エイリアス空間Ａ１、…、Ａｎを避
けて使用する回路と、間隔Ｆ以上の容量を有するデバイ
スにはエイリアス空間に関係無く割り付けをプログラム
制御で行うことにより、従来の方法における容量の制限
を無くすようにしたものである
【００１４】本発明は、好ましい実施の形態において、
システムバス（１００）に接続するデバイスまたはアダ
プタのＩＯアドレス空間の割り当てを制御するための回
路構成として、アダプタは、図１を参照すると、ＩＯア
ドレス空間を定める値が設定されるベースアドレスレジ
スタ（図１の１０５）と、ベースアドレスレジスタの値
（１０７）とシステムバス（１００）上に送出されるア
ドレスとを比較し、両者が一致した場合にシステムバス
に応答するとともに選択信号（１０８）をアクティブに
する比較手段（１０６）と、システムバス（１００）上
のアドレスと選択信号（１０６）とを入力とし、エイリ
アス空間を避けるようにしてデバイスのマッピングを行
い、デバイス（１０２、１０３）に対してそれぞれ選択
信号を生成するデコード手段（１０４）と、を備える。
ＣＰＵはデバイスの必要とするＩＯアドレス空間の容量
に基づきベースアドレスレジスタに値を設定し、その
際、前記エイリアス間隔以上の容量を必要とするデバイ
スには、前記エイリアス空間の存在に関係無く所用容量
のＩＯアドレス空間の割り付けを行い、必要とする容量
が前記エイリアス間隔よりも少ないデバイスには、所用
容量のＩＯアドレス空間のそのまま割り付る。
システムバス（１００）に接続するデバイスまたはアダ
プタのＩＯアドレス空間の割り当てを制御するための回
路構成として、アダプタは、図１を参照すると、ＩＯア
ドレス空間を定める値が設定されるベースアドレスレジ
スタ（図１の１０５）と、ベースアドレスレジスタの値
（１０７）とシステムバス（１００）上に送出されるア
ドレスとを比較し、両者が一致した場合にシステムバス
に応答するとともに選択信号（１０８）をアクティブに
する比較手段（１０６）と、システムバス（１００）上
のアドレスと選択信号（１０６）とを入力とし、エイリ
アス空間を避けるようにしてデバイスのマッピングを行
い、デバイス（１０２、１０３）に対してそれぞれ選択
信号を生成するデコード手段（１０４）と、を備える。
ＣＰＵはデバイスの必要とするＩＯアドレス空間の容量
に基づきベースアドレスレジスタに値を設定し、その
際、前記エイリアス間隔以上の容量を必要とするデバイ
スには、前記エイリアス空間の存在に関係無く所用容量
のＩＯアドレス空間の割り付けを行い、必要とする容量
が前記エイリアス間隔よりも少ないデバイスには、所用
容量のＩＯアドレス空間のそのまま割り付る。
【００１５】
【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。
【００１６】図１は、本発明の一実施例の構成を示す図
であり、システムバスに接続されるアダプタの構成を示
す図である。図１において、１００はシステムバス、１
０１はパッケージ、１０２、１０３はＩＯデバイス（Ｄ
Ｂ１、ＤＢ２）、１０４はデコーダ（ＤＥＣ）、１０５
はベースアドレスレジスタ（ＲＥＧ）、１０６はコンパ
レータ（ＣＯＭＰ）、１０７はベースアドレス（ＢＳ
Ａ）、１０８はパッケージ選択信号（ＳＥＬ）、１０
９、１１０はデバイス選択信号（ＣＳ１、ＣＳ２）であ
る。
であり、システムバスに接続されるアダプタの構成を示
す図である。図１において、１００はシステムバス、１
０１はパッケージ、１０２、１０３はＩＯデバイス（Ｄ
Ｂ１、ＤＢ２）、１０４はデコーダ（ＤＥＣ）、１０５
はベースアドレスレジスタ（ＲＥＧ）、１０６はコンパ
レータ（ＣＯＭＰ）、１０７はベースアドレス（ＢＳ
Ａ）、１０８はパッケージ選択信号（ＳＥＬ）、１０
９、１１０はデバイス選択信号（ＣＳ１、ＣＳ２）であ
る。
【００１７】デコーダ１０４とＩ／Ｏデバイス１０２、
１０３をそれぞれデバイス選択信号（ＣＳ１、ＣＳ２）
で接続し、デコーダ１０４とコンパレータ１０６、コン
パレータ１０６とレジスタ１０５を、それぞれパッケー
ジ選択信号１０８、ベースアドレス１０７で接続する。
デコーダ１０４、コンパレータ１０６、ベースアドレス
レジスタ１０５はシステムバス１００に接続する。
１０３をそれぞれデバイス選択信号（ＣＳ１、ＣＳ２）
で接続し、デコーダ１０４とコンパレータ１０６、コン
パレータ１０６とレジスタ１０５を、それぞれパッケー
ジ選択信号１０８、ベースアドレス１０７で接続する。
デコーダ１０４、コンパレータ１０６、ベースアドレス
レジスタ１０５はシステムバス１００に接続する。
【００１８】図２は、本発明の一実施例におけるＩＯマ
ップの一例を示す図である。図２を参照すると、Ａ、
Ｂ、Ｃは、システムバス１００に接続されている各アダ
プタまたはデバイスのＩＯ空間、Ａ１、…、Ａｎはそれ
ぞれデバイスＡのエイリアス空間、ＤＢ１、ＤＢ２はア
ダプタＣ内のデバイスＤＢ１、ＤＢ２のＩＯ空間を示し
ている。エイリアス空間Ａ１、…、Ａｎは一定の間隔Ｆ
毎に存在する。
ップの一例を示す図である。図２を参照すると、Ａ、
Ｂ、Ｃは、システムバス１００に接続されている各アダ
プタまたはデバイスのＩＯ空間、Ａ１、…、Ａｎはそれ
ぞれデバイスＡのエイリアス空間、ＤＢ１、ＤＢ２はア
ダプタＣ内のデバイスＤＢ１、ＤＢ２のＩＯ空間を示し
ている。エイリアス空間Ａ１、…、Ａｎは一定の間隔Ｆ
毎に存在する。
【００１９】また図２において、ＢＵＳ１、ＢＵＳ２は
システムバスを構成する二本のバスのＩＯアドレス空間
である。
システムバスを構成する二本のバスのＩＯアドレス空間
である。
【００２０】図３は、本実施例の一実施例を説明するた
めのシステム構成を示す図である。なお、図２は、図３
に示した構成のＩＯマップの一例を示す図である。
めのシステム構成を示す図である。なお、図２は、図３
に示した構成のＩＯマップの一例を示す図である。
【００２１】図３を参照すると、システムバスは、バス
ブリッジ３０４で接続されたバス（ＢＵＳ１）３０２、
バス（ＢＵＳ２）３０３の二本のバスで構成されてい
る。プロセッサＣＰＵ３０１及びデバイスＢ３０５がバ
ス１（ＢＵＳ１）３０２に、デバイスＡ３０６及びデバ
イス（アダプタ）Ｃ３０７がバス２（ＢＵＳ２）３０３
に接続されている。図１に示したアダプタの構成は、図
３のデバイスＣに適用される。
ブリッジ３０４で接続されたバス（ＢＵＳ１）３０２、
バス（ＢＵＳ２）３０３の二本のバスで構成されてい
る。プロセッサＣＰＵ３０１及びデバイスＢ３０５がバ
ス１（ＢＵＳ１）３０２に、デバイスＡ３０６及びデバ
イス（アダプタ）Ｃ３０７がバス２（ＢＵＳ２）３０３
に接続されている。図１に示したアダプタの構成は、図
３のデバイスＣに適用される。
【００２２】図２を参照すると、バス２（ＢＵＳ２）に
接続するデバイスＡ３０６は、従来方式との互換性を保
つため、バス１（ＢＵＳ１）側の決められた空間Ａ１に
マッピングされなければならない。そこで、バスブリッ
ジ３０４は、エイリアス空間を生成することにより、バ
ス１（ＢＵＳ１）のＩＯアドレス空間における空間Ａ１
でデバイスＡをアクセス可能とする。
接続するデバイスＡ３０６は、従来方式との互換性を保
つため、バス１（ＢＵＳ１）側の決められた空間Ａ１に
マッピングされなければならない。そこで、バスブリッ
ジ３０４は、エイリアス空間を生成することにより、バ
ス１（ＢＵＳ１）のＩＯアドレス空間における空間Ａ１
でデバイスＡをアクセス可能とする。
【００２３】ＣＰＵ３０１は、各アダプタまたはデバイ
スから、必要なＩＯアドレス空間の容量の情報を受け取
り、必要なＩＯアドレス空間が、図２の間隔Ｆよりも小
さければエイリアスに重ならないように、一方、間隔Ｆ
以上であればエイリアスに関係無くベースアドレスレジ
スタを値を設定する。
スから、必要なＩＯアドレス空間の容量の情報を受け取
り、必要なＩＯアドレス空間が、図２の間隔Ｆよりも小
さければエイリアスに重ならないように、一方、間隔Ｆ
以上であればエイリアスに関係無くベースアドレスレジ
スタを値を設定する。
【００２４】ＣＰＵ３０１は、エイリアス空間Ａ１を介
してデバイスＡをアクセスする。
してデバイスＡをアクセスする。
【００２５】デバイスＣは、アダプタ内で、エイリアス
を避けてＩＯマッピングしている。このため、デバイス
Ｃ内のエイリアスはアクセスされず、デバイスＡとＣが
同時に動作することはない。すなわち、図２に示す例で
は、デバイスＣのＩＯ空間Ｃ内にあるデバイスＡのエイ
リアスＡｎ等は、デバイスＣではアクセスされないた
め、デバイスＡｎにアクセスした場合にデバイスＣが動
作することはない。
を避けてＩＯマッピングしている。このため、デバイス
Ｃ内のエイリアスはアクセスされず、デバイスＡとＣが
同時に動作することはない。すなわち、図２に示す例で
は、デバイスＣのＩＯ空間Ｃ内にあるデバイスＡのエイ
リアスＡｎ等は、デバイスＣではアクセスされないた
め、デバイスＡｎにアクセスした場合にデバイスＣが動
作することはない。
【００２６】図１及び図３を参照すると、ＣＰＵ３０１
は、デバイス又はアダプタのレジスタ（ＲＥＧ）１０５
の全てのビットに１を一旦書き込み、その後、このレジ
スタの内容を読み出して０のままであるビットの数によ
り、必要とするＩＯアドレス空間の容量を判断する。必
要とする容量がＦ以上の場合、エイリアスに関係なく、
他のアダプタまたはデバイスと重ならない空間にマッピ
ングされるよう、ベースアドレスレジスタ（ＲＥＧ）１
０５に値を設定する。
は、デバイス又はアダプタのレジスタ（ＲＥＧ）１０５
の全てのビットに１を一旦書き込み、その後、このレジ
スタの内容を読み出して０のままであるビットの数によ
り、必要とするＩＯアドレス空間の容量を判断する。必
要とする容量がＦ以上の場合、エイリアスに関係なく、
他のアダプタまたはデバイスと重ならない空間にマッピ
ングされるよう、ベースアドレスレジスタ（ＲＥＧ）１
０５に値を設定する。
【００２７】パッケージ１０１は、ベースアドレスレジ
スタ（ＲＥＧ）１０５の設定値と、システムバス１００
上に送出されるアドレスとをコンパレータ１０６で比較
し、両者が一致した場合に、システムバス１００に応答
し、選択信号（ＳＥＬ）１０８をアクティブにする。
スタ（ＲＥＧ）１０５の設定値と、システムバス１００
上に送出されるアドレスとをコンパレータ１０６で比較
し、両者が一致した場合に、システムバス１００に応答
し、選択信号（ＳＥＬ）１０８をアクティブにする。
【００２８】デコーダ１０４は、バス１００のアドレス
と、選択信号（ＳＥＬ）１０８をデコードして、デバイ
ス（ＤＢ１）１０２のチップ選択信号ＣＳ１またはデバ
イス（ＤＢ２）１０３のチップ選択信号ＣＳ２をアクテ
ィブにする。デコーダ１０４では、デバイス１０１、１
０２は、図２のＤＢ１、ＤＢ２に示すように、エイリア
スＡｍ、Ａｎを避けてマッピングされている。すなわ
ち、例えば図２のエイリアス空間Ａｎへのアクセスに対
しては、チップ選択信号ＣＳ１、ＣＳ２はアクティブと
されない。
と、選択信号（ＳＥＬ）１０８をデコードして、デバイ
ス（ＤＢ１）１０２のチップ選択信号ＣＳ１またはデバ
イス（ＤＢ２）１０３のチップ選択信号ＣＳ２をアクテ
ィブにする。デコーダ１０４では、デバイス１０１、１
０２は、図２のＤＢ１、ＤＢ２に示すように、エイリア
スＡｍ、Ａｎを避けてマッピングされている。すなわ
ち、例えば図２のエイリアス空間Ａｎへのアクセスに対
しては、チップ選択信号ＣＳ１、ＣＳ２はアクティブと
されない。
【００２９】次に本発明の他の実施例について説明す
る。本発明の他の実施例として、図１に示した前記実施
例に、デコーダ１０４、デバイス１０２、１０３（ＤＢ
１、ＤＢ２）に対するバスのアドレス変換を行う回路を
追加する構成としてもよい。これにより、デバイス１０
２、１０３（ＤＢ１、ＤＢ２）側からは、エイリアスに
よって分断されず、連続したＩＯ空間であるように見せ
ることができる。すなわち、パッケージ１０１内で、図
２のＤＢ１、ＤＢ１とＤＢ２を連続したＩＯ空間とする
ことができる。
る。本発明の他の実施例として、図１に示した前記実施
例に、デコーダ１０４、デバイス１０２、１０３（ＤＢ
１、ＤＢ２）に対するバスのアドレス変換を行う回路を
追加する構成としてもよい。これにより、デバイス１０
２、１０３（ＤＢ１、ＤＢ２）側からは、エイリアスに
よって分断されず、連続したＩＯ空間であるように見せ
ることができる。すなわち、パッケージ１０１内で、図
２のＤＢ１、ＤＢ１とＤＢ２を連続したＩＯ空間とする
ことができる。
【００３０】
【発明の効果】以上説明したように、本発明によれば、
システムバスのＩＯアドレス空間においてエイリアスの
周囲の空間を使用可能としたことにより、ＩＯアドレス
空間を有効に活用できる、という効果を奏する。
システムバスのＩＯアドレス空間においてエイリアスの
周囲の空間を使用可能としたことにより、ＩＯアドレス
空間を有効に活用できる、という効果を奏する。
【００３１】また、本発明によれば、エイリアス空間の
存在による容量の制限を無くしたことにより、他の規格
のバスのアダプタの回路の流用を可能とするとともに、
大容量の空間を必要とするデバイスの接続を可能とし、
さらにベースアドレスレジスタの削減により回路規模を
削減することができができる、という効果を奏する。
存在による容量の制限を無くしたことにより、他の規格
のバスのアダプタの回路の流用を可能とするとともに、
大容量の空間を必要とするデバイスの接続を可能とし、
さらにベースアドレスレジスタの削減により回路規模を
削減することができができる、という効果を奏する。
【図１】本発明の一実施例のアダプタの構成を示す図で
ある。
ある。
【図２】本発明の一実施例におけるＩＯマップの一例を
示す図である。
示す図である。
【図３】本発明の一実施例のシステム構成を示す図であ
る。
る。
１００ システムバス １０１ パッケージ １０２、１０３ デバイス（ＤＢ）１、２ １０４ デコーダ（ＤＥＣ） １０５ ベースアドレスレジスタ（ＲＥＧ） １０６ コンパレータ（ＣＯＭＰ） １０７ ベースアドレス（ＢＳＡ） １０８ 選択信号（ＳＥＬ） １０９、１１０ チップ選択信号１、２（ＣＳ１） ３０１ ＣＰＵ ３０２ バス１（ＢＵＳ１） ３０３ バス２（ＢＵＳ２） ３０４ バスブリッジ ３０５ デバイスＢ ３０６ デバイスＡ ３０７ デバイスＣ
Claims (7)
- 【請求項１】システムバスに接続するデバイスのＩＯア
ドレス空間を割り当るＩＯマッピング方法において、 前記システムバス上のアドレスをデコードし、エイリア
ス空間を避けるようにしてデバイスのマッピングを行
う、ことを特徴とするシステムバスのＩＯマッピング方
法。 - 【請求項２】前記エイリアス間隔以上の容量を必要とす
るデバイスに対しては、前記エイリアス空間の存在に関
係無く所用容量のＩＯアドレス空間の割り付けを行う、
ことを特徴とする請求項１記載のシステムバスのＩＯマ
ッピング方法。 - 【請求項３】必要とする容量が前記エイリアス間隔より
も少ないデバイスには、前記所用容量のＩＯアドレス空
間をそのまま割り付る、ことを特徴とする請求項１記載
のシステムバスのＩＯマッピング方法。 - 【請求項４】システムバスに接続するデバイスまたはア
ダプタのＩＯアドレス空間の割り当てを制御するＩＯマ
ッピング方式であって、 前記デバイスまたはアダプタのＩＯアドレス空間を定め
る値が設定されるベースアドレスレジスタと、 前記ベースアドレスレジスタの値と、前記システムバス
上に送出されるアドレスとを比較し、両者が一致した場
合に、前記システムバスに応答するとともに選択信号を
アクティブにする比較手段と、 前記システムバス上のアドレスと前記選択信号とを入力
とし、エイリアス空間を避けるようにしてデバイスのマ
ッピングを行い、デバイスの選択信号を生成するデコー
ド手段と、 を備えたことを特徴とするシステムバスのＩＯマッピン
グ方式。 - 【請求項５】前記エイリアス間隔以上の容量を必要とす
るデバイスに対しては、前記エイリアス空間の存在に関
係無く所用容量のＩＯアドレス空間の割り付けを行うこ
とを特徴とする請求項４記載のシステムバスのＩＯマッ
ピング方式。 - 【請求項６】システムバスとして、バスブリッジを介し
て接続する少なくとも二つのバスを備え、前記バスにＣ
ＰＵ、デバイス、アダプタ等が接続する情報処理システ
ムにおけるＩＯアドレスのマッピング方式において、 前記デバイス又はアダプタが、自装置のＩＯアドレス空
間を定める値が設定されるベースアドレスレジスタと、 前記ベースアドレスレジスタの値と、システムバス上に
送出されるアドレスとを比較する比較手段と、 前記比較手段で自装置が選択されたことを検出した時に
活性化され、前記システムバス上のアドレスからエイリ
アス空間を避けるようにして自装置内のデバイスのマッ
ピングを行い前記自装置内の対応するデバイスの選択信
号を生成するデコード手段と、 を備えたことを特徴とするシステムバスのＩＯマッピン
グ方式。 - 【請求項７】前記デバイスのＩＯアドレス空間をエイリ
アスによって分断されず、連続したＩＯ空間であるよう
にアドレス変換する手段を備えたことを特徴とする請求
項４又は６記載のシステムバスのＩＯマッピング方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5599098A JPH11238029A (ja) | 1998-02-20 | 1998-02-20 | システムバスのｉｏマッピング方法及び方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5599098A JPH11238029A (ja) | 1998-02-20 | 1998-02-20 | システムバスのｉｏマッピング方法及び方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11238029A true JPH11238029A (ja) | 1999-08-31 |
Family
ID=13014534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5599098A Pending JPH11238029A (ja) | 1998-02-20 | 1998-02-20 | システムバスのｉｏマッピング方法及び方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11238029A (ja) |
-
1998
- 1998-02-20 JP JP5599098A patent/JPH11238029A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020806 |