JPH03266048A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は中央情報処理装置と記憶装置を内蔵した情報処
理装置に関する。

「従来の技術］ 一般的情報処理装置では中央演算処理装置（以下、ＣＰ
Ｕと称す）から複数のアドレス信号、制御信号が発生し
、それによってＲＯＭ、ＲＡＭ等の記憶装置との間で複
数のデータ信号のやりとりが行なわれている。記憶装置
が複数個あるいは複数組存在する場合、ＣＰＵの出力す
るアドレス信号をアドレス信号コントロール回路がデコ
ードし、ＣＰＵのメモリマツプ上のどこのアドレスへの
アクセスするかを判別し、そのアドレスに対応する記憶
装置のコントロール信号を出力し、必要があれば対応す
る記憶装置に適したアドレス構成にアドレスバスを変換
し、ＣＰＵがアクセスした記憶装置とＣＰＵの間でデー
タ信号のやりとりが行なわれる。このようなシステムに
記憶装置を追加する場合、追加する記憶装置を設定する
アドレスを受は持つアドレスバス、データバスに記憶装
置を接続し、アドレス信号コントロール回路を改造して
新しい言己憶装置が設定されたアドレス空間にＣＰＵが
アクセスにきたときに出力されるコントロール信号を記
憶装置に入力する。

第６図は従来技術の回路例の図、第７図はそのメモリマ
ツプを示す略図である。６０１はＣＰＵまたはＣＰＵと
その周辺回路、６０２はＣＰＵ６０１からのアドレスバ
ス、６０３はＣＰＵ６０１がデータ信号を入出力するデ
ータバス、６０４はアドレス信号からＣＰＵ６０１がメ
モリマツプ上のどこのアドレス空間へアクセスしようと
するかをデコードし記憶装置のコントロール信号の出力
と必要があればアドレス信号の変換を行なうアドレス信
号コントロール回路である。６０７は記憶装置であり、
コントロール信号６０５、アドレスバス６０６、データ
バス６０３につながっている。

第７図のメモリマツプにおいてＡ−Ｂのアドレス空間が
記憶装置６０７に割り当てられている。第７図の記憶装
置６０７のＢ−Ｂ’間はメモリマツプ上に割当がなく使
用していない状態である。ＣＰＵＩが記憶装置６０７か
らデータを読み込む場合ＣＰＵ６０１のアドレスバス６
０２にメモリマツプＡ−Ｂ間のアドレス信号を出力し、
アドレス信号コントロール回路６０４は記憶装置６０７
に対しコントロール信号とアドレス信号を出力する。

記憶装置６０７は対応するデータをＣＰＵ６０１のデー
タバス６０３に出力する。この情報処理装置のメモリマ
ツプ上Ｃ−Ｄのアドレス空間に記憶装置６０８を追加し
ようとする場合、このアドレス空間に対応したコントロ
ール信号６０９の出力をアドレス信号コントロール回路
６０４に追加し、アドレスバス６０６、データバス６０
３に記憶装置６０８を接続する。

［発明が解決しようとする課題］ 上述した従来の手段ではアドレス空間上に記憶装置を追
加する際に記憶装置その物を追加するためにコストアッ
プを招き、アドレス信号コントロール回路の改造を必要
とするために、アドレス信号コントロール回路が大規模
であった場合に改造の手間がかかるといった欠点がある
。

本発明はアドレス空間上に記憶装置を追加する際に記憶
装置そのものを追加し、コントロール回路を変更するの
ではなく、別の変換回路のみの追加で変更された情報処
理装置を提供することに目的があり、本発明はＣＰＵを
動かすソフトウェアにも意識させることなく、あるアド
レス空間へのアクセスを他のアドレス空間に移す情報処
理装置を提供することが可能である。

［課題を解決するための手段］ 本発明はアドレス信号から特定のアドレス空間へのアク
セスを判別するデコード回路、前記デコード回路出力よ
り前記アドレス信号を変換するアドレス信号変換回路、
記憶装置のコントロール信号を変換するコントロール信
号変換回路とで構成された付加回路を備えたことを特徴
とする情報処理装置にある。

［作用コ 本発明は、特定のアドレス空間へのアクセスを変換回路
によって他のアドレス空間へのアクセスに置き換える事
により、記憶装置の追加をする事なくアドレス空間を拡
張している。

［実施例］ 第１図は本発明のブロック図、第２図は本発明の変換回
路のブロック図、第３図はそのメモリマツプである。第
１図の１０１〜１０７は第６図の６０１〜６０７と同じ
信号、回路であり、１１０はアドレス信号とコントロー
ル信号を変換する変換回路、１１１は変換されたコント
ロール信号、１１２は変換されたアドレス信号を示す。

変換回路１１０の内部は第２区に示すデコード回路１１
３、アドレスバス変換回路１１４、コントロール信号変
換回路１１５からなり、ＣＰＵｌ０Ｉからのアドレス信
号、またはアドレス信号コントロール回路の出力するア
ドレス信号から第３図のアドレスＣ−Ｄのアドレス空間
をアクセスしていることを示すデコード信号１１６がア
ドレス信号変換回路１１４とコントロール信号変換回路
１１５に出力される。デコード信号１１６を受は取った
アドレス信号変換回路１１４はアドレスＣ〜Ｄへ対応す
るアドレス信号１１２を記憶装置１０７に出力し、コン
トロール信号変換回路１１５は記憶装置１０７のデータ
出力を可能にするコントロール信号１１１を出力する。

本発明の変換回路１１０の追加により第１図の記憶装置
１０７の未使用部分であったＢ−Ｂ’間が第６図の追加
された記憶装置６０Ｂの代わりを果たしＣＰＵ　１０１
側からは追加された変換回路の存在を意識する事な〈従
来使用していたソフトウェアがそのまま使用できる。

第４図に本発明の具体的な実施例の回路図、第５図にそ
のメモリマツプを示す。４１７は８ビツトのＣＰＵであ
りＡ１５〜ＡＯのアドレス信号をアドレスバス４２４に
出力し、データバス４２３で記憶装置４１９とデータの
やりとりを行なう。

４１８はアドレス信号コントロール回路であり、メモリ
マツプｏｏｏｏ〜６ＦＦＦのアドレス空間４２７に於て
記憶装置４１９のチップセレクト信号を出力する。４２
０のＡＮＤゲート、４２１．４２２は本発明の変換回路
であり、それぞれ第２図の１１５．１１３．１１４に相
当する。ＣＰＵ４１７がＢＯＯＯ〜ＢＦＦＦのアドレス
空間４２５にアクセスするためにアドレスバスにアドレ
ス信号を出力するとデコード回路４２１はコントロール
信号変換回路４２０とアドレス信号変換回路４２２にデ
コード信号を出力する。デコード信号を受は取ったコン
トロール信号変換回路４２０はチップセレクト信号を、
アドレス信号変換回路４２２は変換されたアドレス信号
Ａ１２’、Ａ１３°を記憶装置４１９に出力する。変換
回路はｃＰＵのアドレス空間である第５図の４２５の領
域に記憶装置４１９の４２６の領域を割り当て、ＣＰＵ
４１７側は４２７と４２５の領域のそれぞれに２つの記
憶装置が存在しているかのように動作することが出来る
。

以上が本発明の実施例であるが、かかる実施例はただ単
に本発明の具体例に過ぎず、特にＣＰＵのビット数、ア
ドレスバスの本数、記憶装置の容量、アドレス領域等は
その一例に過ぎない。

［発明の効果］ 本発明ではメモリマツプ上で特定のアドレス空間に記憶
装置を追加する際、既存の記憶装置に未使用の部分があ
ればこれを使用するため装置全体で使用する記憶装置の
容量を少なくすることができコストダウンになる。また
従来使用していた回路には何等の改造を加える必要がな
く変換回路の追加のみで実現でき、ソフトウェア側から
は複数のアドレス空間に複数の記憶装置が接続されてい
るのと同じ環境で動作できるために、複数の記憶装置が
接続されているのを前提に作成されているソフトウェア
がそのまま使用でき、互換性の維持も保たれる。

【図面の簡単な説明】

第１図は本発明の回路ブロック図、第２図は第１図中の
変換回路内部のブロック図、第３図は第１図の回路例の
メモリマツプである。第４図は本発明の具体的な回路例
の回路図、第５図は第４図のメモリマツプである。第６
図は従来の技術の回路ブロック図、第７図はそのメモリ
マツプである。 １０１・・・・・・ＣＰＵまたはＣＰＵとその周辺回路 １０２・・・・・・ＣＰＵのアドレスバス１０３・・・
・・・ＣＰＵのデータバス１０４・・・・・・アドレス
信号コントローノσ回路路１０５・・・・・・記憶装置
コントロール信号１０６・・・・・・記憶装置コントロ
ール信号１０７・・・・・・記憶装置 ４１７・・・・・・８ビツトＣＰＵ ４１８・・・・・・アドレス信号コントロール回路４１
９・・・・・・記憶装置 ４・２０・・・・・・コントロール信号変換回路４２１
・・・・・・デコード回路 ４２２・・・・・・アドレス信号変換回路４２３・・・
・・・ＣＰＵのデータバス４２４・・・・・・ＣＰＵの
アドレスバス６０１・・・・・・ＣＰＵまたはＣＰＵと
その周辺回路 ６０２・・・・・・ＣＰＵのアドレスバス６０３・・・
・・・ＣＰＵのデータバス６０４・・・・・・アドレス
信号コントロール回路６０５・・・・・・記憶装置コン
トロール信号６０６・・・・・・記憶装置のアドレスバ
ス６０７．６０８・・・・・・記憶装置 ６０９・・・・・・追加された記憶装置のコントロール
信号 以上 第１ 第３図 第４図 ＣＰＵ 第５図 ０１ 第６図 第７図

Claims (1)

【特許請求の範囲】
1. 中央情報処理装置（以下ＣＰＵと称す）と記憶装置とＣ
   ＰＵの出力するアドレス信号から特定のアドレス空間に
   割り当てられた記憶装置へのコントロール信号を出力す
   るアドレス信号コントロール回路で構成された回路系に
   おいて、前記記憶装置に使用していない領域が存在する
   場合、新たなアドレス空間に記憶領域を追加する代わり
   に、前記アドレス信号から追加された特定のアドレス空
   間へのアクセスを判別するデコード回路と、前記デコー
   ド回路出力より前記アドレス信号を変換するアドレス信
   号変換回路と、前記記憶装置のコントロール信号を変換
   するコントロール信号変換回路とで構成された付加回路
   を備えて、前記未使用領域へアクセスすることを特徴と
   する情報処理装置。