JPH11242637A - Ｌｓｉ記憶素子監視装置 - Google Patents
Ｌｓｉ記憶素子監視装置Info
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- JPH11242637A JPH11242637A JP10043226A JP4322698A JPH11242637A JP H11242637 A JPH11242637 A JP H11242637A JP 10043226 A JP10043226 A JP 10043226A JP 4322698 A JP4322698 A JP 4322698A JP H11242637 A JPH11242637 A JP H11242637A
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
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- Debugging And Monitoring (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】 記憶素子を含むＬＳＩの動作不良を解析する
システムデバッグにおいて、記憶素子のアクセス履歴な
どを外部から観測できることを目的とする。 【解決手段】 集積回路１０の内部ブロック回路やＣＰ
Ｕ１６からバスアービタ１２を介してアクセス可能な記
憶素子１１と、その記憶素子１１へのアクセス情報を生
成する付加情報生成手段１７と、前記記憶素子１１に前
記バスアービタを介して前記生成された付加情報を記憶
する付加情報専用領域を有し、デバッグ時予め定められ
たトリガ条件により前記内部ブロック回路のアクセス要
求を停止さし、記憶素子１１のアクセス履歴を観測す
る。
システムデバッグにおいて、記憶素子のアクセス履歴な
どを外部から観測できることを目的とする。 【解決手段】 集積回路１０の内部ブロック回路やＣＰ
Ｕ１６からバスアービタ１２を介してアクセス可能な記
憶素子１１と、その記憶素子１１へのアクセス情報を生
成する付加情報生成手段１７と、前記記憶素子１１に前
記バスアービタを介して前記生成された付加情報を記憶
する付加情報専用領域を有し、デバッグ時予め定められ
たトリガ条件により前記内部ブロック回路のアクセス要
求を停止さし、記憶素子１１のアクセス履歴を観測す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、大規模集積回路に
よって構成されるシステム（以下ＬＳＩと呼ぶ）におけ
る記憶素子の監視装置に関するものである。
よって構成されるシステム（以下ＬＳＩと呼ぶ）におけ
る記憶素子の監視装置に関するものである。
【０００２】
【従来の技術】従来のＬＳＩ記憶素子監視装置のブロッ
ク構成図を図４に示す。図４において、内部ブロック群
４３、４４、４５またはＣＰＵ４６から記憶素子４１へ
のアクセス要求が発生した時、バスアービタ４２により
アクセス要求が調停され、記憶素子４１に対してアクセ
スが行われる。
ク構成図を図４に示す。図４において、内部ブロック群
４３、４４、４５またはＣＰＵ４６から記憶素子４１へ
のアクセス要求が発生した時、バスアービタ４２により
アクセス要求が調停され、記憶素子４１に対してアクセ
スが行われる。
【０００３】内部ブロック群４３、４４、４５またはＣ
ＰＵ４６は、記憶素子４１に対して、データを読み出す
ためのアクセス要求あるいはデータを書き込むためのア
クセス要求をバスアービタ４２へ出力する。バスアービ
タ４２は、内部ブロック群４３、４４、４５またはＣＰ
Ｕ４６からの記憶素子４１へのアクセス要求を調停し、
アクセス要求に対する優先順位に基づき、いずれかの内
部ブロック群４３、４４、４５またはＣＰＵ４６のアク
セス要求を受理する。バスアービタ４２は、受理したア
クセス要求に従って記憶素子４１にアクセスする。
ＰＵ４６は、記憶素子４１に対して、データを読み出す
ためのアクセス要求あるいはデータを書き込むためのア
クセス要求をバスアービタ４２へ出力する。バスアービ
タ４２は、内部ブロック群４３、４４、４５またはＣＰ
Ｕ４６からの記憶素子４１へのアクセス要求を調停し、
アクセス要求に対する優先順位に基づき、いずれかの内
部ブロック群４３、４４、４５またはＣＰＵ４６のアク
セス要求を受理する。バスアービタ４２は、受理したア
クセス要求に従って記憶素子４１にアクセスする。
【０００４】記憶素子４１は、ＬＳＩの内部または外部
にあり、バスアービタ４２によりアクセスされる。この
ような構成を持つＬＳＩ記憶素子監視装置によれば、Ｃ
ＰＵ４６から記憶素子４１へデータ読み出しアクセス要
求をバスアービタ４２に出し、バスアービタ４２によっ
て記憶素子４１のデータが読み出されることにより、記
憶素子４１に記憶された内容をＣＰＵ４６から観測する
ことができる。
にあり、バスアービタ４２によりアクセスされる。この
ような構成を持つＬＳＩ記憶素子監視装置によれば、Ｃ
ＰＵ４６から記憶素子４１へデータ読み出しアクセス要
求をバスアービタ４２に出し、バスアービタ４２によっ
て記憶素子４１のデータが読み出されることにより、記
憶素子４１に記憶された内容をＣＰＵ４６から観測する
ことができる。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来のＬＳＩ記憶素子監視装置では、対象ＬＳＩを含む実
機システムが動作不良時のシステムデバッグにおいて、
記憶素子が記憶する内容をＣＰＵから観測することはで
きるものの、対象ＬＳＩが記憶素子にアクセスした履歴
などを観測することができず、動作不良の原因になる記
憶素子への予想外のアクセスを発見することが困難とい
う問題点があった。
来のＬＳＩ記憶素子監視装置では、対象ＬＳＩを含む実
機システムが動作不良時のシステムデバッグにおいて、
記憶素子が記憶する内容をＣＰＵから観測することはで
きるものの、対象ＬＳＩが記憶素子にアクセスした履歴
などを観測することができず、動作不良の原因になる記
憶素子への予想外のアクセスを発見することが困難とい
う問題点があった。
【０００６】本発明は、上記問題点に鑑み、記憶素子へ
のアクセス時に付加情報を記憶することにより、システ
ムデバッグにおいて、対象ＬＳＩが記憶素子にアクセス
した履歴などをＣＰＵから観測できることを目的とする
ものである。
のアクセス時に付加情報を記憶することにより、システ
ムデバッグにおいて、対象ＬＳＩが記憶素子にアクセス
した履歴などをＣＰＵから観測できることを目的とする
ものである。
【０００７】
【課題を解決するための手段】前記課題を解決するため
に、本発明のＬＳＩ記憶素子監視装置は、集積回路の内
部ブロック回路やＣＰＵからバスアービタを介してアク
セス可能な記憶素子と、その記憶素子へのアクセス情報
を生成する付加情報生成手段と、前記記憶素子に前記バ
スアービタを介して前記生成された付加情報を記憶する
付加情報専用領域を有し、予め定められたトリガ条件に
より前記内部ブロック回路のアクセス要求を停止さすこ
とを特徴としたものである。
に、本発明のＬＳＩ記憶素子監視装置は、集積回路の内
部ブロック回路やＣＰＵからバスアービタを介してアク
セス可能な記憶素子と、その記憶素子へのアクセス情報
を生成する付加情報生成手段と、前記記憶素子に前記バ
スアービタを介して前記生成された付加情報を記憶する
付加情報専用領域を有し、予め定められたトリガ条件に
より前記内部ブロック回路のアクセス要求を停止さすこ
とを特徴としたものである。
【０００８】本発明によれば、集積回路内の記憶素子上
にアクセス履歴の付加情報が記憶されるので、対象集積
回路を含む実機システムが動作不良時のシステムデバッ
グにおいて、動作不良の原因になる記憶素子への予想外
のアクセスを発見できやすくなり、システムデバッグを
容易にすることができる。
にアクセス履歴の付加情報が記憶されるので、対象集積
回路を含む実機システムが動作不良時のシステムデバッ
グにおいて、動作不良の原因になる記憶素子への予想外
のアクセスを発見できやすくなり、システムデバッグを
容易にすることができる。
【０００９】
【発明の実施の形態】本発明の請求項１に記載のＬＳＩ
記憶素子監視装置は、集積回路の内部ブロック回路やＣ
ＰＵからバスアービタを介してアクセス可能な記憶素子
と、その記憶素子へのアクセス情報を生成する付加情報
生成手段と、前記記憶素子に前記バスアービタを介して
前記生成された付加情報を記憶する付加情報専用領域を
有し、予め定められたトリガ条件により前記内部ブロッ
ク回路のアクセス要求を停止さすことを特徴としたもの
であり、集積回路内の記憶素子上にアクセス履歴の付加
情報が記憶されるので、対象集積回路を含む実機システ
ムが動作不良時のシステムデバッグにおいて、動作不良
の原因になる記憶素子への予想外のアクセスを発見でき
やすくなり、システムデバッグを容易にすることができ
る。
記憶素子監視装置は、集積回路の内部ブロック回路やＣ
ＰＵからバスアービタを介してアクセス可能な記憶素子
と、その記憶素子へのアクセス情報を生成する付加情報
生成手段と、前記記憶素子に前記バスアービタを介して
前記生成された付加情報を記憶する付加情報専用領域を
有し、予め定められたトリガ条件により前記内部ブロッ
ク回路のアクセス要求を停止さすことを特徴としたもの
であり、集積回路内の記憶素子上にアクセス履歴の付加
情報が記憶されるので、対象集積回路を含む実機システ
ムが動作不良時のシステムデバッグにおいて、動作不良
の原因になる記憶素子への予想外のアクセスを発見でき
やすくなり、システムデバッグを容易にすることができ
る。
【００１０】次に、本発明の請求項２に記載のＬＳＩ記
憶素子監視装置は、請求項１において、前記付加情報
は、前記記憶素子への書き込み／読出し属性と最後にア
クセスした前記内部ブロック回路を指定することを特徴
としたものであり、システムデバッグ時に記憶素子内の
付加情報を観測することにより、記憶素子への最後に読
出／書き込みアクセスをした内部ブロック回路を特定す
ることができる。
憶素子監視装置は、請求項１において、前記付加情報
は、前記記憶素子への書き込み／読出し属性と最後にア
クセスした前記内部ブロック回路を指定することを特徴
としたものであり、システムデバッグ時に記憶素子内の
付加情報を観測することにより、記憶素子への最後に読
出／書き込みアクセスをした内部ブロック回路を特定す
ることができる。
【００１１】次に、本発明の請求項３に記載のＬＳＩ記
憶素子装置は、請求項１において、前記付加情報は、前
記内部ブロックが前記記憶素子へのアクセス毎に計数す
るカウンタ情報、時刻情報を指定することを特徴とした
ものであり、記憶素子へのアクセス回数、アクセス時点
を計測でき、デバッグ時のアクセス性能評価が容易にな
る。
憶素子装置は、請求項１において、前記付加情報は、前
記内部ブロックが前記記憶素子へのアクセス毎に計数す
るカウンタ情報、時刻情報を指定することを特徴とした
ものであり、記憶素子へのアクセス回数、アクセス時点
を計測でき、デバッグ時のアクセス性能評価が容易にな
る。
【００１２】（実施の形態）以下に、本発明の請求項１
及び請求項２に記載された発明の実施の形態について、
図１、図２、図３を用いて説明する。図１は本発明にお
けるＬＳＩ記憶素子監視装置のブロック構成図、図２は
本発明における記憶素子の内部構成図である。
及び請求項２に記載された発明の実施の形態について、
図１、図２、図３を用いて説明する。図１は本発明にお
けるＬＳＩ記憶素子監視装置のブロック構成図、図２は
本発明における記憶素子の内部構成図である。
【００１３】本発明における基本的なアクセス方法は、
従来と同様で、内部ブロック群１３、１４、１５または
ＣＰＵ１６から記憶素子１１へのアクセス要求が発生し
た時、バスアービタ１２によりアクセス要求が調停さ
れ、記憶素子１１に対してアクセスが行われる。
従来と同様で、内部ブロック群１３、１４、１５または
ＣＰＵ１６から記憶素子１１へのアクセス要求が発生し
た時、バスアービタ１２によりアクセス要求が調停さ
れ、記憶素子１１に対してアクセスが行われる。
【００１４】記憶素子１１は例えば、ＤＲＡＭのような
記憶素子で、ＬＳＩ１０の内部または外部にある。ＬＳ
Ｉ１０が従来構成と異なる点は、記憶素子１１の内部に
付加情報専用領域を設けた点と、前記記憶素子１１の動
作情報を生成する付加情報生成部１７と記憶素子１１へ
のアクセスを停止さすトリガ発生部１８を設けた点であ
る。記憶素子１１は、図２に示すように、ＬＳＩ１０が
実動作で必要とする従来と同様な領域（網掛け部）に加
えて、ｎビットにつきｍビットの付加情報専用領域を持
つ内部構成となっている。
記憶素子で、ＬＳＩ１０の内部または外部にある。ＬＳ
Ｉ１０が従来構成と異なる点は、記憶素子１１の内部に
付加情報専用領域を設けた点と、前記記憶素子１１の動
作情報を生成する付加情報生成部１７と記憶素子１１へ
のアクセスを停止さすトリガ発生部１８を設けた点であ
る。記憶素子１１は、図２に示すように、ＬＳＩ１０が
実動作で必要とする従来と同様な領域（網掛け部）に加
えて、ｎビットにつきｍビットの付加情報専用領域を持
つ内部構成となっている。
【００１５】内部ブロック群１３、１４、１５またはＣ
ＰＵ１６は、記憶素子１１に対して、データを読み出す
ためのアクセス要求あるいはデータを書き込むためのア
クセス要求をバスアービタ１２へ出力する。バスアービ
タ１２は、内部ブロック群１３、１４、１５またはＣＰ
Ｕ１６からの記憶素子１１へのアクセス要求を調停し、
アクセス要求に対する優先順位に基づき、いずれかの内
部ブロック群１３、１４、１５またはＣＰＵ１６のアク
セス要求を受理する。バスアービタ１２は、受理したア
クセス要求に従って記憶素子１１にアクセスする。
ＰＵ１６は、記憶素子１１に対して、データを読み出す
ためのアクセス要求あるいはデータを書き込むためのア
クセス要求をバスアービタ１２へ出力する。バスアービ
タ１２は、内部ブロック群１３、１４、１５またはＣＰ
Ｕ１６からの記憶素子１１へのアクセス要求を調停し、
アクセス要求に対する優先順位に基づき、いずれかの内
部ブロック群１３、１４、１５またはＣＰＵ１６のアク
セス要求を受理する。バスアービタ１２は、受理したア
クセス要求に従って記憶素子１１にアクセスする。
【００１６】付加情報生成部１７は、外部からの制御信
号１９またはＣＰＵ１６からの制御信号２０によって、
外部またはＣＰＵ１６から記憶するべき付加情報の内容
を切り換えたり、書き込みのＯＮ／ＯＦＦ制御をする。
号１９またはＣＰＵ１６からの制御信号２０によって、
外部またはＣＰＵ１６から記憶するべき付加情報の内容
を切り換えたり、書き込みのＯＮ／ＯＦＦ制御をする。
【００１７】トリガ発生部１８は、ＣＰＵ１６からのイ
ベント信号２１または内部イベント信号２２または外部
イベント信号２３が発生すると、内部ブロック群１３、
１４、１５のアクセス要求を停止させるための制御信号
２４を発生する。
ベント信号２１または内部イベント信号２２または外部
イベント信号２３が発生すると、内部ブロック群１３、
１４、１５のアクセス要求を停止させるための制御信号
２４を発生する。
【００１８】このような構成を持つＬＳＩ記憶素子監視
装置によれば、付加情報を記憶素子１１に記憶させてお
けるので、ＣＰＵ１６からのイベント信号２１または内
部イベント信号２２または外部イベント信号２３が発生
した際に、トリガ発生部１８により内部ブロック群１
３、１４、１５による記憶素子１１へのアクセスを停止
させ、ＣＰＵ１６から記憶素子１１に記憶された内容を
観測することができる。ＣＰＵ１６から観測される記憶
素子１１の内容は、従来構成によればｎビット分のデー
タだけであったが、本発明の構成によればｎビット分の
データに加えてｍビット分の付加情報も観測することが
できる。したがって、対象ＬＳＩを含む実機システムが
動作不良時のシステムデバッグにおいて、対象ＬＳＩが
記憶素子にアクセスした履歴などを観測でき、動作不良
の原因になる記憶素子への予想外のアクセスを発見でき
るので、システムデバッグを容易にすることができる。
装置によれば、付加情報を記憶素子１１に記憶させてお
けるので、ＣＰＵ１６からのイベント信号２１または内
部イベント信号２２または外部イベント信号２３が発生
した際に、トリガ発生部１８により内部ブロック群１
３、１４、１５による記憶素子１１へのアクセスを停止
させ、ＣＰＵ１６から記憶素子１１に記憶された内容を
観測することができる。ＣＰＵ１６から観測される記憶
素子１１の内容は、従来構成によればｎビット分のデー
タだけであったが、本発明の構成によればｎビット分の
データに加えてｍビット分の付加情報も観測することが
できる。したがって、対象ＬＳＩを含む実機システムが
動作不良時のシステムデバッグにおいて、対象ＬＳＩが
記憶素子にアクセスした履歴などを観測でき、動作不良
の原因になる記憶素子への予想外のアクセスを発見でき
るので、システムデバッグを容易にすることができる。
【００１９】記憶素子１１の付加情報ｍ＝４で、ＬＳＩ
１０の内部ブロック数ｋ＝７の場合のデータ構成例を図
３に示す。図３において、４ビットの付加情報のうち、
ビット０には、読み出し／書き込み属性を記憶する。す
なわち、読み出しアクセスが発生した場合には０を、書
き込みアクセスが発生した場合には１を記憶することに
なる。ビット１〜３には、最後にアクセスしたＣＰＵま
たは内部ブロックを表すコードを記憶する。すなわち、
ＣＰＵ１６がアクセスした場合は０００を、内部ブロッ
ク（１）がアクセスした場合は００１を、内部ブロック
（７）がアクセスした場合は１１１を記憶することにな
る。
１０の内部ブロック数ｋ＝７の場合のデータ構成例を図
３に示す。図３において、４ビットの付加情報のうち、
ビット０には、読み出し／書き込み属性を記憶する。す
なわち、読み出しアクセスが発生した場合には０を、書
き込みアクセスが発生した場合には１を記憶することに
なる。ビット１〜３には、最後にアクセスしたＣＰＵま
たは内部ブロックを表すコードを記憶する。すなわち、
ＣＰＵ１６がアクセスした場合は０００を、内部ブロッ
ク（１）がアクセスした場合は００１を、内部ブロック
（７）がアクセスした場合は１１１を記憶することにな
る。
【００２０】付加情報がかかる構成を持つ監視装置によ
れば、以下に示す手順でシステムデバッグを効率よく実
施することができる。まず、通常動作時は、図３で示し
た読み出し／書き込み属性及び最後にアクセスしたブロ
ックを付加情報としてバスアービタ１２が記憶素子１１
に記憶させる。次に、例えば記憶素子１１の所定アドレ
スに所定内部ブロックがアクセスしたというようなイベ
ント信号によりデバッグ動作に入る。デバッグ動作中
は、トリガ発生部１８により、内部ブロック群１３、１
４、１５による記憶素子１１へのアクセスが停止させら
れており、イベント発生直前に記憶素子１１に記憶され
た付加情報をＣＰＵ１６から観測することができる。Ｃ
ＰＵ１６から付加情報を観測することによって、各アド
レス毎に最後に読み出しまたは書き込みアクセスをした
ブロックを知り、アクセスの正当性を判断できる効果が
ある。
れば、以下に示す手順でシステムデバッグを効率よく実
施することができる。まず、通常動作時は、図３で示し
た読み出し／書き込み属性及び最後にアクセスしたブロ
ックを付加情報としてバスアービタ１２が記憶素子１１
に記憶させる。次に、例えば記憶素子１１の所定アドレ
スに所定内部ブロックがアクセスしたというようなイベ
ント信号によりデバッグ動作に入る。デバッグ動作中
は、トリガ発生部１８により、内部ブロック群１３、１
４、１５による記憶素子１１へのアクセスが停止させら
れており、イベント発生直前に記憶素子１１に記憶され
た付加情報をＣＰＵ１６から観測することができる。Ｃ
ＰＵ１６から付加情報を観測することによって、各アド
レス毎に最後に読み出しまたは書き込みアクセスをした
ブロックを知り、アクセスの正当性を判断できる効果が
ある。
【００２１】次に、付加情報の他の形態の例として、ア
クセス毎にインクリメントされるカウンタ値または時刻
情報からコード化された数値を持つ監視装置の例を示
す。通常動作時は、内部ブロックから読み出し／書き込
み要求が発生すると、バスアービタ１２が記憶素子１１
にアクセスすると同時に、アクセス毎にインクリメント
されるカウンタ値または時刻情報からコード化された数
値を付加情報として記憶素子１１に記憶させる。ここ
で、時刻情報からコード化された数値とは、例えば、時
刻が午後１時５８分３２秒である場合に、その時刻を１
３５８３２というようにコード化した数値である。そし
て前述と同様、デバッグ動作に入るが、そのデバッグ動
作中に、ＣＰＵ１６から記憶素子１１に記憶された付加
情報の値を比較することにより、記憶素子１１へのアク
セス順序を知ることができる。記憶素子１１へのアクセ
ス速度に寄与するアクセス順序を知ることにより、記憶
素子１１に対するアクセス性能を評価できる。例えば、
記憶素子１１としてページモードを持つＤＲＡＭを利用
した場合に、同一ページ内へのアクセスを効率よく連続
させて、高速化を図れているかどうか確認することがで
きるとともに、バスアービタ１２の優先順位調停機能を
確認できる。
クセス毎にインクリメントされるカウンタ値または時刻
情報からコード化された数値を持つ監視装置の例を示
す。通常動作時は、内部ブロックから読み出し／書き込
み要求が発生すると、バスアービタ１２が記憶素子１１
にアクセスすると同時に、アクセス毎にインクリメント
されるカウンタ値または時刻情報からコード化された数
値を付加情報として記憶素子１１に記憶させる。ここ
で、時刻情報からコード化された数値とは、例えば、時
刻が午後１時５８分３２秒である場合に、その時刻を１
３５８３２というようにコード化した数値である。そし
て前述と同様、デバッグ動作に入るが、そのデバッグ動
作中に、ＣＰＵ１６から記憶素子１１に記憶された付加
情報の値を比較することにより、記憶素子１１へのアク
セス順序を知ることができる。記憶素子１１へのアクセ
ス速度に寄与するアクセス順序を知ることにより、記憶
素子１１に対するアクセス性能を評価できる。例えば、
記憶素子１１としてページモードを持つＤＲＡＭを利用
した場合に、同一ページ内へのアクセスを効率よく連続
させて、高速化を図れているかどうか確認することがで
きるとともに、バスアービタ１２の優先順位調停機能を
確認できる。
【００２２】さらに、付加情報として、アクセス回数を
持つ場合の例を説明する。システム初期化時に全アドレ
スの付加情報を０に初期化しておく。通常動作時は、内
部ブロックから読み出し／書き込み要求が発生すると、
バスアービタ１２が記憶素子１１にアクセスすると同時
に、該当アドレスの付加情報に記憶されているアクセス
回数をインクリメントした値を、新たな付加情報として
記憶素子１１に記憶させる。そしてデバッグ動作に入
り、そのデバッグ動作中に、ＣＰＵ１６から記憶素子１
１に記憶された各アドレスのアクセス回数を観測できる
ので、記憶素子１１に対するアクセス性能を低下させる
冗長なアクセスを発見できるとともに、ＣＰＵ１６のプ
ログラム手順からは計測が困難なＣＰＵ１６から記憶素
子１１へのアクセス回数を計測できる。
持つ場合の例を説明する。システム初期化時に全アドレ
スの付加情報を０に初期化しておく。通常動作時は、内
部ブロックから読み出し／書き込み要求が発生すると、
バスアービタ１２が記憶素子１１にアクセスすると同時
に、該当アドレスの付加情報に記憶されているアクセス
回数をインクリメントした値を、新たな付加情報として
記憶素子１１に記憶させる。そしてデバッグ動作に入
り、そのデバッグ動作中に、ＣＰＵ１６から記憶素子１
１に記憶された各アドレスのアクセス回数を観測できる
ので、記憶素子１１に対するアクセス性能を低下させる
冗長なアクセスを発見できるとともに、ＣＰＵ１６のプ
ログラム手順からは計測が困難なＣＰＵ１６から記憶素
子１１へのアクセス回数を計測できる。
【００２３】また、次に、外部からの制御信号１９また
はＣＰＵ１６からの制御信号２０の制御により、指定さ
れたブロックのアクセスだけを付加情報に記憶する構成
を持つ場合の例を説明する。システム初期化時に全アド
レスの付加情報を初期化しておく。通常動作時は、内部
ブロックから読み出し／書き込み要求が発生すると、バ
スアービタ１２が記憶素子１１にアクセスすると同時
に、指定された内部ブロックの場合だけ付加情報を記憶
素子１１に記憶させる。そして、デバッグ動作に入り、
そのデバッグ動作中に、ＣＰＵ１６から記憶素子１１に
記憶された付加情報を観測することにより、指定ブロッ
クが不正なアドレスへアクセスしていないかどうか判定
できる。
はＣＰＵ１６からの制御信号２０の制御により、指定さ
れたブロックのアクセスだけを付加情報に記憶する構成
を持つ場合の例を説明する。システム初期化時に全アド
レスの付加情報を初期化しておく。通常動作時は、内部
ブロックから読み出し／書き込み要求が発生すると、バ
スアービタ１２が記憶素子１１にアクセスすると同時
に、指定された内部ブロックの場合だけ付加情報を記憶
素子１１に記憶させる。そして、デバッグ動作に入り、
そのデバッグ動作中に、ＣＰＵ１６から記憶素子１１に
記憶された付加情報を観測することにより、指定ブロッ
クが不正なアドレスへアクセスしていないかどうか判定
できる。
【００２４】
【発明の効果】以上のように本発明のＬＳＩ記憶素子監
視装置によれば、簡単な回路構成の追加だけで、対象Ｌ
ＳＩを含む実機システムが動作不良時のシステムデバッ
グにおいて、対象ＬＳＩが記憶素子にアクセスした履歴
や対象ＬＳＩ中の特定内部ブロックが記憶素子にアクセ
スした履歴などをＣＰＵから観測することができ、動作
不良の原因になる記憶素子への予想外のアクセスを発見
できるので、システムデバッグを容易にする効果が得ら
れる。
視装置によれば、簡単な回路構成の追加だけで、対象Ｌ
ＳＩを含む実機システムが動作不良時のシステムデバッ
グにおいて、対象ＬＳＩが記憶素子にアクセスした履歴
や対象ＬＳＩ中の特定内部ブロックが記憶素子にアクセ
スした履歴などをＣＰＵから観測することができ、動作
不良の原因になる記憶素子への予想外のアクセスを発見
できるので、システムデバッグを容易にする効果が得ら
れる。
【図１】本発明の実施の形態におけるＬＳＩ記憶素子監
視装置のブロック構成図
視装置のブロック構成図
【図２】本発明の実施の形態におけるＬＳＩ記憶素子監
視装置の記憶素子の内部構成を模式的に示す図
視装置の記憶素子の内部構成を模式的に示す図
【図３】本発明の実施の形態におけるＬＳＩ記憶素子監
視装置の記憶素子内の付加情報のデータ構成を説明する
ための図
視装置の記憶素子内の付加情報のデータ構成を説明する
ための図
【図４】従来の実施の形態におけるＬＳＩ記憶素子監視
装置のブロック構成図
装置のブロック構成図
１１、４１ 記憶素子 １２、４２ バスアービタ １３、１４、１５ 内部ブロック １６、４６ ＣＰＵ １７ 付加情報生成部 １８ トリガ発生部 １９ 付加情報生成部をＬＳＩ外部から制御する信号 ２０ 付加情報生成部をＣＰＵから制御する信号 ２１ ＣＰＵからのイベント信号 ２２ ＬＳＩ内部からのイベント信号 ２３ ＬＳＩ外部からのイベント信号 ２４ 内部ブロックのアクセス要求を停止する制御信号
Claims (3)
- 【請求項１】集積回路の内部ブロック回路やＣＰＵから
バスアービタを介してアクセス可能な記憶素子と、その
記憶素子へのアクセス情報を生成する付加情報生成手段
と、前記記憶素子に前記バスアービタを介して前記生成
された付加情報を記憶する付加情報専用領域を有し、予
め定められたトリガ条件により前記内部ブロック回路の
アクセス要求を停止さすことを特徴とするＬＳＩ記憶素
子監視装置。 - 【請求項２】前記付加情報は、前記記憶素子への書き込
み／読出し属性と最後にアクセスした前記内部ブロック
回路を指定することを特徴とする請求項１に記載のＬＳ
Ｉ記憶素子監視装置。 - 【請求項３】前記付加情報は、前記内部ブロックが前記
記憶素子へのアクセス毎に計数するカウンタ情報、時刻
情報を指定することを特徴とする請求項１に記載のＬＳ
Ｉ記憶素子監視装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10043226A JPH11242637A (ja) | 1998-02-25 | 1998-02-25 | Ｌｓｉ記憶素子監視装置 |
| PCT/JP1999/004484 WO2001014972A1 (en) | 1998-02-25 | 1999-08-20 | Apparatus for monitoring lsi memory device |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10043226A JPH11242637A (ja) | 1998-02-25 | 1998-02-25 | Ｌｓｉ記憶素子監視装置 |
| PCT/JP1999/004484 WO2001014972A1 (en) | 1998-02-25 | 1999-08-20 | Apparatus for monitoring lsi memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11242637A true JPH11242637A (ja) | 1999-09-07 |
Family
ID=26382976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10043226A Pending JPH11242637A (ja) | 1998-02-25 | 1998-02-25 | Ｌｓｉ記憶素子監視装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH11242637A (ja) |
| WO (1) | WO2001014972A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100343765B1 (ko) * | 1998-10-20 | 2002-07-20 | 마쯔시다덴기산교 가부시키가이샤 | 신호처리장치 |
| JP2013117800A (ja) * | 2011-12-02 | 2013-06-13 | Canon Inc | データ処理装置およびその制御方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6045853A (ja) * | 1983-08-22 | 1985-03-12 | Fujitsu Ltd | 履歴診断方式 |
| JPS63229559A (ja) * | 1987-03-19 | 1988-09-26 | Matsushita Electric Ind Co Ltd | 共有メモリのロギング装置 |
| JPH07295858A (ja) * | 1994-04-28 | 1995-11-10 | Sony Corp | 画像処理装置及び並列コンピュータのデバッグ処理方法 |
| JPH1040217A (ja) * | 1996-07-24 | 1998-02-13 | Nec Corp | バス監視システム |
-
1998
- 1998-02-25 JP JP10043226A patent/JPH11242637A/ja active Pending
-
1999
- 1999-08-20 WO PCT/JP1999/004484 patent/WO2001014972A1/ja not_active Ceased
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100343765B1 (ko) * | 1998-10-20 | 2002-07-20 | 마쯔시다덴기산교 가부시키가이샤 | 신호처리장치 |
| JP2013117800A (ja) * | 2011-12-02 | 2013-06-13 | Canon Inc | データ処理装置およびその制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2001014972A1 (en) | 2001-03-01 |
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