JPH1124888A

JPH1124888A - Ｆｉｆｏメモリ制御装置

Info

Publication number: JPH1124888A
Application number: JP9178350A
Authority: JP
Inventors: Masahiro Tsuchibuchi; 正博土渕
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1997-07-03
Filing date: 1997-07-03
Publication date: 1999-01-29
Anticipated expiration: 2017-07-03
Also published as: JP3931384B2

Abstract

(57)【要約】【課題】ＦＩＦＯメモリ制御装置に関し、データ幅の
異なるデータの連続転送を行い実効的なデータ転送速度
を向上させることを目的とする。【解決手段】所定データ幅のバスラインを通して入力
されるデータの書き込み・読み出しを行うＦＩＦＯメモ
リ制御装置において、上記所定データ幅に応じた複数の
バッファメモリ＃１〜＃４が並列に配置されたＦＩＦＯ
メモリ部１と、上記各バッファメモリへの書込アドレス
を指定する複数のライトポインタＷ１、Ｗ２と、入力デ
ータのデータ幅情報に基づき上記各バッファメモリに上
記各ライトポインタを割り振るとともに上記各バッファ
メモリの指定された書込アドレスへデータを書き込むか
否かを選択するセレクタ３を備え、任意のデータ幅の入
力データを、上記セレクタ３で割り振られたライトポイ
ンタにより上記各バッファメモリに詰めて書き込むよう
に構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＦＩＦＯメモリ制御
装置に関する。ＦＩＦＯメモリは入出力装置間における
高速のデータ転送に一般的に用いられているが、シリア
ル転送を行うためデータ幅の異なるデータを連続して転
送するときには不必要なデータまで転送することになっ
て実効的なデータ転送速度が低下しその解決が望まれて
いる。

【０００２】

【従来の技術】図４はＦＩＦＯメモリ制御装置を用いて
データ転送を行うシステムの構成を示したものである。
同図において、11は転送元システム全体を制御するプロ
セッサ、12は転送すべきデータが格納されている転送元
ＲＡＭ、13はＦＩＦＯメモリ制御装置、14は転送先シス
テム内の転送先ＲＡＭ、15はプロセッサ１に代わって転
送元ＲＡＭ12から転送先ＲＡＭ14へのデータ転送を制御
するＤＭＡＣであり、転送元ＲＡＭ12に格納されている
データをＦＩＦＯメモリ制御装置13に送り、さらにＦＩ
ＦＯメモリ制御装置13から転送先ＲＡＭ14へ転送するよ
うにしている。転送元及び転送先の記憶装置としてＲＡ
Ｍ以外にハードディスク等の記憶装置が用いられる。

【０００３】図５は上記ＦＩＦＯメモリ制御装置13の構
成を示すブロック図である。入力データはＲＡＭ等のバ
ッファメモリで構成されるＦＩＦＯメモリ部16に格納さ
れる。ＦＩＦＯメモリ部16における入力データの書込ア
ドレスと読出アドレスはそれぞれライトポインタＷとリ
ードポインタＲで指定される。ライトポインタＷは１バ
イトのデータが書き込まれるつど＋１されて次の書込ア
ドレスを指定し、また、リードポインタＲは１バイトの
データが読み出されるつど＋１されて次の読出アドレス
を指定する。

【０００４】図６は上記ＦＩＦＯメモリ制御装置を用い
て転送元ＲＡＭから転送先ＲＡＭへ３２ビット幅のデー
タバスラインを通してデータ転送を行う場合におけるデ
ータの流れを模式的に示したものである。同図に示した
転送元ＲＡＭの１つのます目には８ビットのデータが格
納され、各列に４バイト（１ワード）のデータが格納さ
れる。従って、３２ビット幅を有する１ワード分のデー
タは、最下位ビットを示すＤ０から最上位ビットを示す
Ｄ３２までの８ビットごとに区切られて同一列の４つの
ます目に格納されることになる。

【０００５】上記構成において、転送されるデータが全
て３２ビット幅である場合には転送元ＲＡＭの全てのま
す目に有効なデータが格納されることになる。しかし、
１６ビット幅あるいは８ビット幅のデータが混在してい
る場合には転送する必要のない無効なデータが転送元Ｒ
ＡＭに含まれる場合が生じ、例えば、図６に見られるよ
うに、転送元ＲＡＭの各ます目には１から８までの番号
を付した有効なデータの他に、”ｘ”で示した無効なデ
ータが含まれる場合が生じる。

【０００６】同図(1) に示した例では、４行３列のます
目からなる転送元ＲＡＭに全部で３ワード分のデータが
格納されており、そのうち１列目に格納されている点線
で囲んだ１ワード目のデータはデータ幅が１６ビットで
あり、番号１、２を付した上位２バイトが有効なデー
タ、”ｘ”で示した下位２バイトが無効なデータであ
る。２列目に格納されている２ワード目のデータはデー
タ幅が３２ビットであり、番号３、４、５、６を付した
全４バイトとも有効である。３ワード目のデータはデー
タ幅が１６ビットであり、”ｘ”を付した上位２バイト
が無効なデータ、番号７、８を付した下位２バイトが有
効なデータである。

【０００７】ＦＩＦＯメモリ部は８ビット×ｎワード
（ｎ＝１、２・・・）の容量を有する４個のバッファメ
モリ＃１〜＃４を並列に配置したものから成っており、
３２ビット幅の入力データを並列転送することができ
る。バッファメモリの並列配置数はデータバスライン幅
に応じて設定される。

【０００８】転送元ＲＡＭに格納されているデータをＦ
ＩＦＯメモリ部に書き込む場合、同図(1) に示したよう
に、まず、ライトポインタＷ及びリートポインタＲがク
リアされ、バッファメモリ＃１〜＃４に対する書込アド
レス及び読出アドレスは”０”に指定される。同図中バ
ッファメモリ＃１の上部に付されている番号１、２・・
・ｎは書き込み・読み出しのアドレスを示しており、他
のバッファメモリ＃２、＃３、＃４に対しても共通に用
いられる。

【０００９】次に、図中点線で囲まれた１ワード目の４
バイトがそれぞれバッファメモリ＃１〜＃４の書込アド
レス”０”に書き込まれる。ついで、同図(2) に示した
ように、ライトポインタＷは＋１されて次の書込みアド
レス”１”を指定し、点線で囲まれた２ワード目の４バ
イトが書き込まれる。ついで、同図(3) に示したよう
に、ライトポインタＷは＋１されて次の書込みアドレ
ス”２”を指定し、点線で囲んだ３ワード目のデータが
書き込まれる。以上の過程によって転送元ＲＡＭに格納
されている３ワード分のデータがバッファメモリ＃１〜
＃４に書き込まれることになる。

【００１０】データの読み出しの際には、同図(4) に示
したように、バッファメモリ＃１〜＃４に書き込まれた
データは、リードポインタＲで指定された読出アドレ
ス”０”から順次転送先ＲＡＭに送られる。

【００１１】

【発明が解決しようとする課題】以上述べたように、所
定のデータ幅のデータバスラインを通してデータを転送
する場合、データ幅に応じた複数のバッファメモリを並
列に配置したものでＦＩＦＯメモリ部を構成し、上記所
定のデータ幅のデータを並列処理する。従来はこれらの
バッファメモリへの書込アドレスを１個のライトポイン
タで指定していた。そのため、図６で説明したように３
２ビット幅のデータバスラインを通して１６ビット幅の
データが入力された場合にも４個のバッファメモリ＃１
〜＃４の全てに対して一つのライトポインタが割り振ら
れ、４個のバッファメモリ＃１〜＃４の全てに同一の書
込アドレスが指定されることになる。

【００１２】従って、４個のバッファメモリのうち２個
のバッファメモリ＃１、＃２には、１６ビット幅のデー
タが書き込まれることになるが、残りの２個のバッファ
メモリ＃３、＃４には転送する必要のない無効なデータ
が書き込まれるか、あるいはデータが書き込まれること
なく空きが生じることとなる。即ち、上述した無効なデ
ータを含む全てのデータについて書き込みが行われ、か
つ、同じ順序で読みだされていた。その結果、無効なデ
ータの格納のためにＦＩＦＯメモリ部の容量が無駄に費
やされ、これらの無効なデータの書き込み・読み出しの
ため実効的な転送速度が低下するという問題があった。

【００１３】そこで本発明は、データ幅の異なるデータ
を連続して転送することを可能にし以て実効的なデータ
転送速度を向上させることを目的とする。

【００１４】

【課題を解決するための手段】上記課題の解決は、所定
データ幅のバスラインを通して入力されるデータの書き
込み・読み出しを行うＦＩＦＯメモリ制御装置におい
て、上記所定データ幅に応じた複数のバッファメモリが
並列に配置されたＦＩＦＯメモリ部と、上記各バッファ
メモリへの書込アドレスを指定する複数のライトポイン
タと、入力データのデータ幅情報に基づき上記各バッフ
ァメモリに上記各ライトポインタを割り振るとともに上
記各バッファメモリの指定された書込アドレスへデータ
を書き込むか否かを選択するセレクタを備え、任意のデ
ータ幅の入力データを、上記セレクタで割り振られたラ
イトポインタにより上記各バッファメモリに詰めて書き
込むことを特徴とするＦＩＦＯメモリ制御装置、あるい
は、入力データのデータ幅情報に基づき上記バッファメ
モリ間でデータの並び替えを行うデータ並替部を備え、
上記各バッファメモリに書き込まれたデータを入力され
た順に並び替えて読み出すことを特徴とする上記ＦＩＦ
Ｏメモリ制御装置によって達成される。

【００１５】本発明では、各バッファメモリに異なるラ
イトポインタを割り振ることができ、また、各バッファ
メモリの指定された書込アドレスへデータを書き込むか
否かを入力データのデータ幅情報に基づいて選択するこ
とができるので、例えば、図６で説明した例において、
３２ビット幅のデータバスラインを通して１６ビット幅
のデータが入力されたとき２個のバッファメモリ＃１、
＃２に１つのライトポインタを割り振って書込アドレス
を指定し、この書込アドレスに１６ビット幅のデータを
書き込むようにする。そして、残りの２個のバッファメ
モリ＃３、＃４にはデータの書き込みを行わず、次に入
力されるデータを書き込むようにすれば、各バッファメ
モリに無効なデータを書き込むことなく有効なデータの
みを詰めて書き込むことが可能となる。

【００１６】また、データ幅の異なるデータが詰めて書
き込まれた場合、入力されたデータの上位ビットと下位
ビットの関係が正しく反映されずにバッファメモリに格
納される場合が生じる。そこで、各バッファメモリに格
納されているデータを入力データのデータ幅情報に基づ
いて並び替えることにより上位ビットと下位ビットの関
係を修正して外部へ読み出すことができる。

【００１７】

【発明の実施の形態】図１は本発明の実施例に係るＦＩ
ＦＯメモリ制御装置の構成を示すブロック図であり、１
は１個当たり８ビット×ｎワード（ｎ＝１、２・・・）
の容量を有する４個のバッファメモリ＃１〜＃４が並列
に配置されたＦＩＦＯメモリ部、２はバッファメモリ＃
１〜＃４への書込アドレスを指定する２つのライトポイ
ンタＷ１、Ｗ２を制御するライトポインタ制御部、３は
入力データのデータ幅情報に基づきバッファメモリ＃１
〜＃４にライトポインタＷ１、Ｗ２を割り振るととも
に、バッファメモリ＃１〜＃４の指定された書込アドレ
スへデータを書き込むか否かを選択するセレクタ、４は
入力データのデータ幅情報に基づきバッファメモリ＃１
〜＃４間でデータの並び替えを指示する並替コードを発
生する並替コード部、５は並替コードに基づいてバッフ
ァメモリ＃１〜＃４間でデータの並替えを行うデータ並
替部、６はデータ並替部５から出力されたデータをラッ
チするデータラッチ部、７はリードポインタＲを制御す
るリードポインタ制御部である。

【００１８】図２、図３は上記ＦＩＦＯメモリ制御装置
を用いて３２ビット幅のデータバスラインを通して３ワ
ード分のデータを転送元ＲＡＭから転送先ＲＡＭへ転送
する場合におけるデータの流れを説明するものであり、
図２はデータの書き込み固定を説明する図、図３はデー
タの読み出し過程を説明する図である。図６と同一機能
を有するものには同一記号を付している。以下、図１〜
図３を参照して本発明の実施例を説明する。

【００１９】まず、図２(1) に示したように、転送元Ｒ
ＡＭに格納されている点線で囲んだ１ワード目の４バイ
トが３２ビットバスラインを通して入力され、これと同
期してバイトイネーブル（ＢＥ）信号とライトイネーブ
ル（ＷＥ）信号が入力される。ＢＥ信号は入力データの
データ幅情報を示すものである。

【００２０】上記１ワード目の入力データとともに入力
されたＢＥ信号は”１１００”で表され、右から順に最
下位バイトから最上位バイトまでのデータが有効か無効
かを示すビットを並べたものである。ここで、ビット”
１”は有効なデータ、”０”は無効なデータであること
を示している。従って、上述のＢＥ信号は１ワード目の
入力データのデータ幅が１６ビットであって、番号１、
２が付されている上位２バイトが有効であり、”ｘ”が
付されている下位２バイトが無効であることを示してい
る。

【００２１】ライトポインタ制御部２はデータ転送開始
時にライトポインタＷ１、Ｗ２の指定する書込アドレス
をクリアしてそれぞれ”０”に設定しセレクタ３へ送
る。セレクタ３はＢＥ信号に基づいてライトポインタ制
御部２から送られてきたライトポインタＷ１、Ｗ２をバ
ッファメモリ＃１〜＃４へ割り振る。即ち、セレクタ３
は、送られてきたＢＥ信号から１ワード目の上位２バイ
トが有効、下位２バイトが無効であることを認識し、上
位２バイトを格納するバッファメモリ＃１、＃２にライ
トポインタＷ１を割り振り、下位２バイトを格納するバ
ッファメモリ＃３、＃４にライトポインタＷ２を割り振
る。そして、有効なデータである上位２バイトが格納さ
れるバッファメモリ＃１、＃２にイネーブル信号を送っ
てライトポインタＷ１によるデータの書込みを許可す
る。これによってバッファメモリ＃１、＃２に上位２バ
イトが書き込まれる。

【００２２】ついで、ライトポインタ制御部２にはライ
トポインタＷ１によりデータの書き込みが行われたこと
が通知され、ライトポインタ制御部２はライトポインタ
Ｗ１の書込アドレスを＋１する。一方、無効なデータで
ある下位２バイトに割り振られたバッファメモリ＃３、
＃４にはイネーブル信号は送られず、書込アドレス”
０”も変わらない。以上のようにして、ＦＩＦＯメモリ
部１には有効なデータである上位２バイトが書き込ま
れ、無効なデータである下位２バイトは書き込まれない
ことになる。

【００２３】続いて、同図(2) に示したように、点線で
囲んだ２ワード目の入力データが送られてくる。２ワー
ド目の入力データは４バイト全てが有効であり、ＢＥ信
号は”１１１１”となっている。上記ＢＥ信号の意味は
前述と同様である。セレクタ３は、上位２バイトを格納
するバッファメモリ＃１、＃２にライトポインタＷ１を
割り振り、下位２バイトを格納するバッファメモリ＃
３、＃４にライトポインタＷ２を割り振る。そして、全
てのバッファメモリ＃１〜＃４にイネーブル信号を送っ
てデータの書込みを許可する。これによってバッファメ
モリ＃１、＃２の書込アドレス”１”に上位２バイトが
書き込まれ、バッファメモリ＃３、＃４の書込アドレ
ス”０”に下位２バイトが書き込まれる。

【００２４】ついで、ライトポインタ制御部２はライト
ポインタＷ１、Ｗ２の書込アドレスをそれぞれ＋１す
る。以上のようにして、２ワード目の４バイトはそれぞ
れバッファメモリ＃１〜＃４に詰めて書き込まれること
になる。

【００２５】同図(3) に示したように、点線で囲んだ３
ワード目の入力データは上位２バイトが無効、下位２バ
イトが有効であり、ＢＥ信号は”００１１”となってい
る。セレクタは上位２バイトを格納するバッファメモリ
＃１、＃２にライトポインタＷ１を割り振り、下位２バ
イトを格納するバッファメモリ＃３、＃４にライトポイ
ンタＷ２を割り振る。そして、有効なデータである下位
２バイトに割り振られたバッファメモリ＃３、＃４にの
みイネーブル信号を送ってデータの書込みを許可する。
これによってバッファメモリ＃３、＃４に下位２バイト
が書き込まれ、ライトポインタ制御部２はライトポイン
タＷ２の書込アドレスを＋１する。無効なデータである
上位２バイトに割り振られたバッファメモリ＃１、＃２
にはイネーブル信号は送られず、書込アドレス”１”は
変わらない。以上のようにして、ＦＩＦＯメモリ部１に
は有効なデータである下位２バイトが書き込まれ、無効
なデータである上位２バイトは書き込まれないことにな
る。

【００２６】以上のように２つのライトポインタＷ１、
Ｗ２を用いて書き込まれたデータはＦＩＦＯメモリ部１
の内部で各ワードの上位ビットと下位ビットとの関係が
正しく反映されない状態で書き込まれている。そこで、
ＢＥ信号に基づいてデータの並び替えを指示するための
並替コードを生成し、読み出しの際には並替コードを用
いてデータを並び替えて出力し転送先ＲＡＭに送る。即
ち、図３に示したようにバッファメモリ＃１、＃２のア
ドレス”０”に格納されているデータは下位バイトであ
り、バッファメモリ＃３、＃４のアドレス”０”に格納
されているデータは上位バイトであることがＢＥ信号に
よって認識できるので、上位２バイトと下位２バイトを
並び替える並替コードを作成し並替コード部４に格納す
る。そして、読み出しの際には、上記並替コードととも
にバッファメモリ＃１〜＃４のアドレス”０”に格納さ
れているデータがデータ並替部５に入力され、下位２バ
イトと上位２バイトの並び替えが行われる。以下同様に
してデータの並び替えを行うことにより上位ビットと下
位ビットの関係が修正されて転送先ＲＡＭへ送られるこ
とになる。

【００２７】なお、上述の読み出し過程はリードポイン
タＲをバッファメモリ＃１〜＃４に割り振ることによっ
て行われ、図１においてリードポインタ制御部７からバ
ッファメモリ＃１〜＃４へアドレスを割り振る信号及び
データの読み出しを許可するイネーブル信号が送られる
が、リードポインタＲの動作は従来例と同様なのでここ
では動作の説明及び図１における信号線等は省略してあ
る。

【００２８】上記実施例は３２ビット幅と１６ビット幅
のデータを混在させて転送する場合を示したものであ
り、２つのライトポインタを用いることによって無効な
データの転送を阻止することができるが、８ビット幅の
データが混在している場合等には３つ以上のライトポイ
ンタを用いることによって同様な効果を得ることができ
る。

【００２９】

【発明の効果】以上述べたように、本発明によればＦＩ
ＦＯメモリを用いてデータのシリアル転送を行う場合
に、無効なデータの転送を行うことなく有効なデータの
みを転送することができるので、データ幅の異なるデー
タを連続して転送することが可能となり実効的なデータ
転送速度の向上を図る上で有益である。

【図面の簡単な説明】

【図１】本発明に係るＦＩＦＯメモリ制御装置の構成
を示すブロック図

【図２】ＦＩＦＯメモリ部へのデータ書き込み過程を
説明する図

【図３】ＦＩＦＯメモリ部からのデータ読み出し過程
を説明する図

【図４】データ転送システムの構成を示すブロック図

【図５】従来のＦＩＦＯメモリ制御装置の構成を示す
ブロック図

【図６】従来のデータ書き込み・読み出し過程を説明
する図

【符号の説明】

１、16 ＦＩＦＯメモリ部７リードポ
インタ制御部２ライトポインタ制御部 11 プロセッ
サ３セレクタ 12 転送元Ｒ
ＡＭ４並替コード部 13 ＦＩＦＯ
メモリ制御装置５データ並替部 14 転送先Ｒ
ＡＭ６データラッチ部 15 ＤＭＡＣ

Claims

【特許請求の範囲】

【請求項１】所定データ幅のバスラインを通して入力
されるデータの書き込み・読み出しを行うＦＩＦＯメモ
リ制御装置において、上記所定データ幅に応じた複数のバッファメモリが並列
に配置されたＦＩＦＯメモリ部と、上記各バッファメモ
リへの書込アドレスを指定する複数のライトポインタ
と、入力データのデータ幅情報に基づき上記各バッファ
メモリに上記各ライトポインタを割り振るとともに上記
各バッファメモリの指定された書込アドレスへデータを
書き込むか否かを選択するセレクタを備え、任意のデータ幅の入力データを、上記セレクタで割り振
られたライトポインタにより上記各バッファメモリに詰
めて書き込むことを特徴とするＦＩＦＯメモリ制御装
置。
【請求項２】入力データのデータ幅情報に基づき上記
バッファメモリ間でデータの並び替えを行うデータ並替
部を備え、上記各バッファメモリに書き込まれたデータを入力され
た順に並び替えて読み出すことを特徴とする請求項１記
載のＦＩＦＯメモリ制御装置。