JPH1124935A - ターミナルアダプタ - Google Patents
ターミナルアダプタInfo
- Publication number
- JPH1124935A JPH1124935A JP9173579A JP17357997A JPH1124935A JP H1124935 A JPH1124935 A JP H1124935A JP 9173579 A JP9173579 A JP 9173579A JP 17357997 A JP17357997 A JP 17357997A JP H1124935 A JPH1124935 A JP H1124935A
- Authority
- JP
- Japan
- Prior art keywords
- data
- subunits
- terminal
- flash memory
- main unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Stored Programmes (AREA)
- Small-Scale Networks (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】
【課題】 簡単な操作で複数のサブユニットのフラッシ
ュメモリを書き替えて、その手間と時間が削減する。 【解決手段】 メインユニット１とサブユニット２〜ｎ
がデータハイウェイを通じてデータ伝送を行う。メイン
ユニット１はメインＣＰＵ１１、制御用データ端末４０
を接続するコネクタ１２、バックアップＲＡＭ１３、ダ
ウンロードモードで起動するためのスイッチ１４を有し
ている。サブユニット２〜ｎは同一構成であり、サブユ
ニット２の例では、サブＣＰＵ２１、コネクタ２２、フ
ラッシュメモリ２３を有している。サブユニット２のフ
ラッシュメモリ２３の内容を書き替える際、一度メイン
ユニット１のバックアップＲＡＭ１３に制御用データ端
末４０からダウンロードし、このデータをサブユニット
２のフラッシュメモリ２３に転送する。この１回の簡単
な操作でサブユニット２〜ｎのフラッシュメモリ２３〜
ｎ３を書き替える。
ュメモリを書き替えて、その手間と時間が削減する。 【解決手段】 メインユニット１とサブユニット２〜ｎ
がデータハイウェイを通じてデータ伝送を行う。メイン
ユニット１はメインＣＰＵ１１、制御用データ端末４０
を接続するコネクタ１２、バックアップＲＡＭ１３、ダ
ウンロードモードで起動するためのスイッチ１４を有し
ている。サブユニット２〜ｎは同一構成であり、サブユ
ニット２の例では、サブＣＰＵ２１、コネクタ２２、フ
ラッシュメモリ２３を有している。サブユニット２のフ
ラッシュメモリ２３の内容を書き替える際、一度メイン
ユニット１のバックアップＲＡＭ１３に制御用データ端
末４０からダウンロードし、このデータをサブユニット
２のフラッシュメモリ２３に転送する。この１回の簡単
な操作でサブユニット２〜ｎのフラッシュメモリ２３〜
ｎ３を書き替える。
Description
【０００１】
【発明の属する技術分野】本発明は、パーソナルコンピ
ュータなどのデータ端末をＩＳＤＮ回線やデジタル高速
専用（ＨＳＤ）回線に接続してデータ通信を行うための
ターミナルアダプタに関する。
ュータなどのデータ端末をＩＳＤＮ回線やデジタル高速
専用（ＨＳＤ）回線に接続してデータ通信を行うための
ターミナルアダプタに関する。
【０００２】
【従来の技術】図２は従来のターミナルアダプタの構成
を示すブロックである。図２において、メインユニット
１は、ここでの各部の制御及び各サブユニット２，３…
ｎと命令及びデータの送受信の制御を行うメインＣＰＵ
１１と、制御データ端末を接続するコネクタ１２と、そ
の他のＩＣ回路（Ｄ／Ｒ，ＤＰーＲＡＭ，制御プログラ
ム格納ＲＯＭ、ワーキング用ＲＡＭ）等から構成されて
いる。サブユニット２は、ここでの各部の制御及びメイ
ンユニット１と命令及びデータの送受信の制御を行うサ
ブＣＰＵ２１と、データ通信を行うためのデータ端末Ｄ
Ｔ２を接続するコネクタ２２と、サブＣＰＵ２１を駆動
するためのフラッシュメモリ２３と、フラッシュメモリ
２３を書き替えモード（ダウンロードモード）に設定す
るためのスイッチ２４と その他のＩＣ回路（Ｄ／Ｒ，
ＤＰーＲＡＭ））等から構成されている。また、サブユ
ニット３…ｎについても同様の構成である。すなわち、
サブＣＰＵ３１…ｎ１、コネクタ３２…ｎ２、フラッシ
ュメモリ３３…ｎ３及びデータ端末ＤＴ３…ＤＴｎを有
している。メインユニット１及びサブユニット２〜３は
データハイウェイに接続されてデータ伝送を行う。
を示すブロックである。図２において、メインユニット
１は、ここでの各部の制御及び各サブユニット２，３…
ｎと命令及びデータの送受信の制御を行うメインＣＰＵ
１１と、制御データ端末を接続するコネクタ１２と、そ
の他のＩＣ回路（Ｄ／Ｒ，ＤＰーＲＡＭ，制御プログラ
ム格納ＲＯＭ、ワーキング用ＲＡＭ）等から構成されて
いる。サブユニット２は、ここでの各部の制御及びメイ
ンユニット１と命令及びデータの送受信の制御を行うサ
ブＣＰＵ２１と、データ通信を行うためのデータ端末Ｄ
Ｔ２を接続するコネクタ２２と、サブＣＰＵ２１を駆動
するためのフラッシュメモリ２３と、フラッシュメモリ
２３を書き替えモード（ダウンロードモード）に設定す
るためのスイッチ２４と その他のＩＣ回路（Ｄ／Ｒ，
ＤＰーＲＡＭ））等から構成されている。また、サブユ
ニット３…ｎについても同様の構成である。すなわち、
サブＣＰＵ３１…ｎ１、コネクタ３２…ｎ２、フラッシ
ュメモリ３３…ｎ３及びデータ端末ＤＴ３…ＤＴｎを有
している。メインユニット１及びサブユニット２〜３は
データハイウェイに接続されてデータ伝送を行う。
【０００３】次に上記従来例において、各サブユニット
２〜ｎのフラッシュメモリ２３〜ｎ３の記憶内容を書き
替える動作について説明する。
２〜ｎのフラッシュメモリ２３〜ｎ３の記憶内容を書き
替える動作について説明する。
【０００４】例えば、サブユニット２は、スイッチ２４
を押しながら立ち上げることにより、サブＣＰＵ２１
が、このスイッチ２４のオンを認識して、ダウンロード
モードに設定する。このダウンロードモードにおいて、
コネクタ２２に接続した制御用データ端末からフラッシ
ュメモリ２３の記憶内容を書き替える。他のサブユニッ
ト３〜ｎの動作も同様である。
を押しながら立ち上げることにより、サブＣＰＵ２１
が、このスイッチ２４のオンを認識して、ダウンロード
モードに設定する。このダウンロードモードにおいて、
コネクタ２２に接続した制御用データ端末からフラッシ
ュメモリ２３の記憶内容を書き替える。他のサブユニッ
ト３〜ｎの動作も同様である。
【０００５】
【発明が解決しようとする課題】このように上記従来例
のターミナルアダプタでは、複数のサブユニットのフラ
ッシュメモリの記憶内容を書き替える場合、サブユニッ
トごとにダウンロードを行う必要がある。したがって、
制御用データ端末が１台のみの場合は、その１回ごとの
書き替え完了後に 次のサブユニットのコネクタに制御
用データ端末を接続し直して、ダウンロードによるフラ
ッシュメモリの記憶内容の書き替えを行う必要がある。
したがって、従来例では手間と時間が多大になるという
欠点がある。本発明では、このような従来の技術におけ
る課題を解決するものであり、簡単な操作で複数のサブ
ユニットのフラッシュメモリの記憶内容を自動的に書き
替えることが出来るようになり、その手間と時間が削減
できる優れたターミナルアダプタを提供する。
のターミナルアダプタでは、複数のサブユニットのフラ
ッシュメモリの記憶内容を書き替える場合、サブユニッ
トごとにダウンロードを行う必要がある。したがって、
制御用データ端末が１台のみの場合は、その１回ごとの
書き替え完了後に 次のサブユニットのコネクタに制御
用データ端末を接続し直して、ダウンロードによるフラ
ッシュメモリの記憶内容の書き替えを行う必要がある。
したがって、従来例では手間と時間が多大になるという
欠点がある。本発明では、このような従来の技術におけ
る課題を解決するものであり、簡単な操作で複数のサブ
ユニットのフラッシュメモリの記憶内容を自動的に書き
替えることが出来るようになり、その手間と時間が削減
できる優れたターミナルアダプタを提供する。
【０００６】
【課題を解決するための手段】この課題を解決するため
に本発明は メインユニットのコネクタに接続した制御
用データ端末からの書き込みデータを、一度、バックア
ップ記憶手段に保存し、この書き込みデータを各サブユ
ニットの書き替え記憶手段ヘ転送して、一度のダウンロ
ードで複数のサブユニットにおける書き替え記憶手段の
記憶内容の書き替えを行う。したがって、簡単な操作で
複数のサブユニットのフラッシュメモリが自動的に書き
替えられ、その手間と時間が削減される。
に本発明は メインユニットのコネクタに接続した制御
用データ端末からの書き込みデータを、一度、バックア
ップ記憶手段に保存し、この書き込みデータを各サブユ
ニットの書き替え記憶手段ヘ転送して、一度のダウンロ
ードで複数のサブユニットにおける書き替え記憶手段の
記憶内容の書き替えを行う。したがって、簡単な操作で
複数のサブユニットのフラッシュメモリが自動的に書き
替えられ、その手間と時間が削減される。
【０００７】
【発明の実施の形態】本発明の請求項１記載の発明はサ
ブユニットへの命令処理及びデータの送受信を行うメイ
ンユニットと、データ端末を収容する複数のサブユニッ
トがデータハイウェイを通じて接続されるターミナルア
ダプタであり、メインユニットに制御用データ端末を接
続して、この制御用データ端末からメインユニット内の
バックアップ記憶手段へ書き込みデータをダウンロード
し、この書き込みデータを複数のサブユニットにおける
書き替え記憶手段に転送して、少なくとも１回のダウン
ロード処理で複数のサブユニットの書き替え記憶手段の
記憶内容の書き替えを行っている。また、メインユニッ
トとして、メインＣＰＵ、制御用データ端末を接続する
コネクタ、バックアップＲＡＭ、フラッシュメモリ、書
き替えのダウンロードを起動するためのスイッチ、サブ
ユニットへの命令及びデータ送受信を行うＲＡＭを備え
ている。さらに、サブユニットとして、サブＣＰＵ、フ
ラッシュメモリ、データ端末を接線するコネクタ及びデ
ータ送受信を行うＲＡＭを備えている。これによって、
一度のダウンロードで複数のサブユニットにおける書き
替え記憶手段の書き替が行われ、その手間と時間が削減
される。
ブユニットへの命令処理及びデータの送受信を行うメイ
ンユニットと、データ端末を収容する複数のサブユニッ
トがデータハイウェイを通じて接続されるターミナルア
ダプタであり、メインユニットに制御用データ端末を接
続して、この制御用データ端末からメインユニット内の
バックアップ記憶手段へ書き込みデータをダウンロード
し、この書き込みデータを複数のサブユニットにおける
書き替え記憶手段に転送して、少なくとも１回のダウン
ロード処理で複数のサブユニットの書き替え記憶手段の
記憶内容の書き替えを行っている。また、メインユニッ
トとして、メインＣＰＵ、制御用データ端末を接続する
コネクタ、バックアップＲＡＭ、フラッシュメモリ、書
き替えのダウンロードを起動するためのスイッチ、サブ
ユニットへの命令及びデータ送受信を行うＲＡＭを備え
ている。さらに、サブユニットとして、サブＣＰＵ、フ
ラッシュメモリ、データ端末を接線するコネクタ及びデ
ータ送受信を行うＲＡＭを備えている。これによって、
一度のダウンロードで複数のサブユニットにおける書き
替え記憶手段の書き替が行われ、その手間と時間が削減
される。
【０００８】次に、本発明のターミナルアダプタの実施
形態を図面を参照して詳細に説明する。以下にあって図
２と同一の構成要素には同一の符号を付した。
形態を図面を参照して詳細に説明する。以下にあって図
２と同一の構成要素には同一の符号を付した。
【０００９】図１は本発明のターミナルアダプタの構成
を示すブロック図である。図１において、メインユニッ
ト１は、ここでの各部の制御及び各サブユニット２，３
…ｎとの間で命令及びデータの送受信の制御を行うメイ
ンＣＰＵ１１と、制御用（保守用）データ端末４０を接
続するコネクタ１２と、このコネクタ１２に接続した制
御用データ端末４０から入力されるフラッシュメモリへ
の書き込みデータを一時的に保存するバックアップＲＡ
Ｍ１３とを有している。さらに、このメインユニット１
には、ダウンロードモードで起動するためのスイッチ１
４と、その他のＩＣ回路（Ｄ／Ｒ，ＤＰーＲＡＭ，制御
プログラム格納ＲＯＭ、ワーキング用ＲＡＭ）等から構
成され、サブユニット２は、ここでの制御及びメインユ
ニット１との間で命令及びデータの送受信の制御を行う
サブＣＰＵ２１と、データ通信を行うためのデータ端末
を接続するコネクタ２２と、サブＣＰＵ２１を駆動する
フラッシュメモリ２３と、その他のＩＣ回路（Ｄ／Ｒ，
ＤＰーＲＡＭ）等から構成される。サブユニット３〜ｎ
についても同様の構成である。すなわち、サブＣＰＵ３
１…ｎ１、コネクタ３２…ｎ２及びフラッシュメモリ３
３…ｎ３を有している。
を示すブロック図である。図１において、メインユニッ
ト１は、ここでの各部の制御及び各サブユニット２，３
…ｎとの間で命令及びデータの送受信の制御を行うメイ
ンＣＰＵ１１と、制御用（保守用）データ端末４０を接
続するコネクタ１２と、このコネクタ１２に接続した制
御用データ端末４０から入力されるフラッシュメモリへ
の書き込みデータを一時的に保存するバックアップＲＡ
Ｍ１３とを有している。さらに、このメインユニット１
には、ダウンロードモードで起動するためのスイッチ１
４と、その他のＩＣ回路（Ｄ／Ｒ，ＤＰーＲＡＭ，制御
プログラム格納ＲＯＭ、ワーキング用ＲＡＭ）等から構
成され、サブユニット２は、ここでの制御及びメインユ
ニット１との間で命令及びデータの送受信の制御を行う
サブＣＰＵ２１と、データ通信を行うためのデータ端末
を接続するコネクタ２２と、サブＣＰＵ２１を駆動する
フラッシュメモリ２３と、その他のＩＣ回路（Ｄ／Ｒ，
ＤＰーＲＡＭ）等から構成される。サブユニット３〜ｎ
についても同様の構成である。すなわち、サブＣＰＵ３
１…ｎ１、コネクタ３２…ｎ２及びフラッシュメモリ３
３…ｎ３を有している。
【００１０】次に上記実施形態において、各サブユニッ
ト２〜ｎのフラッシュメモリ２３〜ｎ３の記憶内容を書
き替える動作について説明する。
ト２〜ｎのフラッシュメモリ２３〜ｎ３の記憶内容を書
き替える動作について説明する。
【００１１】メインユニット１のスイッチ１４を押しな
がら立ち上げることにより、メインＣＰＵ１１がこのス
イッチ１４のオンを認識し、ダウンロードモードに設定
される。ダウンロードモードにおいて、コネクタ１２に
接続した制御用データ端末４０にから、各サブユニット
２〜ｎのフラッシュメモリ２３〜ｎ３への書き込みデー
タを、一度、メインユニット１のバックアップＲＡＭ１
３に書き込む。その後、制御用データ端末４０から転送
コマンドを入力する。この転送コマンドによってメイン
ＣＰＵ１１がバックアップＲＡＭ１３に格納している書
き込みデータをフラッシュメモリ２３〜ｎ３へ自動的に
転送して、その書き込みを行い、全てのフラッシュメモ
リ２３〜ｎ３の書き替えを完了する。この動作は一つ制
御用データ端末４０をメインユニット１のコネクタ１２
に接続した状態で行われる。
がら立ち上げることにより、メインＣＰＵ１１がこのス
イッチ１４のオンを認識し、ダウンロードモードに設定
される。ダウンロードモードにおいて、コネクタ１２に
接続した制御用データ端末４０にから、各サブユニット
２〜ｎのフラッシュメモリ２３〜ｎ３への書き込みデー
タを、一度、メインユニット１のバックアップＲＡＭ１
３に書き込む。その後、制御用データ端末４０から転送
コマンドを入力する。この転送コマンドによってメイン
ＣＰＵ１１がバックアップＲＡＭ１３に格納している書
き込みデータをフラッシュメモリ２３〜ｎ３へ自動的に
転送して、その書き込みを行い、全てのフラッシュメモ
リ２３〜ｎ３の書き替えを完了する。この動作は一つ制
御用データ端末４０をメインユニット１のコネクタ１２
に接続した状態で行われる。
【００１２】このように、この実施形態では、サブユニ
ット２〜ｎのフラッシュメモリ２３〜ｎ３の書き替が、
メインユニット１のコネクタ１２に接続した制御用デー
タ端末４０からサブユニット２〜ｎのフラッシュメモリ
２３〜ｎ３ヘ書き込みデータを転送して一度のダウンロ
ード操作で行われる。
ット２〜ｎのフラッシュメモリ２３〜ｎ３の書き替が、
メインユニット１のコネクタ１２に接続した制御用デー
タ端末４０からサブユニット２〜ｎのフラッシュメモリ
２３〜ｎ３ヘ書き込みデータを転送して一度のダウンロ
ード操作で行われる。
【００１３】
【発明の効果】以上のように本発明によれば、メインユ
ニットのコネクタに接続した制御用データ端末からの書
き込みデータを、一度、バックアップ記憶手段に保存し
た後に、各サブユニットの書き替え記憶手段ヘ転送して
いる。すなわち、一度のダウンロードで複数のサブユニ
ットにおける書き替え記憶手段の記憶内容の書き替を行
っている。この結果、簡単な操作で複数のサブユニット
の書き替え記憶手段の記憶内容が自動的に書き替えら
れ、その手間と時間が削減できるようになる。
ニットのコネクタに接続した制御用データ端末からの書
き込みデータを、一度、バックアップ記憶手段に保存し
た後に、各サブユニットの書き替え記憶手段ヘ転送して
いる。すなわち、一度のダウンロードで複数のサブユニ
ットにおける書き替え記憶手段の記憶内容の書き替を行
っている。この結果、簡単な操作で複数のサブユニット
の書き替え記憶手段の記憶内容が自動的に書き替えら
れ、その手間と時間が削減できるようになる。
【図１】本発明のターミナルアダプタの実施形態におけ
る構成を示すブロック図
る構成を示すブロック図
【図２】従来例におけるターミナルアダプタの構成を示
すブロック図
すブロック図
１ メインユニット ２〜ｎ サブユニット １１ メインＣＰＵ １２，１４ コネクタ １３ バックアップＲＡＭ ２１ サブＣＰＵ ２２ コネクタ ２３〜ｎ３ フラッシュメモリ ４０ 制御用データ端末
Claims (3)
- 【請求項１】 サブユニットへの命令処理及びデータの
送受信を行うメインユニットと、データ端末を収容する
複数のサブユニットがデータハイウェイを通じて接続さ
れるターミナルアダプタであり、前記メインユニットに
制御用データ端末を接続して、この制御用データ端末か
らメインユニット内のバックアップ記憶手段へ書き込み
データをダウンロードし、この書き込みデータを前記複
数のサブユニットにおける書き替え記憶手段に転送し
て、少なくとも１回のダウンロード処理で複数のサブユ
ニットの書き替え記憶手段の記憶内容の書き替えを行う
ことを特徴とするターミナルアダプタ。 - 【請求項２】 前記メインユニットとして、 メインＣＰＵ、制御用データ端末を接続するコネクタ、
バックアップＲＡＭ、フラッシュメモリ、書き替えのダ
ウンロードを起動するためのスイッチ、サブユニットへ
の命令及びデータ送受信を行うＲＡＭを備えることを特
徴とする請求項１記載のターミナルアダプタ。 - 【請求項３】 前記サブユニットとして、 サブＣＰＵ、フラッシュメモリ、データ端末を接線する
コネクタ及びデータ送受信を行うＲＡＭを備えることを
特徴とする請求項１記載のターミナルアダプタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9173579A JPH1124935A (ja) | 1997-06-30 | 1997-06-30 | ターミナルアダプタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9173579A JPH1124935A (ja) | 1997-06-30 | 1997-06-30 | ターミナルアダプタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1124935A true JPH1124935A (ja) | 1999-01-29 |
Family
ID=15963197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9173579A Pending JPH1124935A (ja) | 1997-06-30 | 1997-06-30 | ターミナルアダプタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1124935A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100474897B1 (ko) * | 2002-04-01 | 2005-03-08 | 엘지전자 주식회사 | 전자제품의 구동 프로그램 백업장치 |
| JP2009259266A (ja) * | 2009-07-14 | 2009-11-05 | Yamaha Corp | 通信回線接続装置のファームウェアのバージョンアップ方法および通信回線接続装置 |
-
1997
- 1997-06-30 JP JP9173579A patent/JPH1124935A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100474897B1 (ko) * | 2002-04-01 | 2005-03-08 | 엘지전자 주식회사 | 전자제품의 구동 프로그램 백업장치 |
| JP2009259266A (ja) * | 2009-07-14 | 2009-11-05 | Yamaha Corp | 通信回線接続装置のファームウェアのバージョンアップ方法および通信回線接続装置 |
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