JPH02154177A - 複数個の異なった機能ブロックを有する単一のチップにテストを行なうためのモジュールのテスト構造 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 この発明は一般的にディジタル集積回路に関するもので
、特にそれはシングルチップディジタル交換制御器（Ｄ
ＥＣ）システムのためのモジュールのテスト構造に関す
る。

一般に知られるように、現在の機能の、または論理の回
路は、その中で非常に沢山の半導体回路が単一のチップ
上に製作される大規模集積回路（ＬＳＩ）の出現のため
、かなり複雑になり得る。

機能の回路がより強力でかつ融通の効くように作られる
のが望まれるとき、結果として生じる単一のチップはよ
り一層複雑になる。しかしながら、このように複雑さが
増すにつれて製作および検査の費用が増大する。チップ
全体がその製作での単一の欠陥のため使用できないと見
られるかもしれない。したがって、組立の間とまたその
後使用の間に定期的に機能回路の性能を確かめることは
重要である。

先行技術のディジタル交換制御器（Ｄ　Ｅ　Ｃ）システ
ムは概して、各ブロックが種々の論理動作を行なうこと
が可能な沢山のディジタル回路を含む、様々の機能ブロ
ックを含んだ。たとえば、ＤＥＣシステム上のそのよう
な機能ブロックはデータリング制御器ブロック、タイム
スロ・ソトアサイナブロック、ラインインターフェイス
ユニットブロック、およびマルチプレクサブロックを含
み得る。

これらの機能ブロックの各々は特定の機能に専用であり
、それらの動作のために特定の／％−ドウエア、制御信
号および関連した相互接続を必要とする。したがって、
複雑な回路および相互接続を有するＬＳＩ　　ＤＥＣシ
ステムチップの診断テストは非常に時間のかかる過程で
あって、その理由は高密度機能ブロックには無数の可能
な動作状態があるからであるということが理解し得る。

１つのそのような普通の先行技術の方法は外側の診断ま
たはテスト装置からテスト下の機能ブロックの人力ビン
／ノードヘテスト信号を経路づけするため、および機能
ブロックの出力ビン／ノードからテスト装置へ論理状態
を経路づけするため、マルチプレクサテストインターフ
ェイス回路を使用する。しかしながら、マルチプレクサ
テストインターフェイス回路が特定の機能ブロック上の
ノードのどのものが入力として使われるべきか、および
ノードのどのものが出力として使われるべきかを決定す
る。結果として、ＤＥＣシステム上の特定の機能ブロッ
クのうちの１つが異なった機能ブロックと交換されるよ
う望まれるときは、マルチプレクサテストインターフェ
イス回路は新しいブロックのテストの便宜を図るように
１］■び設計される必要があるであろう。

したがって種々の機能ブロックがマルチプレクサテスト
インターフェイス回路の再設計の必要なしに交換され得
る単一のチップＤＥＣシステムのためのモジュールのテ
スト構造を提供することが望ましいであろう。このこと
はＤＥＣシステムチップの各機能ブロック上に独特のテ
ストインターフェイス論理回路を提供し、それでどのブ
ロックも自己充足のモジュールとして作動され得ること
によヘコの発明で達せられる。さらに、特別に設計され
たテスト発生論理回路はバスインターフェイスユニット
セクション上に形成されかつマイクロプロセッサ制御テ
スタを介してテストされる１つまたはそれ以上の機能ブ
ロックを選択するために使用される。テスト下の選択さ
れた機能ブロックのテストインターフェイス論理回路は
どのように個々のデータビットがテストの間に人力およ
び出力に使われるべきかを示すためにデータ方向情報を
バスインターフェイスユニットセクションへ送る。結果
として、種々の機能ブロックの有効なかつ効率の良いテ
ストがバスインターフェイスユニットセクション上のハ
ードウェアの再設計を要求するよりもむしろテスタの中
のマイクロプログラムソフトウェアの実施により達せら
れ得る。

発明の概要 したがって、この発明の一般的な目的は効率的にかつ有
効に複数個の異なった機能ブロックを有する単一のチッ
プＤＥＣシステムに関してテストを行なうためのモジュ
ールのテスト構造を提供することである。

この発明の目的はＤＥＣシステムの各機能ブロック上に
形成されるテストインターフェイス論理回路を含み、そ
れで各ブロックが自己充足のモジュールとして作動され
古るモジュールのテスト構造を提供することである。

この発明のもう１つの目的はバスインターフェイスユニ
ットセクション上に形成され機能ブロックをテストモー
ドに置くためのテスト発生論理回路およびテスト−ドの
各機能ブロック上に形成されバスインターフェイスユニ
ットセクションにデータ方向情報を送るためのテストイ
ンターフェイス論理回路を提供し、テストの間にこのよ
うに個々のデータビットが入力および出力に使われるべ
きかを示すことである。

この発明のまだもう１つの目的は他の機能ブロックにお
けるレジスタの読出および書込を許すように、選択され
た機能ブロックのテストを一時的に中断するための割込
回路を含む複数個の異なった機能ブロックをＨする単一
のチップのＤＥＣシステムにテストを行なうためのモジ
ュールのテスト構造を提供することである。

これらの目的および目漂に従って、この発明はバスイン
ターフェイスユニット部分およびＤＥＣ部分を含む複数
個の異なった機能ブロックを有する単一のチップのＤＥ
Ｃディジタルシステムにテストを行なうためのモジュー
ルのテスト構造の提供に関する。ＤＥＣ部分はテストさ
れるべき様々の機能ブロックを含む。機能ブロックの各
々は自己充足のモジュールを形成するようにテストイン
ターフェイス論理回路セクションを含む。バスインター
フェイスユニット部分は双方向性データバス、アドレス
バスおよび制御信号を介してもう１つのｒ、　　ｃ、チ
ップ上に位置するマイクロプロセッサ制御診断またはテ
スト装置と交信し、１つまたはそれ以上の機能ブロック
をテストモードに置くために使用される。テスト下の選
択された機能ブロック上のテストインターフェイス論理
回路セクションはバスインターフェイスユニット部分に
データ方向情報を送り、どのように個々のデータビット
がテストの間に人力および出力に使われるべきかを示す
。選択された機能ブロックのテストはテスト下の機能ブ
ロックの中でまたは他の機能ブロックへレジスタの読出
および書込を許すように一時的に割込まれ得る。

この発明のこれらおよび他の目的および利点は、全体を
通して同じ参照番号が対応する部分を示す添付の図面と
関連して読まれると、次の詳細な説明からより十分に明
らかになるであろう。

好ましい実施例の説明 ここで図面を詳細に参照すると、第１図に１３１−のチ
ップＤＥＣディジタルシステムのためのこの発明のモジ
ュールのテスト構造の編成のブロック図が示される。理
解されるように、単一のチップ１０はＬＳＩ技術により
製作され、マイクロプロセッサまたはバスインターフェ
イスユニット（ＢＩＵ）部分１２およびＤＥＣ部分１４
を含む。ＤＥＣ部分１４はテストされるべき様々の機能
ブロック１６．１８．２０および２２を含む。たとえば
、機能ブロック１６はデータリンク制御器（ＤＬＣ）・
ブロックであってもよく、機能ブロック１８は時間スロ
ットアサイナ（Ｔ　Ｓ　Ａ）ブロックであってもよく、
機能ブロック２０はラインインターフェイスユニット（
ＬＩＵ）ブロックであってもよく、機能ブロック２２は
マルチプレクサ（ＭＵＸ）ブロックであってもよい。機
能ブロック１６ないし２２の各々は自己充足したモジュ
ールを形成するようにテストインターフェイス論理回路
セクション２４を含む。

ＢＩＵ部分１２は双方向性データバス３０、アドレスバ
ス３２、および制御信号ＲＥＡＤ、ＷＲＩＴＥ、ＣＳお
よびＲＥＳＥＴを介してもう１つの１．　Ｃ，チップ２
８上に位置するマイクロプロセッサ制御診断またはテス
ト装置２６と交信する。

アドレスバス３２またはＡ　（６−０）は７つの個々の
ビットＡ　（０）　、Ａ　（１）　、・・・Ａ（６）か
らなる。ＢＩＵ部分１２はＩ１０回路セクション３４、
読出／書込制御回路セクション３６、アドレスデコーダ
回路セクション３８およびテスト発生論理回路セクショ
ン４０を含む。

Ｉ１０回路セクション３４はＩ１０パッドドライブ３５
、データバスバッファ３７、および方向性情報ラッチま
たはレジスタ３９から形成される（第３図）。データバ
スバッファ３７はデータバス３０を個々のビットＢＩＵ
Ｄ（０）、・・・ＢＵＩＤ（７）から形成される双方向
性内部データバスＢＵＩＤ（７：０）とＦｉｌ互接続す
るために使われる。内部データバスＢＩＵＤ（７：０）
はそれぞれの機能ブロック上に位置する各テストインタ
ーフェイステスト論理回路セクション２４と同じく機能
ブロック１６−２２の各々に与えられる。読出／書込制
御回路セクション３６は人力として制御信号ＲＥＡＤ、
ＷＲＩＴＥ、およびＣＳを受取り、出力として（１）内
部レジスタ読出信号ＢＩＵＲＤ、および（２）内部レジ
スタ書込信号ＢＩＵＷＲを発生する。内部読出および書
込信号はすべてのレジスタにおける読出および書込を許
すようにそれぞれの機能ブロック上に位置する各テスト
インターフェイス論理回路セクション２４へと同じく機
能ブロック１６−２２の各々へ同様に与えられる。読出
／書込制御回路セクション３６は機能ブロック１６−２
２、テストインターフェイス論理回路セクション２４、
およびテスト発生論理回路セクション４０に送られるチ
ップリセット信号ＲＥＳＥＴを受取るということもまた
理解されるべきである。

アドレスデコード回路セクション３８はブロックセレク
ト信号ＢＩＵＳＥＬＤＬＣＳＢＩＵＳＥＬＴＳＡ、Ｂ　
ＩＵＳＥＬＬ　ＩＵ、およびＢＩＵＳＥＬＭＵＸを発生
するようにアドレスバスＡ（６−〇）でより高位の２つ
のビットＡ（５）およびＡ（６）をデコードする。ブロ
ック選択信号はテストのための特定の機能ブロックを選
択するために使われる。他の５つのビットＡ（４−０）
は個々のビットＢＩＵＡＤ（０）、・・・Ｂ　Ｉ　ＵＡ
Ｄ　（４）から形成される双方向性の内部アドレスバス
ＢｌＵＡＤ　（４−０）に与えられる。アドレスデコー
ダ回路セクション３８はまた７つのアドレスピッ）Ａ　
（６−０）の選択された組合わせをデコードすることに
よってテストレジスタ書込信号ＴＥＳＴＲＥＧＷＲＩを
発生する。内部アドレスバスＢＩ　ＤＡＤ　（４−０）
は機能ブロック１６−２２の各々に与えられる。

テスト発生論理回路セクション４０は入力として、（１
）制御読出信号ＲＥＡＤ、（２）内部レジスタ読出信号
ＢＩＵＲＤ、（３）内部レジスタ書込信号ＢＩＵＷＲ，
（４）テストレジスタ書込信号ＴＥＳＴＲＥＧＷＲＬお
よび（５）内部データバス３０の２つの下位のビットＢ
ＩＵＤ（０）およびＢＩＵＤ（１）を受取る。テスト発
生論理回路セクション４０は出力として、（１）ブロッ
クテストレジスタアクセス可能化信号ＴＥＳＴＲＥＧＥ
、（２）チップテスト起動信号ＴＥＳＴＧＬＯＢ、（３
）テスト読出信号ＴＥＳＴＲＤ。

（４）テスト方向信号ＴＥＳＴＤＩＲを発生する。

この発明のモジュールのテスト構造はＤＥＣ部分１４の
中の種々の機能ブロック１６−２２上に位置する複数個
のテストインターフェイス論理回路セクション２４およ
びＢＩＵ部分１２上に位置する関連した回路を持つテス
ト発生論理回路セクション４０からなる。マイクロプロ
セッサ制御テスタ２６はバスインターフェイスユニット
部分１２を介してテスト信号をテスト下の機能ブロック
に伝送することができ、データ信号をテスト下の機能ブ
ロックから受取る。ＢＩＵ部分１２は双方向性内部デー
タバスＢ　Ｉ　ＵＤ　（７−０）および双方向性内部ア
ドレスバスＢ　Ｉ　ＵＡＤ　（４−０）　を介して種々
の機能ブロックと交信する。

テスト発生論理回路セクション４０は機能ブロック１６
−２２のうちのどの１つまたはそれ以上のものがテスト
されるべきかをそれをテストモードに置くことによって
制御するまたは決定するために使われる。テストされる
べき選択された機能ブロック上のテストインターフェイ
ス論理回路セクション２４はＢＩＵ部分１２のＩ１０回
路セクション３４へ、個々のデータビットＢ　ＩＵＤ　
（０）・・・Ｂ　ＩＵＤ　（７）がどのようにテストの
間入力および出力として使われるべきかを示すデータ方
向情報を伝送する。データ方向情報はテストの間にこの
情報に括づいてデータバスバッファ３７を修正するＩ１
０回路セクション３４の中の方向情報ラッチ３９にスト
アされる。結果として、Ｉ／Ｏバツドドライバ３５はデ
ータ方向情報ラッチ３９により示される方向に駆動する
。

種々の機能ブロック１６−２２上のテストインターフェ
イス論理回路セクション２４の各々は構成においてすべ
て全く同様でもよいので、テストインターフェイス論理
回路セクションの１つの実現化例を示すことで十分であ
るであろう。他の実現化例がたしかに可能であるという
ことは当業者に明らかであるはずである。適宜に、マル
チプレクサ（ＭＵＸ）機能ブロック２２上に位置するテ
ストインターフェイス論理回路セクション２４の略回路
図が第２図に図解される。理解されるように、ＭＵＸテ
ストインターフェイス論理回路セクション２４は入力と
して次の制御信号、（１）内部レジスタ読出信号ＢＩＵ
ＲＤ、（２）内部レジスタ書込信号ＢｒＵＷＲ，（３）
ブロック選択信号ＢＩＵＳＥＬＭＵＸ、（４）チップリ
セット信号ＲＥＳＥＴ、（５）ブロックテストレジスタ
アクセス可能化信号ＴＥＳＴＲＥＧＥ、および（６）チ
ップテスト起動信号ＴＥＳＴＧＬＯＢを受取る。

Ｍ　Ｕ　Ｘテストインターフェイス論理回路セクション
２４は出力として種々の内部テストブロック信号ＴＥＳ
ＴＩ、ＴＥＳＴ２、・・・ＴＥＳＴ６を伝送する。イン
ターフェイス論理セクション２４の成る回路構成要素は
また双方向性内部データバスＢＩＵＤ（７，０）によっ
てＢＩＵ部分１２と内部接続しかつ交信する。

ＭＵＸテストインターフェイス論理回路セクション２４
は８つの個々のビットラッチＬＯ−Ｌ７およびテストデ
コーダ４３から形成されるテストレジスタ４１を含む。

テストレジスタ４１は２進の「１」ないし２進のｒ２５
５Ｊをその出力ＱＯ１・・・Ｑ７上にストアできるので
、これは２５５までの異なったテストがマルチプレクサ
機能ブロック２２上で行なわれることを可能にする。テ
ストレジスタのすべての出力かＯ状態のとき、このこと
はテストモード状態なしを示す。理解されるように、ラ
ッチＬＯ−Ｌ７の各々のリセットノードＲはチップリセ
ット信号ＲＥＳＥＴを受取るために接続される。リセッ
ト信号が活性（）＼イまたは論理「１」）であるとき、
出力ＱＯ・・・Ｑ７は、マルチプレクサ機能ブロック２
２をテストモードから取出すようにすべてＯ状態にクリ
アされる。各ラッチのラッチ可能化ノードＬはライン４
２上で制御信号Ｃ１に接続される。それぞれのラッチＬ
０…Ｌ７のデータ人力ノードＴＯ・・・Ｔ７は内部デー
タバスＢＩＵＤ（７：０）の対応する個々のビットＢ　
ｒＵＤ　（０）・・・ＢＩＵＤ（７）からデータを受取
るために接続される。制御信号Ｃ１がノ＼イまたは論理
「１」レベルにあるとき、個々のビットＢｒＵＤ（０）
・・・ＢＩＵＤ（７）上のデータはそれぞれのラッチＬ
０…Ｌ７の中にロードされるまたは書込まれるであろう
。制御信号Ｃ１がローまたは論理「０」レベルにいくと
、ロードされたデ−夕はそれらのそれぞれの出力ＱＯ・
・・Ｑ７にラッチされるであろう。

制御信号Ｃ１はＮＡＮＤ論理ゲートＮＤＩ、インバータ
■１、Ｉ２、伝送ゲートＴＧＩ、およびＮ−チャネルト
ランジスタＮ１を含む関連したテスト回路４５から発生
される。論理ゲートＮＤＩの一方の人力はブロック選択
信号ＢＩＵＳＥＬＭＵＸを受取り、論理ゲートＮＤ１の
他方の入力はテストレジスタアクセス可能化信号ＴＥＳ
ＴＲＥＧＥを受取る。内部レジスタ書込信号Ｂ　Ｉ　Ｕ
ＷＲはライン４４で伝送ゲートＴＧＩの信号人力ノード
に接続される。信号Ｂ　ＩＵＳＥＬＭＵＸＳＴＥＳＴＲ
ＥＧＥ、およびＢＩＵＷＲがすべて活性（ハイまたは論
理「１」）であるとき、伝送ゲートＴＧ１は内部レジス
タ書込信号Ｂ　Ｉ　ＵＷＲをライン４４上の信号人力ノ
ードからライン４２上の信号出力ノードまで通過させる
ように閉じられるであろう。この書込信号はこのように
制御信号Ｃ１を規定する。選択信号ＢＩＵＳＥＬＭＵＸ
はＢＩＵ部分１２の中のアドレスデコーダ回路セクショ
ン３８から得られるので、マルチプレクサ機能ブロック
２２は適切なアドレスがデコードされたときテストのた
めに選択される。

テストデコーダ４３は複数個のＮＡＮＤ論理ゲー１−Ｎ
ＤＩＯｌ…ＮＤ１０６、複数個のインバータＩ／Ｏ】・
・・■１０６、および複数個の２つの入力のＮＡＮＤ論
理ゲートＮＤ４０１…ＮＤ４０６を含む。

ＮＡＮＤゲートＮＤＩＯＩ…ＮＤ１０６への入力はラッ
チＬ０…Ｌ７の種々の出力から接続される。ゲートＮＤ
ＩＯＩの出力はテストレジスタ４１が２進の「１」をス
トアしたときのみ低論理レベルへ行く。ゲートＮＤ１０
２の出力はテストレジスタ４１が２進の「２」をストア
したときのみ低論理レベルへ行き、そして以ド同様であ
る。ＮＡＮＤゲートＮＤＩＯＩ…ＮＤ１０６の出力はイ
ンバータＩ　１０１・・・Ｉ／Ｏ６のそれぞれの人力に
接続される。これらのインバータの出力はＮＤ４０１…
ＮＤ４０６の中の対応する２つの入力のＮＡＮＤゲート
に１つの人力として接続される。ゲートＮＤ４０１…Ｎ
Ｄ４０６の他方の入力はライン４８でテストブロック可
能化１２号Ｃ２を受取るために通例−緒に接続される。

テストブロック可能化信号Ｃ２が高レベルにあるときの
みインバータ■１０１・・・Ｉ／Ｏ６からのデコードさ
れたテストモード信号の１つは、テストされる機能ブロ
ック２２に送られる対応する内部テスト信号ＴＥＳＴＩ
、ＴＥＳＴ２、・・・ＴＥＳＴ６の１つを発生するのが
可能となる。

発生するのが可能となる。

ライン４８上のテストブロック可能化信号Ｃ２は、ＮＡ
ＮＤ論理ゲートＮＤ２、ＮＤ３、ＮＤ４、インバータＩ
３、Ｉ４．１５、Ｉ６、ＮＯＲ論理ゲートＮＲＩ、ＮＲ
２、ＮＲ３、およびテスト可能化フリップフロップＦ１
をさらに含む関連したテスト回路４５から発生される。

ＮＡＮＤ論理ゲ−）ＮＤ２はその一方の人力で内部レジ
スタ書込信号ＢＩＵＷＲを受取り、その他方の入力でテ
ストレジスタ可能化信号ＴＥＳＴＲＥＧＥを受取る。

Ｂ　ＩＵＷＲおよびＴＥＳＴＲＥＧＥの両方の信号が活
性（ハイまたは論理「１」）であるとき、テスト可能化
フリップフロップＦ１はリセットになり、それで出力Ｑ
は「０」になりかつ出力Ｑは「１」となるであろう。こ
のように、テストブロック可能化信号Ｃ２はテストＣ：
号（すなイっち、内部テスト信号ＴＥＳＴＩ・・・ＴＥ
ＳＴ６のうちの１つ）の発生を妨げるようにローになる
であろう。

また、ＮＯＲ論理ゲートＮＲ２およびインバータ■６は
、もしテストレジスタ４１の内容が０であれば、フリッ
プフロップＦ１の出力Ｑを「０」にかつＱを「１」にセ
ットするために使われる。このように、テストブロツク
口工能化信号ｃ２はテスト信号の発生を避けるように再
びローになるであろう。

もしテストレジスタ４１が非Ｏ（すなわち、・・・００
１）である内容を持つのであれば、ＮＡＮＤ論理ゲート
ＮＤ１０１の出力はローになるであろう。信号Ｂ　ＩＵ
ＤＲＤ、Ｂ　ＩＵＳＥＬＭＵＸ、およびＴＥＳＴＲＥＧ
Ｅがすべて活性（ハイまたは論理「１」）であるとき、
伝送ゲートＴＧ２、ＮＯＲ論理ゲートＮＲ４、インバー
タＩ７、およびＮ−チャネルトランジスタＮ２から構成
される装連のテスト回路４５は、方向情報ドライバとし
て機能する１組のＮチャネル制御トランジスタＴ１−Ｔ
６をオンになるようにするであろう。このことはそれぞ
れのトランジスタＴＩ−Ｔ６のソースに接続される個々
のビットＢＩＵＤ（０）・・・ＢＩＵＤ　（７）の成る
ものをプルダウンするのに役立つ。いかなるトランジス
タも個々のビットＢＩＵＤ　（０）およびＢＩＬＩＤ（
１）に接続されていないので、これらはハイレベルに浮
動しているようにしておかれる。トランジスタＴ　１−
Ｔ６の特定の接続は個々のビットが入力としてまたは出
力として使われるべきかどうかを決定する。もし特定の
個々のビットラインが入力として使われることになって
いるのであれば、ラインはＯにプルダウンされなければ
ならない。この情報は第３図の方向情報ラッチまたはレ
ジスタ３つの中にストアされる。もし特定の個々のビッ
トラインが出力として使われることになっているのであ
れば、ラインはハイに浮動しているようにしておかれる
べきである。他のテストモード２ないし６の各々に対し
て、その同様の方向情報ドライバは含まれなければなら
ず、対応する論理ゲートＮＤ１０２ないしＮＤ１０６か
らのそれぞれのデコードされたテストモード信号に接続
されなければならないということが理解されるべきであ
る。

テストブロック可能化フリップフロップＦ１の出力Ｑは
まだハイレベルにあるので、制御信号Ｃ２はローであり
いかなる内部テスト信号も発生されないであろう。内部
レジスタ読出信号ＢＩＵＲＤはその後縁でハイからロー
へ遷移するとき、フリップフロップの出力Ｑはローレベ
ルになるであろう。しかしながら、内部テスト信号（す
なわち、ＴＥＳＴＩ）を発生するように、起動信号ＴＥ
ＳＴＧＬＯＢがハイにいくまで、テストブロック可能化
信号Ｃ２はハイレベルにはまだ行かないであろう。

ＢＩＵ部分１２のＩ／Ｏ回路セクション３４の中の方向
情報ラッチまたはレジスタ３９（第３図）の略回路図が
第３図に図解される。データ方向レジスタ３９は複数個
のデータ方向ラッチＤＬＯ・・・ＤＬ７からなる。再び
、各データ方向ラッチのリセットノードＲはチップリセ
ット信号ＲＥＳＥＴに接続される。リセット信号が活性
（ハイまたは論理「１」）であるとき、データ方向制御
信号ＤＩＲ（０）・・・ＤＩＲ（７）に対応する出力Ｑ
Ｏ・・・Ｑ７はすべて初めは０状態にクリアされる。各
ラッチのラッチ可能化ノードτはライン５２でテスト読
出信号ＴＥＳＴＲＤを受取るために接続される。想起さ
れるであろうように、テスト続出信号はテスト発生論理
回路セクション４０（第１図）により発生される。

それぞれの方向ラッチＤＬＯ・・・ＤＬ７のデータ人力
ノードＤＯ・・・Ｄ７はテストインターフェイス論理回
路セクション２４に位置する方向情報ドライバ（すなわ
ち、トランジスタＴ１ないしＴ６）により発生されるよ
うな個々のビットＢＩＵＤ（０）・・・ＢＩＵＤ（７）
の方向データを受取るために接続される。テスト読出信
号ＴＥＳＴＲＤが活性（ハイまたは論理「１」）である
とき、個々のビットラインＢＩＵＤ（０）・・・ＢＩＵ
Ｄ（７）の方向データはそれらのそれぞれのデータ方向
ラッチＤＬＯ・・・ＤＬ７にロードされるまたは書込ま
れるであろう。テスト読出信号ＴＥＳＴＲＤが非活性（
ローまたは論理「０」）に行くとき、ロードされた方向
データはデータ方向制御信号ＤＩＲ（７：　０）と呼ば
れるそれぞれの出力ＱＯ・・・Ｑ７でラッチされるであ
ろう。これらのデータ方向制御信号は個々のデータ方向
制御信号ＤＩＲ（０）・・・ＤＩＲ（７）から形成され
、ＢＩＵ部分１２のＩ／Ｏ回路セクション３４の中に位
置するＩ１０パッドドライバ３５に送られる。これらの
Ｉ１０パッドドライバはデータバスバッファ３７のデー
タ方向をセットするためにテスト方向信号ＴＥＳＴＤＩ
Ｈに応じてこれらのデータ方向制御信号を使うであろう
。想起されるであろうように、ライン５３のテスト方向
信号（第１図）は、下文に説明されるであろうように、
テスト発生論理回路セクション４０により発生される。

バスインターフェイスユニットＢＩＵ部分１２に位置す
るテスト発生論理回路セクション４０の略回路図が、第
４図に図解される。テスト発生論理回路セクション４０
は次の出力、（１）ライン５５のテストレジスタアクセ
ス可能化信号ＴＥＳＴＲＥＧＥ、（２）ライン５７のチ
ップテスト起動信号ＴＥＳＴＧＬＯＢ、（３）ライン５
２のテスト読出信号Ｔ、ＥＳＴＲＤ、および（４）ライ
ン５３のテスト方向信号ＴＥＳＴＤＩＲを発生するため
に使われる。テスト発生論理回路セクション４０は人力
として次の制御信号、（１）ライン５９で読出／書込制
御回路セクション３６からの読出信号ＲＥＡＤ、（２）
ライン６１で制御回路セクション３６からのチップ選択
信号Ｃ３，（３）ライン６３でアドレスデコーダ回路セ
クション３８からのテストレジスタ書込信号ＴＥＳＴＲ
ＥＧＷＲＩ、（４）ライン６５で制御回路セクション３
６からのチップリセット信号ＲＥＳＥＴ、（５）ライン
６７で制御回路セクション３６からの内部レジスタ読出
信号ＢＩＵＲＤ、および（６）ライン６９で制御回路セ
クション３６からの内部レジスタ書込信号ＢＩＵＷＲを
受取る。テスト発生論理回路セクション４０の成る回路
構成要素はまた個々のデータビットラインＢＩＵＤ（０
）およびＢＩＵＤ（１）と相互接続しかつそれで交信す
る。

テスト発生論理回路セクション４０はテストラッチＴＬ
ＯおよびＴＬＩから形成される２つのビットのレジスタ
５４を含む。ラッチＴＬＯおよびＴＬｌのデータ人力ノ
ードＤＯおよびＤｌは内部データバスＢＩＵＤ（７：０
）のそれぞれの個々のビットラインＢＩＵＤ（０）およ
びＢＩＵＤ（１）からのものである。もしレジスタ５４
の出力が０状態であるならば、それぞれのライン５５お
よび５７上の信号ＴＥＳＴＲＥＧＥおよびＴＥＳＴＧＬ
ＯＢは不能化される。ライン６５のリセット信号ＲＥＳ
ＥＴは最初にレジスタ５４を（０゜０）にセットするた
めに使われる。レジスタ５４は活性（ハイまたは論理「
１」）になりつつあるライン６３上のテストレジスタ書
込信号ＴＥＳＴＲＥＧＷＲＩの印加により個々のライン
ＢＩＵＤ（０）およびＢＩＵＤ（１）のデータとともに
書込まれてもよい。第１の書込信号ＢＩＵＷＲの後縁で
（Ｍ号Ｔ　Ｅ　Ｓ　ＴＲＥ　ＧＷＲＩがハイのレベルで
、テストアクセス可能化信号ＴＥＳＴＲＥＧＥは活性（
ハイまたは論理「１」）になるであろう。

結果として、テストされているマルチプレクサ機能ブロ
ック２２は第２の書込信号ＢＩＵＤＷＲの印加でそのテ
ストレジスタ４１は非Ｏ値とともに書込まれるであろう
。これは両方の信号ＢＩＵＳＥＬＭＵＸおよびＴＥＳＴ
ＲＥＧＥが活性であるであろうから伝送ゲートＴＧ１（
第２図）が閉じられるであろうからである。この第２の
書込信号Ｂ　Ｉ　ＵＷＲの後縁において、信号ＴＥＳＴ
ＲＥＧＥは信号ＴＥＳＴＲＥＧＷＲＩがローのレベルに
あるであろうから非活性の状態に戻るであろう。

レジスタ５４は活性に行きつつある第２のテストレジス
タ書込信号ＴＥＳＴＲＥＧＷＲＩの印加により個々のビ
ットラインＢＩＵＤ（０）およびＢＩＵＤ（１）の中の
同じ最初の非０データとともに再びここで書込まれるで
あろう。このように、第３の書込信号ＢＩＵＷＲの後縁
において、テストレジスタ可能化信号ＴＥＳＴＲＥＧＥ
は再び活性に行くであろう。

次に、個々のビットＢＩＵＤ（０）・・・ＢｒＵＤ（７
）のデータ方向情報は読出されデータ方向レジスタ３９
の中にストアされる（第３図）。これは活性に行きつつ
ある読出信号ＢＩＵＲＤの印加により達せられ、それは
順悉に、テスト読出信号ＴＥＳＴＲＤを活性に行くよう
にする。読出信号ＢＩＵＲＤの後縁において、テストレ
ジスタ可能化信号ＴＥＳＴＲＥＧＥは非活性となるであ
ろう。

また、テスｉ・読出信号ＴＥＳＴＲＤは非活性となり、
データ方向情報がレジスタ３つの方向ラッチＤＬＯ・・
・Ｄｌ７の中でラッチされるようにするであろう。

この読出信号ＴＥＳＴＲＤの後縁は、チップ選択信号Ｃ
８が非活性（ハイまたは論理「１」）となるとき、テス
ト方向信号ＴＥＳＴＤＩＲが活性となるようにするであ
ろう。このことは、順番に、Ｉ１０パッドドライバ３５
がレジスタ３９の中にストアされるデータ方向制御信号
ＤＩＲ（０）・・・ＤＩＲ（７）により示される方向に
おいて駆動するようにする。最後に、テスト起動信号Ｔ
ＥＳＴＧＬＯＢを活性（ハイまたは論理「１」）にする
、チップ選択信号が非活性となった後、読出信号ＲＥＡ
Ｄは活性（ローまたは論理「０」）となるであろう。し
たがって、内部テスト信号ＴＥＳＴＩ・・・ＴＥＳＴ６
はテスト下の機能ブロックに送られる。ここで、マイク
ロプロセッサ制御テスタ２６はテストの目的のために双
方向性内部データバスＢＩＵＤ（７：０）でマルチプレ
クサ機能ブロック２２と交信することができる。

第１図ないし第４図のテスト発生論理回路セクション４
０およびテストインターフェイス論理回路セクション２
４のより詳細な動作は、第５Ａ図ないし第５Ｂ図の（ａ
）ないしく１）に示される波形図に関連して、ここで説
明されるであろうし、それはこの発明のさらに進んだ理
解を助けるのに有用である。マルチプレクサ機能ブロッ
ク２２はテストの目的のために選択されるように望まれ
るものであると仮定されるであろう。時間を定められた
事象のシーケンスはここで時間ｔｏないしｔ３８の間に
記述されるであろう。

時間ｔｏにおいて、テスタ２６からの第５Ａ図（ｅ）に
示されるアドレスＡＤ　（６−０）は、ライン６３上に
テストレジスタ書込信号ＴＥＳＴＲＥＧＷＲＩを発生す
るように、８１０部分１２の中のアドレスデコード回路
セクション３８によりデコードされ、それは時間ｔ１に
おいて活性になり、第５Ａ図（ｆ）に図解される。その
後、第５Ａ図（ｃ）および第５Ａ図（ｂ）に示されるよ
うに、チップ選択信号Ｃ８および書込信号ＷＲＩ　ＴＥ
は、それぞれの時間ｔ３およびｔ４で活性になるであろ
う。時間ｔ５において、第５Ａ図（ｄ）および第５Ａ図
（ｍ）に示されるように、データバス３０および内部デ
ータバスＢＩＵＤ（７：ｔ））の中のデータは変化する
であろう。同じ時間ｔ５において、第５Ａ図（迂）に示
されるような、内部レジスタ書込信号Ｂ　Ｉ　ＵＷＲは
活性となるであろう。結果として、２つの下位のビット
ＢＩＵＤ（０）およびＢＩＵＤ（１）はレジスタ５４の
テスト発生ラッチＴＬＯおよびＴＬｌに読込まれるであ
ろう。

チップ選択信号Ｃ８および書込信号ＷＲＩＴＥが時間ｔ
６において非活性となるとき、内部レジスタ書込信号Ｂ
ＩＵＷＲは時間ｔ７で非活性となるであろう。書込信号
Ｂ　Ｉ　ＵＷＲの時間ｔ７の後縁で、第５Ａ図（ｇ）に
示されるように、ライン５５のテストレジスタ可能化信
号ＴＥＳＴＲＥＧＥは活性となるであろう。ここで、ア
ドレスＡＤ（６−０）は時間ｔ８で変化するであろう。

アドレスデコーダ回路セクション３８は、第５Ａ図（ｎ
）で示されるように、マルチプレクサブロック選択信号
ＢＩＵＳＥＬＭＵＸが時間ｔ９で活性になるように新し
いアドレスをデコードするであろうし、第５Ａ図（ｆ）
に示されるように、テストレジスタ書込信号ＴＥＳＴＲ
ＥＧＷＲＩが時間ｔｌＯで非活性となるようにするであ
ろう。

それぞれの時間ｔｌｌおよび【１２において、チップ選
択信号および書込信号は再び活性となるであろう。時間
【１３で、それぞれ第５Ａ図（ｄ）および第５Ａ図（ｍ
）に示されるように、データバス３０および内部データ
バスＢ　Ｉ　ＵＤ　（７−０）の中のデータは再び変化
するであろう。この時間ｔ１３において、内部書込信号
ＢＩＵＷＲはまた、データをマルチプレクサブロック２
２のテストレジスタ４１の中にロードするように、活性
となるであろう。次に、それぞれの時間【１４およびｔ
１５でチップ選択信号Ｃ８および書込信号ＷＲＩＴＥは
再び非活性となるであろうし、そのことは内部書込信号
Ｂ　Ｉ　ＵＷＲが時間ｔ１６でローに行くようにする。

時間ｔ１６の内部書込信号ＢＩＵＷＲの後縁はテストレ
ジスタ可能化信号が時間ｔ１７で非活性となるようにす
る。時間ｔ１８で、アドレスＡＤ　（６−０）は再び変
更されるであろうし、それでそれぞれの時間ｔ１９およ
びｔ２０において、アドレスデコーダ回路セクション３
８は、テストレジスタ書込信号ＴＥＳＴＲＥＧＷＲＩが
再び活性となるようにするであろうし、マルチプレクサ
ブロック選択信号ＢＩＵＳＥＬＭＵＸがローになるよう
にするであろう。

時間ｔ２１ａおよびｔ２１ｂで、チップ選択信号および
書込信号は再び活性となるであろうし、時間ｔ２２で、
データバス３０の中のデータは時間ｔ５で送られた最初
のデータに変化して戻るであろう。また、時間ｔ２２で
、内部書込信号ＢＩＵＷＲは同じ最初のデータをテスト
発生レジスタ５４に書込むように活性となるであろう。

時間ｔ２３で、チップ選択信号および書込信号はここで
非活性状態に戻るであろうし、そのことは内部書込信号
Ｂ　Ｉ　ＵＷＲが時間ｔ２４で非活性となるようにする
。時間ｔ２４の第３の書込信号の後縁は、テストレジス
タ可能化信号ＴＥＳＴＲＥＧＥが再び活性となるように
するであろう。

時間ｔ２５で、アドレスＡＤ　（６−０）は再び変えら
れ、アドレスデコーダ回路セクション３８は、テストレ
ジスタ書込信号が時間ｔ２６で非活性となるように、マ
ルチプレクサブロック選択信号が時間ｔ２７で活性にな
るように同じものをデコードする。時間ｔ２８ａおよび
ｔ２８ｂで、第５Ａ図（Ｃ）の中のチップ選択信号σ否
および第５Ａ図（ａ）の中の読出信号ＲＥＡＤは活性と
なるであろう。このことは第５Ａ図（ｋ）の中に示され
る内部レジスタ読出信号ＢＩＵＲＤが時間ｔ２９で活性
になるようにする。この読出信号はその後トランジスタ
Ｔｌ−７６から形成されるデータ方向ドライバがオンに
されるようにし、方向データがＩ１０回路セクション３
４の中のデータ方向ラッチ３９のデータ人力ノードに送
られるのをｒ＋１能にする。

内部テストレジスタ読出信号が時間ｔ２９でハイになる
とき、このことはまた第５Ａ図（ｉ）で示されるように
ライン５２上のテスト読出信号ＴＥＳＴＲＤが時間ｔ３
０で活性になるようにする。

その結果、データ方向情報ＤＩＲ（０）・・・ＤＩＲ（
７）はレジスタ３９の方向ラッチＤＬＯ・・・ＤＬ７の
中にストアされるであろう。第５Ａ図（ａ）の中の読出
信号ＲＥＡＤが時間ｔ３１で非活性になるとき、このこ
とは内部レジスタ読出信号が時間ｔ３２で非活性になる
ようにする。このことは、順番に、ライン５５のテスト
レジスタ可能化信号およびライン５２のテスト読出信号
が非活性になるようにする。時間ｔ３３で非活性になり
つつあるテスト読出信号の後縁はデータ方向情報ＤＩＲ
（０）・・・ＤＩＲ（７）がラッチＤＬＯ・・・ＤＬ７
の中でストアされるまたはラッチされるようにする。

チップ選択信号Ｃ８が時間ｔ３４で非活性になると、こ
のことは第５Ａ図（ｊ）で示されるようにライン５３の
テスト方向信号ＴＥＳＴＤＩＲが時間ｔ３５で活性にな
るようにする。結果として、Ｉ１０パッドドライバ３５
はデータバスをデータ情報ＤＩＲ（０）・・・ＤＩＲ（
７）によりセットされる方向に駆動する。時間ｔ　３５
ａで、マイクロプロセッサ制御テスタ２６はデータをテ
スト下のマルチプレクサ機能ブロックのテスト入力の中
に書込むことを許される。最後に、読出信号ＲＥＡＤは
、第５Ａ図（ｈ）に示されるように、ライン５７のテス
ト起動信号ＴＥＳＴＧＬＯＢが時間ｔ３７で活性になる
ように、時間ｔ３６で活性となる。このことは、順番に
、時間ｔ３８の内部テスト信号ＴＥＳＴ２がテストイン
ターフェイス論理回路セクション２４から発生されるよ
うにし、それはそのとき適合されテスト下の機能ブロッ
クに送られ、第５Ａ図（Ｓ）に図解される。

１度テスト起動信号がそれもまた活性である読出信号と
ともに活性になると、テスタ２６はテスト下の機能ブロ
ックへデータを送る、かつテスト下の機能ブロックから
データを受取るのを許される。前に記述された事象のシ
ーケンスは１度に２つ以上の機能ブロックのテストが可
能になるように修正され得るということが当業者に理解
されるはずである。このことは、テストされるべき種々
のブロックの中のテスト発生レジスタ５４およびテスト
レジスタ４１に交互に書込むことによって達せられる。

そのとき、データ方向情報を方向ラッチＤＬＯ・・・Ｄ
Ｌ７の中にロードするように、内部テストレジスタ読出
信号がテストレジスタ可能化信号が活性である状態で与
えられ得る。

成る選択された機能ブロックにテストを行なう過程の時
間、−時的にそのような機能のブロックのテストに割込
み、それですべての内部レジスタがテストの目的で直接
読出され得または書込まれ得ることが必要であるかもし
れない。この発明のモジュールのテスト構造のためのこ
の割込動作は第５Ｂ図（ａ）ないし第５Ｂ図（１）の波
形図に関連してここで説明されるであろう。割込の時間
を定められた事象のシーケンスは時間Ｔ１ないしＴ１４
の間に示される。マルチプレクサ機能ブロック２２がテ
ストされているということ、およびデータをＤＬＣ機能
ブロック１６の内部レジスタに書込むように、そのよう
なテストに割込むことが望まれるということが仮定され
るであろう。そのとき、ＭＵＸ機能ブロック２２のテス
トが再開されるであろう。

時間Ｔ１で、読出信号ＲＥＡＤは、第５Ｂ図（ａ）で示
されるように、非活性になる。時間Ｔ２で、アドレスＡ
Ｄ　（６−０）は変えられ、それでアドレスデコーダ回
路セクション３８はＤＬＣブロック選択信号が時間Ｔ３
で活性になるようにする。このことは第５Ｂ図（ｐ）に
図解される。

チップ選択信号Ｃ８が時間Ｔ４で活性になると、このこ
とはライン５７のテスト起動信号およびライン５３のテ
スト方向信号がそれぞれの時間Ｔ５およびＴ６で非活性
になるようにする。このことは第５Ｂ図（ｈ）および第
５Ｂ図（ｊ）で図解される。時間Ｔ７で、データバス３
０の中のデータは変えられる。時間Ｔ８および時間Ｔ９
の間で、書込信号および内部レジスタ書込信号は、ＤＬ
Ｃ機能ブロック１６上に位置する内部レジスタの中ヘデ
ータの書込を可能にするように、活性である。

時間ＴＩＯで、チップ選択信号Ｃ８は非活性になり、そ
のことはテスト方向信号が時間Ｔ１０ａで活性になるよ
うにする。時間ＴＩＯおよび時間Ｔｌｌの間で、アドレ
スＡＤ　（６−０）は、ＤＬＣ機能ブロック１６を非選
択するように、変えられる。チップ選択信号Ｃ８および
読出信号ＲＥＡＤが非活性であるＴＩＯおよびＴｌｌの
間のこの時間間隔で、Ｉ１０パッドドライバ３５は方向
ラッチ３９にストアされるデータ情報に基づき内部デー
タバスＢＩＵＤ（７＋Ｏ）を駆動している。

このことは、内部データバスがマルチプレクサ機能ブロ
ック２２をテストモードに戻す前に適切な値まで予充電
されることを可能にし、それでテスト人力はそれらにい
かなるグリッチも持たない。

読出信号が時間Ｔ１２で活性になると、このことはライ
ン５７のテスト起動信号ＴＥＳＴＧＬＯＢが時間Ｔ１３
で活性になるようにするであろう。

このことは、順番に、時間Ｔ１４の内部テスト信号ＴＥ
ＳＴ２が再び発生されるようにし、マルチプレクサ機能
ブロックのテストがその後再開され得る。

前述の詳細な説明から、この発明は種々機能ブロックが
バスインターフェイスユニット部分の再設計を必要とす
ることなく変えられ得る、単一のチップＤＥＣディジタ
ルシステムのためのモジュールのテスト構造を提供する
ということがこのように理解され得る。この発明のモジ
ュールのテスト構造は、機能ブロックの各々に形成され
、それで各ブロックが自己充足のモジュールとして動作
され得る、テストインターフェイス論理回路セクション
を含む。

さらに、テスト発生論理回路は、テストされるべき１つ
またはそれ以上の機能ブロックを選択するために使われ
るバスインターフェイスユニット部分に形成される。テ
スト下の選択された機能ブロックのテストインターフェ
イス論理回路セクションはデータ方向情報をバスインタ
ーフェイスユニットセクションに送り、どのように個々
のデータバスビットがテストの間入力および出力に使わ
れるべきかということを示す。さらに、テストは、テス
トされている機能ブロックと同じくもう１つの機能ブロ
ックのすべての内部レジスタに読出および書込を許すよ
うに、−時的に割込みされてもよい。

現在においてこの発明の好ましい実施例と考えられるも
のが図解され記述されたが、種々の変更および修正がな
されてもよく、均等物がこの発明の真の範囲から逸脱す
ることなくそれのエレメントと置換されてもよいという
ことが当業者により理解されるであろう。さらに、多く
の修正が、それの中心の範囲から逸脱することなく、特
定の状況または材料をこの発明の教示に適合するために
なされてもよい。したがって、この発明はこの発明を実
施するのに企図される最良のモードとして開示された特
定の実施例に限られるのではなく、この発明は前掲の特
許請求の範囲の範囲に入るすべての実施例を含むであろ
うということが意図されている。

【図面の簡単な説明】

第１図はこの発明の原理に従って構成される、モジュー
ルのテスト構造のブロック図である。 第２図は第１図の機能ブロックをテストするためのモジ
ュールのテスト構造で使われるテストインターフェイス
論理回路の略回路図である。 第３図は第１図のバスインターフェイスユニットのＩ１
０回路セクションの中のデータ方向ラッチの略回路図で
ある。 第４図は第１図の機能ブロックをテストするためのモジ
ュールのテスト構造で使われるテスト発生論理回路の略
回路図である。 第５Ａ図および第５Ｂ図の（ａ）ないしく１）は第１図
のモジュールのテスト構造の動作を理解するのに有用で
ある１組の波形図である。 図において１０は単一のチップであり、１２はマイクロ
プロセッサまたはバスインターフェイスユニット（ＢＩ
Ｕ）であり、１４はＤＥＣ部分であり、１６．１８．２
０および２２は機能ブロックであり、３４はＩ１０回路
セクションであり、３６は読出／書込制御回路セクショ
ンであり、３８はアドレスデコーダ回路セクションであ
り、４０はテスト発生論理回路セクションである。

Claims (15)

【特許請求の範囲】
1. （１）複数個の異なった機能ブロックを有する単一のチ
   ップにテストを行なうためのモジュールのテスト構造で
   あって、 双方向性データバス、アドレスバス、および制御信号を
   介してマイクロプロセッサ制御診断テスタ（２６）と交
   信するためのバスインターフェイスユニット手段（１２
   ）を含み、 前記バスインターフェイスユニット手段（１２）はＩ／
   Ｏ回路手段（３４）、読出／書込制御回路手段（３６）
   、アドレスデコーダ手段（３８）、およびテスト発生論
   理手段（４０）を含み、前記複数個の異なった機能ブロ
   ック（１６−２２）の各々は前記バスインターフェイス
   ユニット手段（１２）と交信するためのテストインター
   フェイス論理手段（２４）を含み、 前記アドレスデコーダ手段（３８）は、前記アドレスバ
   スに応答してテストのための１つまたはそれ以上の機能
   ブロック（１６−２２）を選択するための選択信号を発
   生するための、かつ選択された機能ブロックをテストモ
   ードにするために第１のテストレジスタ書込信号を発生
   するためのものであり、 前記テスト発生論理手段（４０）は、前記第１のテスト
   レジスタ書込信号および第１の書込信号に応答して第１
   のテストレジスタアクセス可能化信号を発生するための
   ものであり、 前記テストインターフェイス論理手段（２４）は前記第
   １のテストレジスタアクセス可能化信号、前記選択信号
   および第２の書込信号に応答して前記双方向性データバ
   スからテスト情報を受取るためのものであり、 前記テスト発生論理手段（４０）は第２のテストレジス
   タ書込信号および第３の書込信号に応答して第２のテス
   トレジスタアクセス可能化信号を発生するためのもので
   あり、 前記テストインターフェイス論理手段（２４）は前記第
   ２のテストレジスタアクセス可能化信号、前記選択信号
   および読出信号に応答して方向情報を前記双方向性デー
   タバスで方向ラッチ手段（３９）に伝送するためのもの
   であり、 前記テスト発生論理手段（４０）は前記読出信号および
   チップ選択信号に応答してテスト読出信号およびテスト
   方向信号を発生するためのものであり、 前記方向ラッチ手段（３９）は前記テスト読出信号に応
   答してデータ方向情報をストアするためのものであり、
   さらに 前記テスト方向信号に応答し前記双方向性ラッチ手段（
   ３９）にストアされた方向情報に基づき前記双方向性デ
   ータバスの中のデータ方向をセットするためのＩ／Ｏド
   ライバ手段を含み、 前記テスト発生論理手段（４０）は第２の読出信号に応
   答してテスト起動信号を発生するためのものであり、 前記テストインターフェイス論理手段（２４）は前記テ
   スト起動信号に応答して選択された機能ブロックのため
   の内部テスト信号を発生するためのものであるモジュー
   ルのテスト構造。
2. （２）他の機能ブロックのおよびテストされている機能
   ブロックのすべての内部レジスタの読出および／または
   書込を許すように、選択された機能ブロックのテストに
   一時的に割込むための手段をさらに含む、請求項１に記
   載のモジュールのテスト構造。
3. （３）前記テストインターフェイス論理手段（２４）が
   前記テスト情報を受取るためのかつストアするためのレ
   ジスタ（４１）を含む、請求項１に記載のモジュールの
   テスト構造。
4. （４）前記テストインターフェイス論理手段（２４）が
   前記テストレジスタ（４１）の出力に結合されデコード
   された信号を発生するためのデコード手段（ＮＤ１０１
   …ＮＤ１０６）をさらに含む、請求項３に記載のモジュ
   ールのテスト構造。
5. （５）前記テストインターフェイス論理手段（２４）が
   デコードされた信号およびテスト起動信号に応答し前記
   内部テスト信号を発生するための論理手段（ＮＤ４０１
   …ＮＤ４０６）をさらに含む、請求項４に記載のモジュ
   ールのテスト構造。
6. （６）前記テストインターフェイス論理手段（２４）が
   方向情報を前記方向ラッチ（３９）に伝送するための方
   向ドライバ手段をさらに含む、請求項５に記載のモジュ
   ールのテスト構造。
7. （７）前記テストレジスタ（４１）が複数個のラッチ（
   Ｌ０…Ｌ７）から形成される、請求項３に記載のモジュ
   ールのテスト構造。
8. （８）前記方向ドライバ手段が前記デコードされた信号
   に動作的に接続され方向情報を決定するための１組の制
   御トランジスタ（Ｔ１−Ｔ６）を含む、請求項６に記載
   のモジュールのテスト構造。
9. （９）前記テスト発生論理手段（４０）がテストレジス
   タ可能化信号およびテスト起動信号の発生を可能にする
   テスト発生ラッチを含む、請求項１に記載のモジュール
   のテスト構造。
10. （１０）複数個の異なった機能ブロックを有する単一の
    チップにテストをするためのモジュールのテスト構造で
    あって、 テスト発生論理回路（４０）を含みテストレジスタアク
    セス可能化信号およびテスト起動信号の発生を可能にす
    るための、かつテストのための１つまたはそれ以上の機
    能ブロックを選択するためのバスインターフェイスユニ
    ット手段（１２）と、前記複数個の機能ブロック（１６
    −２２）の各々に形成され、かつ前記テストレジスタア
    クセス可能化信号およびテスト起動信号に応答し、デー
    タ方向情報を前記バスインターフェイスユニット手段（
    １２）に送るための、かつテスト下の前記機能ブロック
    （１６−２２）およびマイクロプロセッサ制御テスタ（
    ２６）の間に交信を可能にするためのテストインターフ
    ェイス論理回路手段（２４）とを含む、モジュールのテ
    スト構造。
11. （１１）他の機能ブロックの、およびテストされている
    機能ブロックのすべての内部レジスタの読出および／ま
    たは書込を可能にするように、選択された機能ブロック
    のテストに一時的に割込むための手段をさらに含む、請
    求項１０に記載のモジュールのテスト構造。
12. （１２）前記バスインターフェイスユニット手段（１２
    ）が前記マイクロプロセッサ制御テスタ（２６）と交信
    するためにＩ／Ｏ回路（３４）、読出／書込制御回路（
    ３６）、アドレスデコーダ回路（３８）を含む、請求項
    １０に記載のモジュールのテスト構造。
13. （１３）前記テスト発生論理回路（４０）が、それが非
    ０出力状態を有するとき前記テストレジスタ可能化信号
    および前記テスト起動信号の発生を可能にする２ビット
    ラッチを含む、請求項１０に記載のモジュールのテスト
    構造。
14. （１４）前記テストインターフェイス論理回路手段（２
    ４）がテストレジスタ（４１）、デコーダ手段（４３）
    およびデータ方向ドライバ（Ｔ１−Ｔ６）を含む、請求
    項１０に記載のモジュールのテスト構造。
15. （１５）前記バスインターフェイスユニット手段（１２
    ）がテストのための１つまたはそれ以上の機能ブロック
    （１６−２２）を選択するために選択信号を発生するた
    めのアドレスデコーダ手段（３８）を含む、請求項１０
    に記載のモジュールのテスト構造。