JPH11261059A - ポリメタルゲート電極の作製方法 - Google Patents
ポリメタルゲート電極の作製方法Info
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- JPH11261059A JPH11261059A JP5772098A JP5772098A JPH11261059A JP H11261059 A JPH11261059 A JP H11261059A JP 5772098 A JP5772098 A JP 5772098A JP 5772098 A JP5772098 A JP 5772098A JP H11261059 A JPH11261059 A JP H11261059A
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- gate electrode
- resist
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Abstract
(57)【要約】
【課題】金属汚染がなく、微細なポリメタルゲート電極
を高精度に作製する。 【解決手段】上からＷ／ＴｉＮ／ポリシリコンからなる
積層膜上に反射防止膜を形成し、その上に成膜したＳｉ
Ｎ上にレジストを塗布し、ゲート電極配線用のレジスト
パターニングを行い、ドライエッチングによりパタン転
写を行う。レジスト除去および洗浄の後、酸化膜あるい
は窒化膜を成膜して金属露出部を皮膜し、上記皮膜を異
方性エッチングし、ポリシリコンのエッチング加工を行
うことでポリメタルゲート電極を作製する。
を高精度に作製する。 【解決手段】上からＷ／ＴｉＮ／ポリシリコンからなる
積層膜上に反射防止膜を形成し、その上に成膜したＳｉ
Ｎ上にレジストを塗布し、ゲート電極配線用のレジスト
パターニングを行い、ドライエッチングによりパタン転
写を行う。レジスト除去および洗浄の後、酸化膜あるい
は窒化膜を成膜して金属露出部を皮膜し、上記皮膜を異
方性エッチングし、ポリシリコンのエッチング加工を行
うことでポリメタルゲート電極を作製する。
Description
【０００１】
【発明の属する技術分野】本発明は、高速動作ＭＯＳト
ランジスタの作製におけるポリメタルゲート電極を形成
する方法に関するものであり、特に微細かつ、汚染のな
い高精度なポリメタルゲート電極作製方法に関する。
ランジスタの作製におけるポリメタルゲート電極を形成
する方法に関するものであり、特に微細かつ、汚染のな
い高精度なポリメタルゲート電極作製方法に関する。
【０００２】
【従来の技術】高速動作ＭＯＳトランジスタの作製では
より高速化を行うためにゲート寸法の精度を高めながら
微細化し、かつゲート材料の低抵抗化をはかっている。
低抵抗にするためにポリシリコンゲートからポリメタル
ゲートへと移行しつつあるが、これに伴い、新たな問題
がでてきた。
より高速化を行うためにゲート寸法の精度を高めながら
微細化し、かつゲート材料の低抵抗化をはかっている。
低抵抗にするためにポリシリコンゲートからポリメタル
ゲートへと移行しつつあるが、これに伴い、新たな問題
がでてきた。
【０００３】第１の問題は、メタル層の適用による汚染
の問題である。従来法ではポリシリコンエッチング時に
メタル層のメタルが基板に再付着してしまう。ゲート膜
上であるため洗浄能力のあるフッ酸洗浄などを行うこと
ができずゲートが金属汚染されトランジスタの信頼性や
特性が十分でない。
の問題である。従来法ではポリシリコンエッチング時に
メタル層のメタルが基板に再付着してしまう。ゲート膜
上であるため洗浄能力のあるフッ酸洗浄などを行うこと
ができずゲートが金属汚染されトランジスタの信頼性や
特性が十分でない。
【０００４】第２の問題は高精度加工の問題である。高
反射基板上でのリソグラフィには、反射基板段差による
ハレーション，基板段差による透明基板膜厚変動，レジ
スト膜厚変動によって起こる定在波，多重干渉などの問
題がある。この問題により、レジスト寸法は大きく変動
し、微細な加工を高精度で行うことは不可能となる。
反射基板上でのリソグラフィには、反射基板段差による
ハレーション，基板段差による透明基板膜厚変動，レジ
スト膜厚変動によって起こる定在波，多重干渉などの問
題がある。この問題により、レジスト寸法は大きく変動
し、微細な加工を高精度で行うことは不可能となる。
【０００５】そこで、反射防止膜を用いてこれらの問題
の低減が行われている。反射防止膜の例としてはＳｉＮ
Ｏなどがある。ＷやＡｌ等の金属上にＳｉＮＯ、等の反
射防止膜を、レジスト／反射防止膜界面の反射光と、反
射防止膜／基板界面からの反射光とがお互いに逆位相の
関係になるように反射防止膜の膜厚を制御して反射光を
低減する。
の低減が行われている。反射防止膜の例としてはＳｉＮ
Ｏなどがある。ＷやＡｌ等の金属上にＳｉＮＯ、等の反
射防止膜を、レジスト／反射防止膜界面の反射光と、反
射防止膜／基板界面からの反射光とがお互いに逆位相の
関係になるように反射防止膜の膜厚を制御して反射光を
低減する。
【０００６】しかし、ポリメタルゲート加工における膜
構造では、高反射Ｗ上に形成された膜厚変動を伴うＳｉ
Ｎ上のパターニングを行うため、単にＳｉＮ上の反射防
止膜を形成する方法ではＳｉＮの膜厚変動に対し、十分
な裕度を維持することはできない。なお、ポリメタルゲ
ートの従来例としては特開昭61−152076号がある。
構造では、高反射Ｗ上に形成された膜厚変動を伴うＳｉ
Ｎ上のパターニングを行うため、単にＳｉＮ上の反射防
止膜を形成する方法ではＳｉＮの膜厚変動に対し、十分
な裕度を維持することはできない。なお、ポリメタルゲ
ートの従来例としては特開昭61−152076号がある。
【０００７】
【発明が解決しようとする課題】ポリメタルゲートの採
用により低抵抗化は実現できても、反射防止技術が適確
に行われないと微細化，高精度化は達成されない。また
金属汚染があっては実用的なゲート電極作製方法とはな
らない。
用により低抵抗化は実現できても、反射防止技術が適確
に行われないと微細化，高精度化は達成されない。また
金属汚染があっては実用的なゲート電極作製方法とはな
らない。
【０００８】本発明の目的は、寸法精度が高く、かつ金
属汚染のないポリメタルゲート電極作製方法を提供する
ことにある。
属汚染のないポリメタルゲート電極作製方法を提供する
ことにある。
【０００９】
【課題を解決するための手段】上からＷ／ＴｉＮ／ポリ
シリコンからなる積層膜上に反射防止膜を形成する工
程、上記反射防止膜上にＳｉＮを製膜する工程、上記Ｓ
ｉＮ上にレジストを塗布し、ゲート電極配線用のレジス
トパターニングを行う工程、ＳｉＮ，反射防止膜，Ｗ，
ＴｉＮへドライエッチングにより転写を行う工程、レジ
スト除去後、フッ酸，硝酸混合液で洗浄する工程、酸化
膜あるいは窒化膜を成膜して金属露出部を皮膜する工
程、上記酸化膜あるいは窒化膜を異方性エッチングしポ
リシリコン面上の酸化膜あるいは窒化膜を除去する工
程、ポリシリコンのエッチング加工を行う工程を順次行
ってポリメタルゲート電極を作製することにより上記課
題は解決される。
シリコンからなる積層膜上に反射防止膜を形成する工
程、上記反射防止膜上にＳｉＮを製膜する工程、上記Ｓ
ｉＮ上にレジストを塗布し、ゲート電極配線用のレジス
トパターニングを行う工程、ＳｉＮ，反射防止膜，Ｗ，
ＴｉＮへドライエッチングにより転写を行う工程、レジ
スト除去後、フッ酸，硝酸混合液で洗浄する工程、酸化
膜あるいは窒化膜を成膜して金属露出部を皮膜する工
程、上記酸化膜あるいは窒化膜を異方性エッチングしポ
リシリコン面上の酸化膜あるいは窒化膜を除去する工
程、ポリシリコンのエッチング加工を行う工程を順次行
ってポリメタルゲート電極を作製することにより上記課
題は解決される。
【００１０】ＳｉＮの膜厚変動に対し効果的に反射防止
効果を得るためにＳｉＮ／Ｗ界面に反射防止膜を形成す
る。反射防止膜はＳｉＮxＯyを主成分とし、Ｓｉの組成
比で消衰係数ｋが決定されるため十分な反射防止効果を
得られる。これにより、微細パタンを高精度で得ること
が可能となる。
効果を得るためにＳｉＮ／Ｗ界面に反射防止膜を形成す
る。反射防止膜はＳｉＮxＯyを主成分とし、Ｓｉの組成
比で消衰係数ｋが決定されるため十分な反射防止効果を
得られる。これにより、微細パタンを高精度で得ること
が可能となる。
【００１１】反射防止膜は基板上に残ることになるが、
Ｎの組成比の高いＳｉＮxＯyを用いることにより、フッ
酸（１）／硝酸（４００）（重量比）の混合液に対し、
十分な耐性を持っているため横からのエッチングを抑え
ることができる。金属膜はゲート酸化膜が露出する前に
酸化膜あるいは窒化膜で覆われ、またエッチングにより
発生する金属を含んだ付着物はゲート酸化膜が露出する
前に洗浄される。このため金属汚染を受けることがな
い。
Ｎの組成比の高いＳｉＮxＯyを用いることにより、フッ
酸（１）／硝酸（４００）（重量比）の混合液に対し、
十分な耐性を持っているため横からのエッチングを抑え
ることができる。金属膜はゲート酸化膜が露出する前に
酸化膜あるいは窒化膜で覆われ、またエッチングにより
発生する金属を含んだ付着物はゲート酸化膜が露出する
前に洗浄される。このため金属汚染を受けることがな
い。
【００１２】
【発明の実施の形態】（実施例１）以下、本発明の実施
例を工程図である図１を用いて説明する。図において、
１はＳｉ基板、２はＳｉＯ2 膜、３はポリシコン膜、４
はＴｉＮ膜、５はＷ膜、６はＳｉＮxＯy反射防止膜、
７，９はＳｉＮまたはＬＰＣＶＤ−ＨＴＯ膜、８はレジ
スト膜である。
例を工程図である図１を用いて説明する。図において、
１はＳｉ基板、２はＳｉＯ2 膜、３はポリシコン膜、４
はＴｉＮ膜、５はＷ膜、６はＳｉＮxＯy反射防止膜、
７，９はＳｉＮまたはＬＰＣＶＤ−ＨＴＯ膜、８はレジ
スト膜である。
【００１３】図１（ａ）に示すようにポリメタルゲート
電極を形成する際、ＳｉＮまたはＬＰＣＶＤ−ＨＴＯ膜
７の膜厚変動に対し効果的に反射防止効果を得るために
Ｗ膜５上に反射防止膜６を形成した。反射防止膜上にＳ
ｉＮまたはＬＰＣＶＤ−ＨＴＯ７をデポし、この上にレ
ジストを塗布した。レジスト８のパターニング後、Ｓｉ
ＮまたはＬＰＣＶＤ−ＨＴＯ７，反射防止膜６，Ｗ膜
５，ＴｉＮ膜４へ順次ドライエッチングにより転写を行
った（図１(ｂ)）。レジスト８はアッシャーにより容易
に除去できた。
電極を形成する際、ＳｉＮまたはＬＰＣＶＤ−ＨＴＯ膜
７の膜厚変動に対し効果的に反射防止効果を得るために
Ｗ膜５上に反射防止膜６を形成した。反射防止膜上にＳ
ｉＮまたはＬＰＣＶＤ−ＨＴＯ７をデポし、この上にレ
ジストを塗布した。レジスト８のパターニング後、Ｓｉ
ＮまたはＬＰＣＶＤ−ＨＴＯ７，反射防止膜６，Ｗ膜
５，ＴｉＮ膜４へ順次ドライエッチングにより転写を行
った（図１(ｂ)）。レジスト８はアッシャーにより容易
に除去できた。
【００１４】この状態では、ポリシリコン３上はドライ
エッチングにより、金属汚染されているため、ポリシリ
コン３をわずかにウェットエッチし、金属汚染を取り除
いた（図１(ｃ)）。この際、フッ酸（１）／硝酸（４０
０）（重量比）の混合液を用いた。
エッチングにより、金属汚染されているため、ポリシリ
コン３をわずかにウェットエッチし、金属汚染を取り除
いた（図１(ｃ)）。この際、フッ酸（１）／硝酸（４０
０）（重量比）の混合液を用いた。
【００１５】反射防止膜としてＳｉＮ0.49Ｏ0.81を用い
ることにより、反射防止膜のサイドエッチ量は十分に抑
えることができた。反射防止膜としてＮの組成比が十分
大きいＳｉＮ0.78Ｏ0.55を用いると、反射防止膜のサイ
ドエッチ量は減り好ましい。
ることにより、反射防止膜のサイドエッチ量は十分に抑
えることができた。反射防止膜としてＮの組成比が十分
大きいＳｉＮ0.78Ｏ0.55を用いると、反射防止膜のサイ
ドエッチ量は減り好ましい。
【００１６】この洗浄により十分に金属汚染を除去し、
その後、数ｎｍの厚さのＬＰＣＶＤ−ＨＴＯまたはＳｉ
Ｎ９を形成して（図１(ｄ)）、異方性エッチングを行
い、金属露出部を皮膜した（図１(ｅ)）。続いてポリシ
リコン膜３の加工を行った（図１(ｆ)）。
その後、数ｎｍの厚さのＬＰＣＶＤ−ＨＴＯまたはＳｉ
Ｎ９を形成して（図１(ｄ)）、異方性エッチングを行
い、金属露出部を皮膜した（図１(ｅ)）。続いてポリシ
リコン膜３の加工を行った（図１(ｆ)）。
【００１７】ポリシリコンまで一気にエッチングを行う
従来法ではゲート酸化膜が顔を出すため金属を含んだエ
ッチング付着物を洗浄効果の高いフッ酸等の洗浄でとる
ことができずにトランジスタ特性が劣化したが、上記実
施例のようにして作製したポリメタルゲート電極は低抵
抗でかつ高い寸法精度を持っていた。しかも金属汚染が
なく、信頼性の高いトランジスタとなった。
従来法ではゲート酸化膜が顔を出すため金属を含んだエ
ッチング付着物を洗浄効果の高いフッ酸等の洗浄でとる
ことができずにトランジスタ特性が劣化したが、上記実
施例のようにして作製したポリメタルゲート電極は低抵
抗でかつ高い寸法精度を持っていた。しかも金属汚染が
なく、信頼性の高いトランジスタとなった。
【００１８】（実施例２）次に第２の実施例として、本
発明のポリメタルゲート電極作製方法を用いて半導体メ
モリ素子を作製した。図２は素子の製造の主な工程を示
す断面図である。ここでは代表的な製造工程のみを説明
したが、これ以外は通常の素子製造工程を用いた。ま
た、各工程の順番が前後しても本発明は適用できる。上
記素子製造工程におけるワード線７３を作製する工程で
はほとんどの工程に本発明を適用した。
発明のポリメタルゲート電極作製方法を用いて半導体メ
モリ素子を作製した。図２は素子の製造の主な工程を示
す断面図である。ここでは代表的な製造工程のみを説明
したが、これ以外は通常の素子製造工程を用いた。ま
た、各工程の順番が前後しても本発明は適用できる。上
記素子製造工程におけるワード線７３を作製する工程で
はほとんどの工程に本発明を適用した。
【００１９】図２（ａ）に示すように、Ｐ型のＳｉ半導
体７１を基板に用い、その表面に公知の素子分離技術を
用い素子分離領域７２を形成する。次に、実施例１に記
載した構造のワード線７３（ａ)〜(ｅ）を形成し、さら
に化学気相成長法を用いて例えば１５０ｎｍのＳｉＯ2
を被着し、異方的に加工してワード線の側壁にＳｉＯの
サイドスペーサ７４を形成する。次に、通常の方法でｎ
拡散層７５を形成する。次に図２（ｂ）に示すように、
通常の工程を経て多結晶Ｓｉまたは高融点金属シリサイ
ド、あるいはこれらの積層膜などから成るデータ線７６
を形成する。
体７１を基板に用い、その表面に公知の素子分離技術を
用い素子分離領域７２を形成する。次に、実施例１に記
載した構造のワード線７３（ａ)〜(ｅ）を形成し、さら
に化学気相成長法を用いて例えば１５０ｎｍのＳｉＯ2
を被着し、異方的に加工してワード線の側壁にＳｉＯの
サイドスペーサ７４を形成する。次に、通常の方法でｎ
拡散層７５を形成する。次に図２（ｂ）に示すように、
通常の工程を経て多結晶Ｓｉまたは高融点金属シリサイ
ド、あるいはこれらの積層膜などから成るデータ線７６
を形成する。
【００２０】次に図２（ｃ）に示すように、通常の工程
を経て多結晶Ｓｉからなる蓄積電極７８を形成する。そ
の後、Ｔａ2Ｏ5，Ｓｉ3Ｎ4，ＳｉＯ2 ，強誘電体、ある
いはこれらの複合膜などを被着し、キャパシタ用絶縁膜
７９を形成する。ひきつづき多結晶Ｓｉ，高融点金属，
高融点金属シリサイド、あるいはＡｌ，Ｃｕ等の低抵抗
な導体を被着しプレート電極８０を形成する。
を経て多結晶Ｓｉからなる蓄積電極７８を形成する。そ
の後、Ｔａ2Ｏ5，Ｓｉ3Ｎ4，ＳｉＯ2 ，強誘電体、ある
いはこれらの複合膜などを被着し、キャパシタ用絶縁膜
７９を形成する。ひきつづき多結晶Ｓｉ，高融点金属，
高融点金属シリサイド、あるいはＡｌ，Ｃｕ等の低抵抗
な導体を被着しプレート電極８０を形成する。
【００２１】次に図２（ｄ）に示すように、通常の工程
を経て配線８１を形成する。次に通常の配線層形成工程
やパッシベーション工程を経てメモリ素子を作製した。
を経て配線８１を形成する。次に通常の配線層形成工程
やパッシベーション工程を経てメモリ素子を作製した。
【００２２】次に、本発明のポリメタルゲート電極作製
方法を用いて形成したパタンについて説明する。図３は
製造したメモリ素子を構成する代表的なパタンのメモリ
部のパタン配置を示す。
方法を用いて形成したパタンについて説明する。図３は
製造したメモリ素子を構成する代表的なパタンのメモリ
部のパタン配置を示す。
【００２３】図３（ａ）は作製した第１の素子のパタン
の一例を示す。８２がワード線，８３がデータ線，８４
がアクティブ領域，８５が蓄積電極，８６が電極取り出
し孔のパタンである。ワード線８２を作製する工程にお
いて本発明を用いた。
の一例を示す。８２がワード線，８３がデータ線，８４
がアクティブ領域，８５が蓄積電極，８６が電極取り出
し孔のパタンである。ワード線８２を作製する工程にお
いて本発明を用いた。
【００２４】また、図３（ｂ）は作製した第２の素子の
パタンの一例を示す。８７がワード線，８８がデータ
線，８９がアクティブ領域，９０が蓄積電極，９１が電
極取り出し孔のパタンである。この例においても、ワー
ド線８７を作製する工程に本発明を用いた。
パタンの一例を示す。８７がワード線，８８がデータ
線，８９がアクティブ領域，９０が蓄積電極，９１が電
極取り出し孔のパタンである。この例においても、ワー
ド線８７を作製する工程に本発明を用いた。
【００２５】本発明を用いて作製した素子の特性は、従
来法を用いて作製した素子の特性と比較すると特性が良
好であった。具体的にはワード線の線幅のばらつきが小
さいことから、データの読み出しスピードが速く特性が
安定していた。また、金属汚染も防止できるため素子の
良品取得歩留まりも向上した。
来法を用いて作製した素子の特性と比較すると特性が良
好であった。具体的にはワード線の線幅のばらつきが小
さいことから、データの読み出しスピードが速く特性が
安定していた。また、金属汚染も防止できるため素子の
良品取得歩留まりも向上した。
【００２６】本実施例ではメモリＬＳＩについて示した
が、ロジックＬＳＩのゲートでも動作速度の安定および
向上がはかれ、良品歩留まりも向上した。その最大の理
由はゲート寸法制御性の向上である。
が、ロジックＬＳＩのゲートでも動作速度の安定および
向上がはかれ、良品歩留まりも向上した。その最大の理
由はゲート寸法制御性の向上である。
【００２７】
【発明の効果】本方法により、金属汚染がなく、微細な
ポリメタルゲート電極を高精度に作製できるようになっ
た。これにより高速動作を行う信頼性の高いトランジス
タを得ることができた。
ポリメタルゲート電極を高精度に作製できるようになっ
た。これにより高速動作を行う信頼性の高いトランジス
タを得ることができた。
【図１】本発明の第１の実施例を示す工程図。
【図２】本発明の半導体素子の製造方法を示す断面図。
【図３】本発明の半導体素子を構成する主なパタンの平
面図。
面図。
１…Ｓｉ基板、２…ＳｉＯ2 、３…ポリシリコン、４…
ＴｉＮ、５…Ｗ、６…ＳｉＮxＯy（反射防止膜）、７…
ＳｉＮまたはＬＰＣＶＤ−ＨＴＯ、８…レジスト、９…
ＬＰＣＶＤ−ＨＴＯまたはＳｉＮ、７２…素子分離領
域、７３(ａ−ｅ)，８２，８７…ワード線、７６，８
３，８８…データ線、７８，８５，９０…蓄積電極、８
０…プレート電極。
ＴｉＮ、５…Ｗ、６…ＳｉＮxＯy（反射防止膜）、７…
ＳｉＮまたはＬＰＣＶＤ−ＨＴＯ、８…レジスト、９…
ＬＰＣＶＤ−ＨＴＯまたはＳｉＮ、７２…素子分離領
域、７３(ａ−ｅ)，８２，８７…ワード線、７６，８
３，８８…データ線、７８，８５，９０…蓄積電極、８
０…プレート電極。
Claims (2)
- 【請求項１】上からＷ／ＴｉＮ／ポリシリコンからなる
積層膜上に反射防止膜を形成する工程、上記反射防止膜
上にＳｉＮを製膜する工程、上記ＳｉＮ上にレジストを
塗布し、ゲート電極配線用のレジストパターニングを行
う工程、ＳｉＮ，反射防止膜，Ｗ，ＴｉＮ層にドライエ
ッチングにより転写を行う工程、レジスト除去後、フッ
酸，硝酸混合液で洗浄する工程、酸化膜あるいは窒化膜
を成膜して金属露出部を皮膜する工程、上記酸化膜ある
いは窒化膜を異方性エッチングしポリシリコン面上の酸
化膜あるいは窒化膜を除去する工程、ポリシリコンのエ
ッチング加工を行う工程とからなることを特徴とするポ
リメタルゲート電極の作製方法。 - 【請求項２】請求項１における反射防止膜がＳｉＮxＯy
膜であることを特徴とするポリメタルゲートの作製方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5772098A JPH11261059A (ja) | 1998-03-10 | 1998-03-10 | ポリメタルゲート電極の作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5772098A JPH11261059A (ja) | 1998-03-10 | 1998-03-10 | ポリメタルゲート電極の作製方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11261059A true JPH11261059A (ja) | 1999-09-24 |
Family
ID=13063792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5772098A Pending JPH11261059A (ja) | 1998-03-10 | 1998-03-10 | ポリメタルゲート電極の作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11261059A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100390815B1 (ko) * | 2001-06-30 | 2003-07-12 | 주식회사 하이닉스반도체 | 게이트전극 형성 방법 |
| US6593219B2 (en) | 2000-08-02 | 2003-07-15 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating electrode structure and method for fabricating semiconductor device |
| KR100402239B1 (ko) * | 2001-06-30 | 2003-10-17 | 주식회사 하이닉스반도체 | 반도체소자의 금속 게이트 형성방법 |
| US6828242B2 (en) | 2001-08-23 | 2004-12-07 | Hitachi, Ltd. | Method for manufacturing semiconductor integrated circuit device |
| US6838327B2 (en) | 2002-03-11 | 2005-01-04 | Matsushita Electric Industrial Co., Ltd. | Method for manufacturing semiconductor device having insulating film with N—H bond |
| US6879043B2 (en) | 2000-10-30 | 2005-04-12 | Matsushita Electric Industrial Co., Ltd. | Electrode structure and method for fabricating the same |
-
1998
- 1998-03-10 JP JP5772098A patent/JPH11261059A/ja active Pending
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| US6838327B2 (en) | 2002-03-11 | 2005-01-04 | Matsushita Electric Industrial Co., Ltd. | Method for manufacturing semiconductor device having insulating film with N—H bond |
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