JPH04340255A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JPH04340255A
JPH04340255A JP14145491A JP14145491A JPH04340255A JP H04340255 A JPH04340255 A JP H04340255A JP 14145491 A JP14145491 A JP 14145491A JP 14145491 A JP14145491 A JP 14145491A JP H04340255 A JPH04340255 A JP H04340255A
Authority
JP
Japan
Prior art keywords
film
point metal
melting point
high melting
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP14145491A
Other languages
English (en)
Inventor
Atsushi Ishii
敦司 石井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP14145491A priority Critical patent/JPH04340255A/ja
Publication of JPH04340255A publication Critical patent/JPH04340255A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は半導体装置およびその
製造方法に関し、特に改良された配線構造とその容易な
製法を提供できるようにしたものに関する。
【0002】
【従来の技術】図2は従来の半導体装置のうち、特に2
層金属配線膜を形成した半導体装置の要部の断面構造図
である。
【0003】図において、1はシリコン単結晶などから
なる半導体基板(以下、単に基板と呼ぶ)、2は基板1
上に形成された第1の絶縁膜、3は第1の絶縁膜2上に
形成された第1の配線膜であり、4は第1の配線膜3を
被覆するように形成された第2の絶縁膜、5は第2の絶
縁膜4上に形成された第2の配線膜であり、5aは低抵
抗金属膜からなる主たる導電膜(以下、導電膜と呼ぶ)
、5bは導電膜5a上に形成された高融点金属膜である
【0004】次に、前記構成による従来の配線膜構造の
主要な製造工程について述べる。まず、予め所期の素子
部を形成した基板1に対してシリコン酸化膜を形成し、
第1の絶縁膜2とする。次いで、シリサイド、例えばタ
ングステンシリサイド(WSi)からなる金属膜をスパ
ッタ法で0.4μm程度の膜厚に形成し、レジストパタ
ーンをマスクに異方性エッチングし、レジストを除去し
第1の配線膜3とする。
【0005】続いて、第1の配線膜3を覆うように80
0℃程度の高温CVD法でシリコン酸化膜を0.1μm
の膜厚に形成し、さらにボロン,リンを含むシリコン酸
化膜(以下、BPSG膜と呼ぶ)を常圧CVD法で0.
8μm程度の膜厚に形成後、900℃程度の温度で熱処
理,リフローし、その後、再び高温CVD法でシリコン
酸化膜を0.1μm程度の膜厚に形成し、第2の絶縁膜
4とする。
【0006】さらに、第2の絶縁膜4上にAlもしくは
Al合金、例えばアルミ・銅(AlCu)などからなる
金属膜をスパッタ法で0.4μm程度の膜厚に形成し、
導電膜5aとした後、引き続き、高融点金属、例えばタ
ングステン(W)をスパッタ法で0.1μm程度の膜厚
に形成し、5bとする。その後、レジストパターンをマ
スクに異方性エッチングし、レジストを除去して、第2
の配線膜5とする。
【0007】このとき、高融点金属膜5bはレジストパ
ターニング時の転写光、例えば波長436nm(i線)
に対する反射率が約60%と高いため、高融点金属膜5
aでの反射光でハレーションが生じ、レジストパターン
が所定の線幅より細くなる。このあと、所定の処理を施
すことによって図2に示した構造の半導体装置を得る。
【0008】
【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されているので、第2の絶縁膜では下地
の第1の配線膜3のため必然的に段差部を生じる。この
段差部で第2の配線膜を写真製版する際、転写光が第2
の配線膜で反射する方向は段差の形状によって一定では
なく、特に反射率が高い場合、反射光でレジストが感光
するため、下地段差によってレジストパターンが変形し
(以下、ハレーションと呼ぶ)、第2の配線膜の仕上が
り加工精度が悪くなるという問題があった。
【0009】この問題を解決するために高融点金属の材
料を反射率の低い材料、例えば窒化チタン(TiN)等
に変更することが考えられるが、積層配線構造の本来の
目的であるストレスマイグレーション耐性及びエレクト
ロマイグレーション耐性の向上の観点から選択されるべ
き材料の選択技を限定する制約要因となり、材料の持つ
本来の特性を十分に生かせていなかった。
【0010】この発明は上記のような問題点を解消する
ためになされたもので、第2の配線膜での反射、つまり
高融点金属膜での反射を抑え、加工精度の高い半導体装
置およびその製造方法を提供することを目的とする。
【0011】
【課題を解決するための手段】この発明に係る半導体装
置は、高融点金属膜と低抵抗金属膜からなる配線構造に
おいて、高融点金属膜の表面が反射防止膜となる高融点
金属酸化物で被覆されるようにしたものである。
【0012】また、この発明に係る半導体装置の製造方
法は、高融点金属膜と低抵抗金属からなる配線構造を形
成する方法において、低抵抗金属膜を形成する工程と高
融点金属膜を形成する工程と高融点金属膜を酸化する工
程とを含むものである。
【0013】
【作用】この発明における半導体装置は、高融点金属膜
の表面を高融点酸化膜で被覆したことにより、光学的特
性から反射率が低くなるので、下地からの反射によるハ
レーションが防止でき、精度の高い配線加工が可能とな
る。
【0014】また、この発明における半導体装置の製造
方法においては、高融点金属膜を形成する工程の後、高
融点金属膜自身を酸化するようにしたので、製造工程を
1つ追加するだけで容易にその反射率を低減でき、かつ
転写する光の波長に合わせ、最適な反射率を選択できる
ため、下地からの反射によるハレーションが防止され、
パターニング精度が向上する。
【0015】
【実施例】以下、この発明の一実施例を図について説明
する。なお、従来の技術の説明と重複する部分は、適宜
その説明を省略する。
【0016】図1はこの発明の一実施例の半導体装置の
主要構造を示す断面図である。図において、1〜5,5
a,5bは従来のものと同じものである。5cは高融点
金属膜5b上に形成された高融点金属酸化膜等からなる
低反射膜である。
【0017】以下、このような構造の半導体装置の製造
方法を説明する。まず、基板1上にシリコン酸化膜を形
成し、第1の絶縁膜2とする。次いで、シリサイド膜を
0.4μm程度の膜厚に形成してパターニングし、第1
の配線膜3とする。さらに、高温CVD法によるシリコ
ン酸化膜,BPSG膜を所定の膜厚に形成し、第2の絶
縁膜とする。
【0018】続いて、第2の絶縁膜4上にAl合金から
なる金属膜を所定の膜厚に形成し、導電膜5aとした後
、引き続き、高融点金属膜、例えばWを形成し、高融点
金属膜5bとする。この後、酸素プラズマにさらすこと
で、高融点金属膜5bの表面の0.01μm程度を酸化
し、高融点酸化膜、つまり酸化タングステン膜(WO膜
)を形成して低反射膜5cとする。このWO膜はi線の
光に対する反射率は25%程度で、W単体の反射率60
%に比べると半分以下となり、低反射膜として広く用い
られているアモルファスシリコン膜の30%,TiN膜
の20%と比較して十分に低い反射率となる。その後、
レジストパターンをマスクとして異方性エッチングし、
レジスト除去後、第2の配線膜5とする。以上の工程を
経て、図1に示す半導体装置が完成する。
【0019】このような本実施例では、導電膜5aおよ
び高融点金属膜5bからなる第2の配線膜上に低反射膜
5cを形成したので、第2の配線膜のパターニング時に
下地反射の影響が小さくなり、下地段差によらない高い
精度のパターニングが実施できる。
【0020】また、上記実施例の製造方法によれば、高
融点金属膜を形成した後、それ自身を酸化するようにし
たので、反射率を低減するために新たに増す工程数を最
小限にすることができ、しかも、この低反射膜の存在に
よってパターニング精度が大きく向上する。
【0021】なお、上記実施例では、高融点金属膜とし
てタングステンをあげたが、チタン(Ti),モリブデ
ン(Mo)であってもよく、適宜選択されればよい。
【0022】また、低反射膜を形成する方法として、酸
素プラズマで酸化する例をあげたが、炉中での酸化,酸
化イオン注入,待機中でのホットプレートベークなどの
方法であってもよく、その方法はこれに限定されず、そ
の膜厚も転写光の波長に合わせて適宜決定されればよい
【0023】さらに、上記実施例では、低反射膜5cと
して高融点金属酸化膜のものを示したが、高融点金属を
窒化した高融点金属窒化膜、例えば窒化タングステン(
WN),窒化チタン(TiN)でもよく、窒化モリブデ
ン(MoN)でも同様の効果を期待できる。
【0024】また、高融点金属酸化膜の形成方法,窒化
等の処理方法により、その膜厚で転写する光の波長に対
する反射率が異なるため、表面処理を変えるだけで転写
光に対し最適な反射率を選択することもできる。
【0025】さらに、低反射膜5cは水素雰囲気下で高
融点金属を熱処理しても得られ、低反射膜5cの材料,
形成方法は、加工しやすさ,転写光の波長に合わせ適宜
選択されればよい。
【0026】さらに、また上記実施例では、配線膜のパ
ターニングについて説明したが、さらに絶縁膜を介し、
上層の配線膜と接続するためのコンタクトホールのパタ
ーニングの際も下層の配線膜からの反射が影響するため
上記実施例と同様の効果を奏する。
【0027】
【発明の効果】以上のように、この発明に係る半導体装
置によれば、高融点金属膜と低抵抗金属膜からなる積層
配線の高融点金属膜の上を、反射率の低い高融点金属酸
化膜または高融点金属窒化膜で被覆する構造としたので
、配線膜からの反射が抑制され、下地段差の形状によら
ないパターニングが可能となる効果がある。
【0028】また、この発明に係る半導体装置の製造方
法によれば、高融点金属膜と低抵抗金属膜からなる積層
配線構造を形成する製造方法において、高融点金属膜を
形成後、それ自身を酸化もしくは窒化して低反射膜を形
成するようにしたので、反射率を低減するために新たに
増す工程数を最小限にすることができ、しかも、この低
反射膜の存在によってパターニング精度が向上するとい
う大きな効果がある。
【図面の簡単な説明】
【図1】この発明の一実施例による2層金属配線膜を形
成した半導体装置の主要部を示す断面図である。
【図2】従来の半導体装置の製造方法を示す断面図であ
る。
【符号の説明】
5    第2の配線膜 5a  導電膜 5b  高融点金属膜 5c  低反射膜

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】  半導体基板上に形成された高融点金属
    膜と低抵抗導電膜とからなる積層配線構造を有する半導
    体装置において、前記積層配線膜上に、高融点金属酸化
    膜、もしくは高融点金属窒化膜が形成され、当該膜はパ
    ターニング時の反射光を低減するものであることを特徴
    とする半導体装置。
  2. 【請求項2】  半導体基板上に形成された高融点金属
    膜と低抵抗導電膜とからなる積層配線構造を有する半導
    体装置を製造する方法において、低抵抗導電膜を形成す
    る工程と、高融点金属膜を形成する工程と、前記高融点
    金属膜を酸化する工程、もしくは窒化する工程を含むこ
    とを特徴とする半導体装置の製造方法。
JP14145491A 1991-05-16 1991-05-16 半導体装置およびその製造方法 Pending JPH04340255A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP14145491A JPH04340255A (ja) 1991-05-16 1991-05-16 半導体装置およびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP14145491A JPH04340255A (ja) 1991-05-16 1991-05-16 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JPH04340255A true JPH04340255A (ja) 1992-11-26

Family

ID=15292285

Family Applications (1)

Application Number Title Priority Date Filing Date
JP14145491A Pending JPH04340255A (ja) 1991-05-16 1991-05-16 半導体装置およびその製造方法

Country Status (1)

Country Link
JP (1) JPH04340255A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100274149B1 (ko) * 1997-12-22 2000-12-15 정선종 금속막 패턴닝 방법
KR100382999B1 (ko) * 1995-12-31 2003-07-07 주식회사 하이닉스반도체 반도체장치의금속배선형성방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100382999B1 (ko) * 1995-12-31 2003-07-07 주식회사 하이닉스반도체 반도체장치의금속배선형성방법
KR100274149B1 (ko) * 1997-12-22 2000-12-15 정선종 금속막 패턴닝 방법

Similar Documents

Publication Publication Date Title
JP2915828B2 (ja) 半導体の配線構造およびその製造方法
JPH0581664B2 (ja)
JPS63301548A (ja) 半導体装置の製造方法
JPS616822A (ja) ドーパントの外拡散を禁止する方法及び半導体装置
JP2000040671A (ja) チタニウムアルミニウムナイトライド反射防止膜を利用した半導体素子の金属配線の形成方法
JPH0658946B2 (ja) 薄膜抵抗の製造方法
JPH04340255A (ja) 半導体装置およびその製造方法
JPH08124926A (ja) 配線の形成方法
JPH11261059A (ja) ポリメタルゲート電極の作製方法
US7566644B2 (en) Method for forming gate electrode of semiconductor device
JPH041497B2 (ja)
JPH0837145A (ja) 半導体集積回路装置の製造方法
KR0137813B1 (ko) 모스 트랜지스터(mosfet)의 금속 배선 형성 방법
KR100355861B1 (ko) 반도체 소자의 제조 방법
JPH05308057A (ja) 半導体装置の製造方法
JPS59210653A (ja) 半導体装置の製造方法
JPH0964184A (ja) 半導体装置のコンタクトホールへの配線形成方法
JP3104441B2 (ja) 半導体装置とその製法
KR100340859B1 (ko) 반도체 소자의 콘택홀 형성방법
JPH10270553A (ja) 半導体装置の製造方法
JPH0513364A (ja) 半導体素子の製造方法
JP3048919B2 (ja) 配線パターンの形成方
JPH0410572A (ja) 半導体集積回路装置及びその製造方法
JPS60219772A (ja) 半導体装置の製造方法
JPH0114709B2 (ja)