JPH11261395A - 出力バッファ - Google Patents
出力バッファInfo
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- JPH11261395A JPH11261395A JP6376298A JP6376298A JPH11261395A JP H11261395 A JPH11261395 A JP H11261395A JP 6376298 A JP6376298 A JP 6376298A JP 6376298 A JP6376298 A JP 6376298A JP H11261395 A JPH11261395 A JP H11261395A
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Abstract
(57)【要約】
【課題】出力電流を制御端子の入力電圧によって連続的
に変えることが出来る出力バッファを得る。 【解決手段】出力バッファのトランジスタを直列に接続
して、一方のゲートには出力すべき信号を入力してもう
一方のゲートに出力電流を制御するためのアナログ信号
を入力する。このアナログ信号の電圧レベルを変えるこ
とによって出力電流を連続的に変えることが出来る。 【効果】出力電流の値を制御入力端子に加える電圧レベ
ルによって連続的に変えることが出来る。
に変えることが出来る出力バッファを得る。 【解決手段】出力バッファのトランジスタを直列に接続
して、一方のゲートには出力すべき信号を入力してもう
一方のゲートに出力電流を制御するためのアナログ信号
を入力する。このアナログ信号の電圧レベルを変えるこ
とによって出力電流を連続的に変えることが出来る。 【効果】出力電流の値を制御入力端子に加える電圧レベ
ルによって連続的に変えることが出来る。
Description
【０００１】
【発明の属する技術分野】本発明はＣＭＯＳの半導体集
積回路に関し、出力電流を変えることが出来る出力バッ
ファに関している。
積回路に関し、出力電流を変えることが出来る出力バッ
ファに関している。
【０００２】
【従来の技術】従来ＣＭＯＳの半導体集積回路の出力バ
ッファは出力電流の値は固定であるのが一般的である。
特殊な用途の為に出力バッファの出力電流を変える事が
出来るように例えば特許公開番号Ｓ６１２８８５１７の
様な回路が知られている。
ッファは出力電流の値は固定であるのが一般的である。
特殊な用途の為に出力バッファの出力電流を変える事が
出来るように例えば特許公開番号Ｓ６１２８８５１７の
様な回路が知られている。
【０００３】図４に従来の回路例を示す。図４におい
て、１は電源端子、２はグランド（以下ＧＮＤと略
す）、１１はデータの入力端子、１４は出力端子、１５
は出力電流を変えるための制御入力端子、６１はＣＭＯ
Ｓで構成されたインバータ回路、４８から５０はエンハ
ンスメントＰチャンネル型ＭＯＳトランジスタ（以下Ｐ
ｃｈ−Ｔｒと略す）、２８から３０はエンハンスメント
Ｎチャンネル型ＭＯＳトランジスタ（以下Ｎｃｈ−Ｔｒ
と略す）である。
て、１は電源端子、２はグランド（以下ＧＮＤと略
す）、１１はデータの入力端子、１４は出力端子、１５
は出力電流を変えるための制御入力端子、６１はＣＭＯ
Ｓで構成されたインバータ回路、４８から５０はエンハ
ンスメントＰチャンネル型ＭＯＳトランジスタ（以下Ｐ
ｃｈ−Ｔｒと略す）、２８から３０はエンハンスメント
Ｎチャンネル型ＭＯＳトランジスタ（以下Ｎｃｈ−Ｔｒ
と略す）である。
【０００４】インバータ６１の入力は入力端子１５と接
続され、Ｐｃｈ−Ｔｒの４８と４９は直列に接続され４
９のソースは電源に接続し、４８のドレインは出力端子
１４に接続されている。Ｎｃｈ−Ｔｒの２８と２９も直
列に接続され、２８のソースはＧＮＤに接続され、２９
のドレインは出力端子１４につながっている。Ｐｃｈ−
Ｔｒの５０はソースが電源にドレインが出力端子１４に
接続されおり、Ｎｃｈ−Ｔｒ３０のドレインは出力端子
１４に接続され、ソースはＧＮＤに接続されている。
続され、Ｐｃｈ−Ｔｒの４８と４９は直列に接続され４
９のソースは電源に接続し、４８のドレインは出力端子
１４に接続されている。Ｎｃｈ−Ｔｒの２８と２９も直
列に接続され、２８のソースはＧＮＤに接続され、２９
のドレインは出力端子１４につながっている。Ｐｃｈ−
Ｔｒの５０はソースが電源にドレインが出力端子１４に
接続されおり、Ｎｃｈ−Ｔｒ３０のドレインは出力端子
１４に接続され、ソースはＧＮＤに接続されている。
【０００５】Ｐｃｈ−Ｔｒ４８、５０のゲートとＮｃｈ
−Ｔｒ２９、３０のゲートは入力端子１１と接続され、
Ｐｈｃ−Ｔｒ４９のゲートはインバータ６１の出力と接
続し、Ｎｃｈ−Ｔｒ２８のゲートは入力端子１５と直接
接続している。
−Ｔｒ２９、３０のゲートは入力端子１１と接続され、
Ｐｈｃ−Ｔｒ４９のゲートはインバータ６１の出力と接
続し、Ｎｃｈ−Ｔｒ２８のゲートは入力端子１５と直接
接続している。
【０００６】今、入力端子１５にローレベルを印加する
とＰｃｈ−Ｔｒ４９とＮｃｈ−Ｔｒ２８はオフになる。
その為、入力端子１１にハイレベル、ローレベルを印加
しても実際にスイッチングするトランジスタＰｃｈ−Ｔ
ｒの５０とＮｃｈ−Ｔｒの３０だけであり、出力電流は
小さい。一方、入力端子１５にハイレベルを印加すると
Ｐｃｈ−Ｔｒ４９とＮｃｈ−Ｔｒ２８はオンになり、入
力端子１１の入力信号によってＰｃｈ−Ｔｒ４８と４９
の直列トランジスタとＮｃｈ−Ｔｒ２８と２９の直列ト
ランジスタも出力電流として加わることになり、出力電
流は増加する。
とＰｃｈ−Ｔｒ４９とＮｃｈ−Ｔｒ２８はオフになる。
その為、入力端子１１にハイレベル、ローレベルを印加
しても実際にスイッチングするトランジスタＰｃｈ−Ｔ
ｒの５０とＮｃｈ−Ｔｒの３０だけであり、出力電流は
小さい。一方、入力端子１５にハイレベルを印加すると
Ｐｃｈ−Ｔｒ４９とＮｃｈ−Ｔｒ２８はオンになり、入
力端子１１の入力信号によってＰｃｈ−Ｔｒ４８と４９
の直列トランジスタとＮｃｈ−Ｔｒ２８と２９の直列ト
ランジスタも出力電流として加わることになり、出力電
流は増加する。
【０００７】
【発明が解決しようとする課題】図４の例では出力電流
を制御するためのトランジスタと入力端子は１個だけで
あったが複数個設けることによって出力電流をより細か
く制御することも出来る。しかしながらトランジスタを
オン／オフさせて出力電流を制御しているので出力電流
を細かく制御しようとすれば使用するトランジスタ数が
非常に多くなる欠点がある。また、どんなにトランジス
タの数を増やしても出力電流を連続的に変えることは不
可能である。
を制御するためのトランジスタと入力端子は１個だけで
あったが複数個設けることによって出力電流をより細か
く制御することも出来る。しかしながらトランジスタを
オン／オフさせて出力電流を制御しているので出力電流
を細かく制御しようとすれば使用するトランジスタ数が
非常に多くなる欠点がある。また、どんなにトランジス
タの数を増やしても出力電流を連続的に変えることは不
可能である。
【０００８】本発明が解決しようとする課題は、使用す
るトランジスタ数が少なく、出力電流を連続的に変える
ことが出来るようにすることである。
るトランジスタ数が少なく、出力電流を連続的に変える
ことが出来るようにすることである。
【０００９】
【課題を解決するための手段】本発明では、出力バッフ
ァのトランジスタを直列に接続して、一方のゲートには
出力すべき信号を入力してもう一方のゲートに出力電流
を制御するためのアナログ信号を入力する。このアナロ
グ信号の電圧レベルを変えることによって出力電流を連
続的に変えることが出来る。
ァのトランジスタを直列に接続して、一方のゲートには
出力すべき信号を入力してもう一方のゲートに出力電流
を制御するためのアナログ信号を入力する。このアナロ
グ信号の電圧レベルを変えることによって出力電流を連
続的に変えることが出来る。
【００１０】
【発明の実施の形態】本発明の実施例を図１に示す。図
１において１は電源、２はＧＮＤ、１１は入力端子、１
２と１３は出力電流を制御するための制御入力端子、１
４は出力端子である。２１から２３はＮｃｈ−Ｔｒで、
４１から４３はＰｃｈ−Ｔｒである。Ｎｃｈ−Ｔｒ２１
と２２は直列に接続され、ＧＮＤと出力端子１４の間に
挿入されている。Ｐｃｈ−Ｔｒ４１と４２は直列に接続
され、電源と出力端子１４の間に挿入されている。ま
た、Ｎｃｈ−Ｔｒ２３とＰｃｈ−Ｔｒ４３のドレインは
出力端子１４に共通接続され、２３のソースはＧＮＤに
４３のソースは電源に接続されている。入力端子１１は
トランジスタ２２、２３、４２、４３のゲートに接続さ
れ、入力端子１２はトランジスタ４１のゲートに入力端
子１３はトランジスタ２１のゲートに接続されている。
１において１は電源、２はＧＮＤ、１１は入力端子、１
２と１３は出力電流を制御するための制御入力端子、１
４は出力端子である。２１から２３はＮｃｈ−Ｔｒで、
４１から４３はＰｃｈ−Ｔｒである。Ｎｃｈ−Ｔｒ２１
と２２は直列に接続され、ＧＮＤと出力端子１４の間に
挿入されている。Ｐｃｈ−Ｔｒ４１と４２は直列に接続
され、電源と出力端子１４の間に挿入されている。ま
た、Ｎｃｈ−Ｔｒ２３とＰｃｈ−Ｔｒ４３のドレインは
出力端子１４に共通接続され、２３のソースはＧＮＤに
４３のソースは電源に接続されている。入力端子１１は
トランジスタ２２、２３、４２、４３のゲートに接続さ
れ、入力端子１２はトランジスタ４１のゲートに入力端
子１３はトランジスタ２１のゲートに接続されている。
【００１１】今、入力端子１２に電源と同じ電位を与
え、入力端子１３にはＧＮＤと同じ電位を与えると、Ｐ
ｃｈ−Ｔｒ４１とＮｃｈ−Ｔｒ２１は完全にオフにな
る。その為入力端子１１に信号が入力されても出力に寄
与するすなわち出力電流として有効になるのはランジス
タ２３と４３のみになる。この状態が出力電流が最も小
さい場合である。
え、入力端子１３にはＧＮＤと同じ電位を与えると、Ｐ
ｃｈ−Ｔｒ４１とＮｃｈ−Ｔｒ２１は完全にオフにな
る。その為入力端子１１に信号が入力されても出力に寄
与するすなわち出力電流として有効になるのはランジス
タ２３と４３のみになる。この状態が出力電流が最も小
さい場合である。
【００１２】次に入力端子１２にＧＮＤと同じ電位を与
え、入力端子１３には電源と同じ電位を与えると、Ｐｃ
ｈ−Ｔｒ４１とＮｃｈ−Ｔｒ２１は完全にオンになる。
え、入力端子１３には電源と同じ電位を与えると、Ｐｃ
ｈ−Ｔｒ４１とＮｃｈ−Ｔｒ２１は完全にオンになる。
【００１３】この時に入力端子１１にローレベルを与え
ると出力は“Ｈ”になりこの時のハイレベル出力電流Ｉ
ＯＨはトランジスタ４３の出力電流と直列に接続された
トランジスタ４１と４２の出力電流の和となり、出力電
流は最大になる。
ると出力は“Ｈ”になりこの時のハイレベル出力電流Ｉ
ＯＨはトランジスタ４３の出力電流と直列に接続された
トランジスタ４１と４２の出力電流の和となり、出力電
流は最大になる。
【００１４】また、入力端子１１にハイレベルを与える
と出力は“Ｌ”になりこの時のローレベル出力電流ＩＯ
Ｌはトランジスタ２３の出力電流と直列に接続されたト
ランジスタ２１と２２の出力電流の和となり、やはり出
力電流は最大になる。
と出力は“Ｌ”になりこの時のローレベル出力電流ＩＯ
Ｌはトランジスタ２３の出力電流と直列に接続されたト
ランジスタ２１と２２の出力電流の和となり、やはり出
力電流は最大になる。
【００１５】次に、制御入力端子１２、１３に中間電位
を与えたときの事を考える。電源電圧を３Ｖとし、入力
端子１２に１．５Ｖを与えるとＰｃｈ−Ｔｒ４１はオン
にはなるが完全なＯＮではなく、その等価的な抵抗値は
入力端子１２にＧＮＤと同じ電位を与えた時より大きく
なる。その為ハイレベル出力電流は前述の最大電流より
も小さくなる。
を与えたときの事を考える。電源電圧を３Ｖとし、入力
端子１２に１．５Ｖを与えるとＰｃｈ−Ｔｒ４１はオン
にはなるが完全なＯＮではなく、その等価的な抵抗値は
入力端子１２にＧＮＤと同じ電位を与えた時より大きく
なる。その為ハイレベル出力電流は前述の最大電流より
も小さくなる。
【００１６】同様に入力端子１３にも１．５Ｖを与える
とＮｃｈ−Ｔｒ２１は完全なオンにはならないのでロー
レベル出力電流も前述の最大電流よりも小さくなる。
とＮｃｈ−Ｔｒ２１は完全なオンにはならないのでロー
レベル出力電流も前述の最大電流よりも小さくなる。
【００１７】この様に、本発明では出力電流制御の入力
端子に任意の電圧を与えることによって、出力電流を無
段階に変えることが出来る。
端子に任意の電圧を与えることによって、出力電流を無
段階に変えることが出来る。
【００１８】図２に本発明の別の実施例を示す。図２に
おいて１は電源、２はＧＮＤ、１１は入力端子、１２と
１３は出力電流を制御するための制御入力端子、１４は
出力端子である。２４，２５はＮｃｈ−Ｔｒで、４４、
４５はＰｃｈ−Ｔｒである。Ｎｃｈ−Ｔｒ２４と２５は
直列に接続され、ＧＮＤと出力端子１４の間に挿入され
ている。Ｐｃｈ−Ｔｒ４４と４５は直列に接続され、電
源と出力端子１４の間に挿入されている。入力端子１１
はトランジスタ２４、４４のゲートに接続され、入力端
子１２はトランジスタ４５のゲートに、入力端子１３は
トランジスタ２５のゲートに接続されている。
おいて１は電源、２はＧＮＤ、１１は入力端子、１２と
１３は出力電流を制御するための制御入力端子、１４は
出力端子である。２４，２５はＮｃｈ−Ｔｒで、４４、
４５はＰｃｈ−Ｔｒである。Ｎｃｈ−Ｔｒ２４と２５は
直列に接続され、ＧＮＤと出力端子１４の間に挿入され
ている。Ｐｃｈ−Ｔｒ４４と４５は直列に接続され、電
源と出力端子１４の間に挿入されている。入力端子１１
はトランジスタ２４、４４のゲートに接続され、入力端
子１２はトランジスタ４５のゲートに、入力端子１３は
トランジスタ２５のゲートに接続されている。
【００１９】図２の例では出力電流を制御するトランジ
スタが出力端子側に入れている点と、最低出力電流を決
めているトランジスタ（図１の２３と４３）がない点が
異なっている。図２の回路ではハイレベル出力電流を制
御している入力端子１２に電源電圧と同じ電圧を与える
とＰｃｈ−Ｔｒ４５は完全にオフになるのでハイレベル
出力電流も完全に０になってしまう。入力端子１２にＧ
ＮＤと同じ電位を与えるとＰｃｈ−Ｔｒ４５は完全なオ
ンになりハイレベル出力電流は最大になる。
スタが出力端子側に入れている点と、最低出力電流を決
めているトランジスタ（図１の２３と４３）がない点が
異なっている。図２の回路ではハイレベル出力電流を制
御している入力端子１２に電源電圧と同じ電圧を与える
とＰｃｈ−Ｔｒ４５は完全にオフになるのでハイレベル
出力電流も完全に０になってしまう。入力端子１２にＧ
ＮＤと同じ電位を与えるとＰｃｈ−Ｔｒ４５は完全なオ
ンになりハイレベル出力電流は最大になる。
【００２０】同様に入力端子１３にＧＮＤと同じ電位を
与えるとＮｃ−Ｔｒは完全にオフになりローレベル出力
電流は完全な０になってしまう。入力端子１３に電源電
圧と同じ電位を与えるとＮｃｈ−Ｔｒ２５は完全なオン
となりローレベル出力電流は最大になる。
与えるとＮｃ−Ｔｒは完全にオフになりローレベル出力
電流は完全な０になってしまう。入力端子１３に電源電
圧と同じ電位を与えるとＮｃｈ−Ｔｒ２５は完全なオン
となりローレベル出力電流は最大になる。
【００２１】図２の例では図１の回路例と比べて出力電
流を０から最大出力まで変えられるという利点がある。
また、出力電流を制御しているトランジスタが出力端子
側についているので主力電流が０の状態での出力端子の
寄生容量が小さいというメリットもある。
流を０から最大出力まで変えられるという利点がある。
また、出力電流を制御しているトランジスタが出力端子
側についているので主力電流が０の状態での出力端子の
寄生容量が小さいというメリットもある。
【００２２】図３に本発明の別の実施例を示す。図３に
おいて、１は電源、２はＧＮＤ、１１は入力端子、１２
と１３は出力電流を制御するための制御入力端子、１４
は出力端子である。２６と２７はＮｃｈ−Ｔｒで、４６
と４７はＰｃｈ−Ｔｒである。Ｎｃｈ−Ｔｒ２６はソー
スがＧＮＤにドレインがＰｃｈ−Ｔｒ４６のドレインお
よび、Ｎｃｈ−Ｔｒ２７のソースとＰｃｈ−Ｔｒ４７の
ソースと共通接続され、Ｐｃｈ−Ｔｒ４６のソースは電
源に接続している。Ｐｃｈ−Ｔｒ４７のドレインとＮｃ
ｈ−Ｔｒ２７のドレインが共通接続されて出力端子１４
につながっている。入力端子１１はトランジスタ２６と
４６のゲートに接続され、入力端子１２はＰｃｈ−Ｔｒ
４７のゲートに入力端子１３はＮｃｈ−Ｔｒ２７のゲー
トに接続されている。
おいて、１は電源、２はＧＮＤ、１１は入力端子、１２
と１３は出力電流を制御するための制御入力端子、１４
は出力端子である。２６と２７はＮｃｈ−Ｔｒで、４６
と４７はＰｃｈ−Ｔｒである。Ｎｃｈ−Ｔｒ２６はソー
スがＧＮＤにドレインがＰｃｈ−Ｔｒ４６のドレインお
よび、Ｎｃｈ−Ｔｒ２７のソースとＰｃｈ−Ｔｒ４７の
ソースと共通接続され、Ｐｃｈ−Ｔｒ４６のソースは電
源に接続している。Ｐｃｈ−Ｔｒ４７のドレインとＮｃ
ｈ−Ｔｒ２７のドレインが共通接続されて出力端子１４
につながっている。入力端子１１はトランジスタ２６と
４６のゲートに接続され、入力端子１２はＰｃｈ−Ｔｒ
４７のゲートに入力端子１３はＮｃｈ−Ｔｒ２７のゲー
トに接続されている。
【００２３】図３の回路ではＮｃｈ−Ｔｒ２７とＰｃｈ
−Ｔｒ４７で構成されたトランスミッションゲートで出
力電流の値を制御するようにしている点が図１や図２の
回路と大きく異なっている点である。トランスミッショ
ンゲートを使用しているので、Ｐｃｈ−Ｔｒ４６とＮｃ
ｈ−Ｔｒ２６で構成されるインバーター出力のをこのト
ランスミッションゲートの抵抗値を制御することによっ
て出力電流を制御している。トランスミッションゲート
はＰｃｈ−Ｔｒ４７とＮｃｈ−Ｔｒ２７で構成されてい
るのでこれら２つのトランジスタの合成抵抗がトランス
ミッションゲートの等価的な抵抗になる。その為、小さ
なトランジスタサイズでも等価的な抵抗は小さくするこ
とができる。また、図２の例では出力電流制御入力端子
１２に電源と同じ電位を与えるとハイレベル出力電流
（ＩＯＨ）は完全に０になり出力はＬレベルに固定され
てしまうが、図３の場合には入力端子１２に電源と同じ
電位を与えてももう一方のＮｃｈ−Ｔｒ２７が完全なオ
フ状態でなければハイレベル出力電流はわずかであって
も流れる事になり、出力はＨ／Ｌに変化することが出来
るという利点がある。
−Ｔｒ４７で構成されたトランスミッションゲートで出
力電流の値を制御するようにしている点が図１や図２の
回路と大きく異なっている点である。トランスミッショ
ンゲートを使用しているので、Ｐｃｈ−Ｔｒ４６とＮｃ
ｈ−Ｔｒ２６で構成されるインバーター出力のをこのト
ランスミッションゲートの抵抗値を制御することによっ
て出力電流を制御している。トランスミッションゲート
はＰｃｈ−Ｔｒ４７とＮｃｈ−Ｔｒ２７で構成されてい
るのでこれら２つのトランジスタの合成抵抗がトランス
ミッションゲートの等価的な抵抗になる。その為、小さ
なトランジスタサイズでも等価的な抵抗は小さくするこ
とができる。また、図２の例では出力電流制御入力端子
１２に電源と同じ電位を与えるとハイレベル出力電流
（ＩＯＨ）は完全に０になり出力はＬレベルに固定され
てしまうが、図３の場合には入力端子１２に電源と同じ
電位を与えてももう一方のＮｃｈ−Ｔｒ２７が完全なオ
フ状態でなければハイレベル出力電流はわずかであって
も流れる事になり、出力はＨ／Ｌに変化することが出来
るという利点がある。
【００２４】以上の説明では出力バッファは通常の出力
バッファとして説明したが、３ステート出力バッファに
おいても出力トランジスタの前段のプリドライバーを変
えることによって同じように適用することが出来る。
バッファとして説明したが、３ステート出力バッファに
おいても出力トランジスタの前段のプリドライバーを変
えることによって同じように適用することが出来る。
【００２５】また、一般的にＣＭＯＳのデジタル回路に
おいてはアナログ信号を取り扱うことは難しく、本発明
の出力バッファの出力電流制御端子に与える電位をどこ
から供給するかが問題となる。もちろん、半導体集積回
路上でアナログ電圧を発生するような回路を内蔵して、
この回路で生成した電圧を制御入力端子に与えることも
出来る。
おいてはアナログ信号を取り扱うことは難しく、本発明
の出力バッファの出力電流制御端子に与える電位をどこ
から供給するかが問題となる。もちろん、半導体集積回
路上でアナログ電圧を発生するような回路を内蔵して、
この回路で生成した電圧を制御入力端子に与えることも
出来る。
【００２６】また、もっと簡単な方法として、ＩＣの外
部端子から静電気対策の入力バッファなどを経由して出
力電流制御端子に電圧を供給する方法がある。一般的に
バスの出力端子などでは、同じ出力バッファが複数使用
されることが多く、これら複数の出力バッファを同じ出
力電流に制御したい事がある。この場合には、出力電流
制御端子を共通に接続することによって同時に制御出来
るのでＩＣの外部端子をいたずらに増やさなくても良
く、効率的に本発明を使用することが出来る。
部端子から静電気対策の入力バッファなどを経由して出
力電流制御端子に電圧を供給する方法がある。一般的に
バスの出力端子などでは、同じ出力バッファが複数使用
されることが多く、これら複数の出力バッファを同じ出
力電流に制御したい事がある。この場合には、出力電流
制御端子を共通に接続することによって同時に制御出来
るのでＩＣの外部端子をいたずらに増やさなくても良
く、効率的に本発明を使用することが出来る。
【００２７】
【発明の効果】以上説明したように、本発明を使用すれ
ば出力電流の値を制御入力端子に加える電圧レベルによ
って連続的に変えることが出来るという効果がある。こ
れによって、従来であれば半導体集積回路の出力端子に
接続される負荷容量が変わると遅延時間も変わってしま
ったが、本発明を使用すれば、出力電流を調整して遅延
時間を同じする事も出来る。
ば出力電流の値を制御入力端子に加える電圧レベルによ
って連続的に変えることが出来るという効果がある。こ
れによって、従来であれば半導体集積回路の出力端子に
接続される負荷容量が変わると遅延時間も変わってしま
ったが、本発明を使用すれば、出力電流を調整して遅延
時間を同じする事も出来る。
【図１】本発明の出力バッファの回路図を示す図。
【図２】本発明の実施例２の回路図を示す図。
【図３】本発明の別の実施例の回路図を示す図。
【図４】従来の回路例を示す図。
１は電源 ２はＧＮＤ １１は出力バッファの入力端子 １２、１３は出力電流制御の為の入力端子 １４は出力バッファの出力端子 ２１〜３０はＮチャンネル型ＭＯＳトランジスタ ４１〜５０はＰチャンネル型ＭＯＳトランジスタ ６１はインバータ
Claims (3)
- 【請求項１】ＣＭＯＳの半導体集積回路において、第１
のＰチャンネル型ＭＯＳトランジスタのソースを電源に
接続し、この第１のＰチャンネル型ＭＯＳトランジスタ
のドレインを第２のＰチャンネル型ＭＯＳトランジスタ
のソースに接続し、この第２のＰチャンネル型ＭＯＳト
ランジスタのドレインを出力端子に接続し、第３のＮチ
ャンネル型ＭＯＳトランジスタのソースをグランドに接
続し、この第３のＮチャンネル型ＭＯＳトランジスタの
ドレインと、第４のＮチャンネル型ＭＯＳトランジスタ
のソースを接続し、この第４のＮチャンネル型ＭＯＳト
ランジスタのドレインを出力端子に接続し、前記第１ま
たは第２どちらか一方のＰチャンネル型ＭＯＳトランジ
スタのゲートに任意の電圧レベルを与え、他方のＰチャ
ンネル型ＭＯＳトランジスタのゲートには出力すべき信
号を与え、前記第３または第４どちらか一方のＮチャン
ネル型ＭＯＳトランジスタのゲートにも別の任意の電圧
レベルを与え、他方のＮチャンネル型ＭＯＳトランジス
タのゲートには出力すべき信号を与え、出力電流を制御
する事を特徴とする出力バッファ。 - 【請求項２】ＣＭＯＳの半導体集積回路において、第１
のＰチャンネル型ＭＯＳトランジスタのソースを電源に
接続し、第２のＮチャンネル型ＭＯＳトランジスタのソ
ースをグランドに接続し、前記第１のＰチャンネル型Ｍ
ＯＳトランジスタのドレインと前記第２のＮチャンネル
型ＭＯＳトランジスタのドレインと第３のＰチャンネル
型ＭＯＳトランジスタのソースと第４のＮチャンネル型
ＭＯＳトランジスタのソースを共通接続し、前記第３の
Ｐチャンネル型ＭＯＳトランジスタのドレインと前記第
４のＮチャンネル型ＭＯＳトランジスタのドレインを接
続して出力端子とし、前記第３のＰチャンネル型ＭＯＳ
トランジスタのゲートに任意の電圧レベルを与え、前記
第４のＮチャンネル型ＭＯＳトランジスタのゲートにも
別の任意の電圧レベルを与え、出力電流を制御する事を
特徴とする出力バッファ。 - 【請求項３】通常の出力バッファと特許請求項１と２に
記載の出力バッファを並列に接続したことを特徴とする
出力バッファ。
Priority Applications (1)
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| JP06376298A JP3612991B2 (ja) | 1998-03-13 | 1998-03-13 | 出力バッファ回路 |
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| JPH11261395A true JPH11261395A (ja) | 1999-09-24 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014528664A (ja) * | 2011-09-30 | 2014-10-27 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 差動ｐｖｔ／タイミングスキュー許容型自己補正回路 |
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1998
- 1998-03-13 JP JP06376298A patent/JP3612991B2/ja not_active Expired - Fee Related
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| JP2014528664A (ja) * | 2011-09-30 | 2014-10-27 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 差動ｐｖｔ／タイミングスキュー許容型自己補正回路 |
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