JPH1126472A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH1126472A JPH1126472A JP9179666A JP17966697A JPH1126472A JP H1126472 A JPH1126472 A JP H1126472A JP 9179666 A JP9179666 A JP 9179666A JP 17966697 A JP17966697 A JP 17966697A JP H1126472 A JPH1126472 A JP H1126472A
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- forming
- region
- film
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
- H10D10/01—Manufacture or treatment
- H10D10/051—Manufacture or treatment of vertical BJTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
- H10D10/40—Vertical BJTs
- H10D10/421—Vertical BJTs having both emitter-base and base-collector junctions ending at the same surface of the body
Landscapes
- Bipolar Transistors (AREA)
- Drying Of Semiconductors (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 ベース引き出し電極とエミッタ引き出し電極
間の絶縁特性を向上し、高信頼性の半導体装置を得る。 【解決手段】 ベース引き出し電極となるポリシリコン
膜５ａの表面に所望の形状の酸化膜マスク６ｂを形成
し、このマスク６ｂを用いてポリシリコン膜５ａの上部
を等方性エッチングし、その後、同じマスク６ｂを用い
てポリシリコン膜５ａを異方性エッチングし、エピタキ
シャル層３を露出させる。
間の絶縁特性を向上し、高信頼性の半導体装置を得る。 【解決手段】 ベース引き出し電極となるポリシリコン
膜５ａの表面に所望の形状の酸化膜マスク６ｂを形成
し、このマスク６ｂを用いてポリシリコン膜５ａの上部
を等方性エッチングし、その後、同じマスク６ｂを用い
てポリシリコン膜５ａを異方性エッチングし、エピタキ
シャル層３を露出させる。
Description
【０００１】
【発明の属する技術分野】この発明は、エミッタ引き出
し電極をベース引き出し電極に対し自己整合的に形成す
ることを特徴とする半導体装置、及び、その製造方法に
関するものである。
し電極をベース引き出し電極に対し自己整合的に形成す
ることを特徴とする半導体装置、及び、その製造方法に
関するものである。
【０００２】
【従来の技術】近年、バイポーラトランジスタの高集積
化に伴い、マスク重ね合わせ精度の制約を受けない、エ
ミッタ引き出し電極をベース引き出し電極に対し自己整
合的に形成する製造方法を用いた、バイポーラトランジ
スタの開発が活発になされている。
化に伴い、マスク重ね合わせ精度の制約を受けない、エ
ミッタ引き出し電極をベース引き出し電極に対し自己整
合的に形成する製造方法を用いた、バイポーラトランジ
スタの開発が活発になされている。
【０００３】このような自己整合的な方法を用いて製造
された、従来のバイポーラトランジスタの一例として、
特開平２−１２９９５９号公報に記載されたｎｐｎバイ
ポーラトランジスタについて図８に基づき説明する。こ
こで、図８は従来のｎｐｎバイポーラトランジスタの、
特にエミッタ及びベース引き出し電極並びにその近傍に
おける構造を示す要部断面図である。
された、従来のバイポーラトランジスタの一例として、
特開平２−１２９９５９号公報に記載されたｎｐｎバイ
ポーラトランジスタについて図８に基づき説明する。こ
こで、図８は従来のｎｐｎバイポーラトランジスタの、
特にエミッタ及びベース引き出し電極並びにその近傍に
おける構造を示す要部断面図である。
【０００４】図８に示すバイポーラトランジスタは、ｎ
型半導体基板２０の一主面上に酸化膜４が形成されてお
り、当該主面の酸化膜４に囲まれた活性領域に、ｐ型の
外部ベース領域８、真性ベース領域１０、及びこの真性
ベース領域１０に囲まれたｎ型のエミッタ領域１３を備
え、かつ、基板２０の主面上に、外部ベース領域８に接
するとともに酸化膜４上に延在するベース引き出し電極
２５と、エミッタ領域１３に接するエミッタ引き出し電
極１２と、ベース及びエミッタ引き出し電極２５、１２
間に挟まれた絶縁膜２６とを備えている。
型半導体基板２０の一主面上に酸化膜４が形成されてお
り、当該主面の酸化膜４に囲まれた活性領域に、ｐ型の
外部ベース領域８、真性ベース領域１０、及びこの真性
ベース領域１０に囲まれたｎ型のエミッタ領域１３を備
え、かつ、基板２０の主面上に、外部ベース領域８に接
するとともに酸化膜４上に延在するベース引き出し電極
２５と、エミッタ領域１３に接するエミッタ引き出し電
極１２と、ベース及びエミッタ引き出し電極２５、１２
間に挟まれた絶縁膜２６とを備えている。
【０００５】
【発明が解決しようとする課題】しかるに、上記のよう
なバイポーラトランジスタにおいては、トランジスタの
さらなる縮小化のために、上記真性ベース領域１０の縮
小化とともに、絶縁膜２６の薄膜化が必要となる。しか
し、従来のバイポーラトランジスタにおいては、この絶
縁膜２６の薄膜化に伴い、当該膜２６の絶縁特性が劣化
し、トランジスタの動作状態における電流利得の増大が
顕在化し、そのため、当該バイポーラトランジスタの信
頼性が低下するという問題があった。
なバイポーラトランジスタにおいては、トランジスタの
さらなる縮小化のために、上記真性ベース領域１０の縮
小化とともに、絶縁膜２６の薄膜化が必要となる。しか
し、従来のバイポーラトランジスタにおいては、この絶
縁膜２６の薄膜化に伴い、当該膜２６の絶縁特性が劣化
し、トランジスタの動作状態における電流利得の増大が
顕在化し、そのため、当該バイポーラトランジスタの信
頼性が低下するという問題があった。
【０００６】この発明は上記した点に鑑みてなされたも
のであり、ベース引き出し電極とエミッタ引き出し電極
間の絶縁特性を向上し、高い信頼性を有する半導体装置
を得ることを目的とするものである。
のであり、ベース引き出し電極とエミッタ引き出し電極
間の絶縁特性を向上し、高い信頼性を有する半導体装置
を得ることを目的とするものである。
【０００７】
【課題を解決するための手段】この発明に係る半導体装
置は、半導体基板の一主面に形成され、一部が上記基板
表面に露出する第１導電型の不純物領域と、上記第１導
電型の不純物領域に囲まれ、一部が上記基板表面に露出
する第２導電型の不純物領域と、上記半導体基板上に形
成され、上記第１導電型の不純物領域の露出面に接続す
る第１の電極と、上記半導体基板上に形成され、上記第
２導電型の不純物領域の露出面に接続する第２の電極
と、上記第１及び第２の電極間に挟まれた絶縁膜とを備
え、上記第１の電極の上記第２の電極に対する近接領域
の上端部が削られていることを特徴とするものである。
置は、半導体基板の一主面に形成され、一部が上記基板
表面に露出する第１導電型の不純物領域と、上記第１導
電型の不純物領域に囲まれ、一部が上記基板表面に露出
する第２導電型の不純物領域と、上記半導体基板上に形
成され、上記第１導電型の不純物領域の露出面に接続す
る第１の電極と、上記半導体基板上に形成され、上記第
２導電型の不純物領域の露出面に接続する第２の電極
と、上記第１及び第２の電極間に挟まれた絶縁膜とを備
え、上記第１の電極の上記第２の電極に対する近接領域
の上端部が削られていることを特徴とするものである。
【０００８】又、上記近接領域の上端部における第２の
電極までの距離が、上記近接領域の上端部以外の部分に
おける上記第２の電極までの距離よりも長いことを特徴
とするものである。
電極までの距離が、上記近接領域の上端部以外の部分に
おける上記第２の電極までの距離よりも長いことを特徴
とするものである。
【０００９】又、上記近接領域の上端部は、等方性エッ
チングにより削られたことを特徴とするものである。
チングにより削られたことを特徴とするものである。
【００１０】又、上記第１導電型の不純物領域はベース
領域であり、第１の電極はベース引き出し電極であるこ
とを特徴とするものである。
領域であり、第１の電極はベース引き出し電極であるこ
とを特徴とするものである。
【００１１】又、上記第２導電型の不純物領域はエミッ
タ領域であり、第２の電極はエミッタ引き出し電極であ
ることを特徴とするものである。
タ領域であり、第２の電極はエミッタ引き出し電極であ
ることを特徴とするものである。
【００１２】この発明に係る半導体装置の製造方法は、
半導体基板の一主面上に導電層を形成する工程と、上記
導電層表面に所望の形状の耐エッチング性マスクを形成
する工程と、上記マスクを用いて上記導電層の上部を等
方性エッチングする工程と、上記マスクを用いて上記導
電層を異方性エッチングし、上記半導体基板を露出させ
る工程と、上記半導体基板表面と導電層を覆うように絶
縁膜を形成する工程と、上記絶縁膜をエッチバックして
上記半導体基板を露出させる工程と、上記絶縁膜のエッ
チバックにより露出した半導体基板上に、他の導電層を
形成する工程とを含むものである。
半導体基板の一主面上に導電層を形成する工程と、上記
導電層表面に所望の形状の耐エッチング性マスクを形成
する工程と、上記マスクを用いて上記導電層の上部を等
方性エッチングする工程と、上記マスクを用いて上記導
電層を異方性エッチングし、上記半導体基板を露出させ
る工程と、上記半導体基板表面と導電層を覆うように絶
縁膜を形成する工程と、上記絶縁膜をエッチバックして
上記半導体基板を露出させる工程と、上記絶縁膜のエッ
チバックにより露出した半導体基板上に、他の導電層を
形成する工程とを含むものである。
【００１３】又、上記導電層を電極に加工する工程と、
半導体基板の主面に上記電極に電気的に接続する不純物
領域を形成する工程とを含むものである。
半導体基板の主面に上記電極に電気的に接続する不純物
領域を形成する工程とを含むものである。
【００１４】又、上記不純物領域はベース領域であり、
電極はベース引き出し電極であることを特徴とするもの
である。
電極はベース引き出し電極であることを特徴とするもの
である。
【００１５】又、上記他の導電層を電極に加工する工程
と、半導体基板の主面に上記他の電極に電気的に接続す
る不純物領域を形成する工程とを含むものである。
と、半導体基板の主面に上記他の電極に電気的に接続す
る不純物領域を形成する工程とを含むものである。
【００１６】又、上記不純物領域はエミッタ領域であ
り、電極はエミッタ引き出し電極であることを特徴とす
るものである。
り、電極はエミッタ引き出し電極であることを特徴とす
るものである。
【００１７】又、第１導電型の半導体基板の一主面に第
２導電型の不純物領域を形成する工程と、上記第２導電
型の不純物領域を覆うように、上記半導体基板上に第２
導電型のエピタキシャル層を形成する工程と、上記エピ
タキシャル層に接するように第１のポリシリコン膜を形
成する工程と、上記第１のポリシリコン膜に第１導電型
の不純物をドーピングする工程と、上記第１のポリシリ
コン膜上に第１のシリコン酸化膜を形成する工程と、上
記第１のシリコン酸化膜を所望の形状に加工しマスクを
形成する工程と、上記マスクを用いて上記第１のポリシ
リコン膜の上部を等方性エッチングする工程と、上記マ
スクを用いて上記第１のポリシリコン膜を異方性エッチ
ングし、上記エピタキシャル層を露出させる工程と、上
記第１のポリシリコン膜にドーピングした不純物を、上
記第１のポリシリコン膜とエピタキシャル層との接触面
から、上記エピタキシャル層に拡散し外部ベース領域を
形成する工程と、上記エピタキシャル層表面に第２のシ
リコン酸化膜を形成する工程と、上記エピタキシャル層
の上記第２のシリコン酸化膜が形成された部分に、イオ
ン注入により真性ベース領域を形成する工程と、上記エ
ピタキシャル層上に第３のシリコン酸化膜を形成する工
程と、上記第３のシリコン酸化膜をエッチバックし、上
記真性ベース領域を露出させる工程と、上記露出した真
性ベース領域に接するように、上記エピタキシャル層及
び第３のシリコン酸化膜上に第２のポリシリコン膜を形
成する工程と、上記第２のポリシリコン膜に第２導電型
の不純物をドーピングする工程と、上記第２のポリシリ
コン膜にドーピングした不純物を、上記第２のポリシリ
コン膜とエピタキシャル層との接触面から上記エピタキ
シャル層に拡散し、上記真性ベース領域に囲まれるエミ
ッタ領域を形成する工程とを含むものである。
２導電型の不純物領域を形成する工程と、上記第２導電
型の不純物領域を覆うように、上記半導体基板上に第２
導電型のエピタキシャル層を形成する工程と、上記エピ
タキシャル層に接するように第１のポリシリコン膜を形
成する工程と、上記第１のポリシリコン膜に第１導電型
の不純物をドーピングする工程と、上記第１のポリシリ
コン膜上に第１のシリコン酸化膜を形成する工程と、上
記第１のシリコン酸化膜を所望の形状に加工しマスクを
形成する工程と、上記マスクを用いて上記第１のポリシ
リコン膜の上部を等方性エッチングする工程と、上記マ
スクを用いて上記第１のポリシリコン膜を異方性エッチ
ングし、上記エピタキシャル層を露出させる工程と、上
記第１のポリシリコン膜にドーピングした不純物を、上
記第１のポリシリコン膜とエピタキシャル層との接触面
から、上記エピタキシャル層に拡散し外部ベース領域を
形成する工程と、上記エピタキシャル層表面に第２のシ
リコン酸化膜を形成する工程と、上記エピタキシャル層
の上記第２のシリコン酸化膜が形成された部分に、イオ
ン注入により真性ベース領域を形成する工程と、上記エ
ピタキシャル層上に第３のシリコン酸化膜を形成する工
程と、上記第３のシリコン酸化膜をエッチバックし、上
記真性ベース領域を露出させる工程と、上記露出した真
性ベース領域に接するように、上記エピタキシャル層及
び第３のシリコン酸化膜上に第２のポリシリコン膜を形
成する工程と、上記第２のポリシリコン膜に第２導電型
の不純物をドーピングする工程と、上記第２のポリシリ
コン膜にドーピングした不純物を、上記第２のポリシリ
コン膜とエピタキシャル層との接触面から上記エピタキ
シャル層に拡散し、上記真性ベース領域に囲まれるエミ
ッタ領域を形成する工程とを含むものである。
【００１８】又、上記第２のシリコン酸化膜は熱酸化膜
であることを特徴とするものである。
であることを特徴とするものである。
【００１９】又、上記第３のシリコン酸化膜はＴＥＯＳ
（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａ
ｔｅ）膜であることを特徴とするものである。
（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａ
ｔｅ）膜であることを特徴とするものである。
【００２０】又、上記等方性エッチングをドライエッチ
ング法を用いて行うことを特徴とするものである。
ング法を用いて行うことを特徴とするものである。
【００２１】又、上記等方性エッチング及び異方性エッ
チングを、同一装置内において続けて行うことを特徴と
するものである。
チングを、同一装置内において続けて行うことを特徴と
するものである。
【００２２】又、上記等方性エッチングする工程におい
て、ＳＦ6、ＨＢｒ及びＨｅの混合ガスを用いることを
特徴とするものである。
て、ＳＦ6、ＨＢｒ及びＨｅの混合ガスを用いることを
特徴とするものである。
【００２３】
実施の形態１．以下に、この発明の実施の形態１につい
て図１ないし図７に基づいて説明する。図１（ａ）はこ
の発明の実施の形態１における半導体装置の構造を示す
要部断面図であり、図１（ｂ）は図１（ａ）の主要部分
を拡大した図であり、具体的には、エミッタ及びベース
引き出し電極並びにその近傍における要部断面図であ
る。
て図１ないし図７に基づいて説明する。図１（ａ）はこ
の発明の実施の形態１における半導体装置の構造を示す
要部断面図であり、図１（ｂ）は図１（ａ）の主要部分
を拡大した図であり、具体的には、エミッタ及びベース
引き出し電極並びにその近傍における要部断面図であ
る。
【００２４】図１（ａ）において、１は例えばシリコン
単結晶からなるｐ型半導体基板本体、２は高濃度ｎ型
（以下、「ｎ+」という。）の埋込不純物領域、３は低
濃度ｎ型（以下、「ｎ-」という。）のＳｉエピタキシ
ャル層、２０は基板本体１、埋込不純物領域２及びエピ
タキシャル層３からなる半導体基板である。
単結晶からなるｐ型半導体基板本体、２は高濃度ｎ型
（以下、「ｎ+」という。）の埋込不純物領域、３は低
濃度ｎ型（以下、「ｎ-」という。）のＳｉエピタキシ
ャル層、２０は基板本体１、埋込不純物領域２及びエピ
タキシャル層３からなる半導体基板である。
【００２５】４は半導体基板２０の主表面上に形成され
たシリコン酸化膜からなる絶縁膜、５は基板２０表面の
絶縁膜４により囲まれた領域の一部である外部ベース領
域８に接するとともに、絶縁膜４上に延在するベース引
き出し電極、１０は外部ベース領域８同様に、基板２０
表面の絶縁膜４により囲まれた領域の一部であり、周囲
を外部ベース領域８により囲まれている真性ベース領
域、２１は上記真性ベース領域１０及び外部ベース領域
８からなるベース領域である。
たシリコン酸化膜からなる絶縁膜、５は基板２０表面の
絶縁膜４により囲まれた領域の一部である外部ベース領
域８に接するとともに、絶縁膜４上に延在するベース引
き出し電極、１０は外部ベース領域８同様に、基板２０
表面の絶縁膜４により囲まれた領域の一部であり、周囲
を外部ベース領域８により囲まれている真性ベース領
域、２１は上記真性ベース領域１０及び外部ベース領域
８からなるベース領域である。
【００２６】１２は真性ベース領域１０により囲まれた
エミッタ領域１３に接するとともに、例えばＴＥＯＳ
（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａ
ｔｅ）膜からなる絶縁膜２３をベース引き出し電極５と
の間に挟んで、当該絶縁膜２３上に延在するエミッタ引
き出し電極、２２はこのエミッタ引き出し電極１２に対
して、ベース引き出し電極５が近接している領域であ
る。
エミッタ領域１３に接するとともに、例えばＴＥＯＳ
（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａ
ｔｅ）膜からなる絶縁膜２３をベース引き出し電極５と
の間に挟んで、当該絶縁膜２３上に延在するエミッタ引
き出し電極、２２はこのエミッタ引き出し電極１２に対
して、ベース引き出し電極５が近接している領域であ
る。
【００２７】１４はコレクタウォール、１５はコレクタ
引き出し電極、１６は層間絶縁膜、１７、１８、１９は
配線である。
引き出し電極、１６は層間絶縁膜、１７、１８、１９は
配線である。
【００２８】図１（ｂ）において、２２ａは上記ベース
引き出し電極５のエミッタ引き出し電極１２に対する近
接領域２２の内の上端部であり、一方、２２ｂは近接領
域２２の内の上端部２２ａ以外の部分である。上端部２
２ａは、後述するように、等方性エッチングにより削ら
れているので、近接領域２２の内の他の部分２２ｂに比
べて、エミッタ引き出し電極１２までの距離が長い。即
ち、上端部２２ａにおけるベース引き出し電極５とエミ
ッタ引き出し電極１２との間隔が、他の部分２２ｂにお
けるそれよりも広くなっている。
引き出し電極５のエミッタ引き出し電極１２に対する近
接領域２２の内の上端部であり、一方、２２ｂは近接領
域２２の内の上端部２２ａ以外の部分である。上端部２
２ａは、後述するように、等方性エッチングにより削ら
れているので、近接領域２２の内の他の部分２２ｂに比
べて、エミッタ引き出し電極１２までの距離が長い。即
ち、上端部２２ａにおけるベース引き出し電極５とエミ
ッタ引き出し電極１２との間隔が、他の部分２２ｂにお
けるそれよりも広くなっている。
【００２９】つぎに、このように構成された半導体装置
の製造方法について、特に、ベース及びエミッタ領域に
関し、図２乃至図７を用いて以下に工程順に説明する。
ここで、コレクタ領域に関しては従来と同様に形成すれ
ばよいため、省略をしている。まず、図２（ａ）に示す
ように、例えばシリコン単結晶からなるｐ型半導体基板
本体１上に、イオン注入法を用いて埋込不純物領域２と
なるｎ+不純物領域２ａを形成する。
の製造方法について、特に、ベース及びエミッタ領域に
関し、図２乃至図７を用いて以下に工程順に説明する。
ここで、コレクタ領域に関しては従来と同様に形成すれ
ばよいため、省略をしている。まず、図２（ａ）に示す
ように、例えばシリコン単結晶からなるｐ型半導体基板
本体１上に、イオン注入法を用いて埋込不純物領域２と
なるｎ+不純物領域２ａを形成する。
【００３０】次に、図２（ｂ）に示すように、例えば有
機金属気相成長法（以下、「ＭＯＣＶＤ法」という。）
を用いて、半導体基板本体１上にｎ+不純物領域２を覆
うように、ｎ-Ｓｉエピタキシャル層３を成長させるこ
とにより、半導体基板２０を形成する。
機金属気相成長法（以下、「ＭＯＣＶＤ法」という。）
を用いて、半導体基板本体１上にｎ+不純物領域２を覆
うように、ｎ-Ｓｉエピタキシャル層３を成長させるこ
とにより、半導体基板２０を形成する。
【００３１】次に、図２（ｃ）に示すように、上記のよ
うに形成された半導体基板２０表面に、例えばＬＯＣＯ
Ｓ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉ
ｃｏｎ）法などを用いて、半導体基板２０の主表面上
に、後の工程においてベース領域２３及びエミッタ領域
１３が形成される領域の周囲を囲む、シリコン酸化膜か
らなる絶縁膜４を形成する。続いて、例えば、ＣＶＤ
（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｔｉｔｉｏ
ｎ）法を用いて、約０．１〜０．３μｍの膜厚のポリシ
リコン膜からなる導電膜５ａを、半導体基板２０及び絶
縁膜４を覆うように形成する。
うに形成された半導体基板２０表面に、例えばＬＯＣＯ
Ｓ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉ
ｃｏｎ）法などを用いて、半導体基板２０の主表面上
に、後の工程においてベース領域２３及びエミッタ領域
１３が形成される領域の周囲を囲む、シリコン酸化膜か
らなる絶縁膜４を形成する。続いて、例えば、ＣＶＤ
（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｔｉｔｉｏ
ｎ）法を用いて、約０．１〜０．３μｍの膜厚のポリシ
リコン膜からなる導電膜５ａを、半導体基板２０及び絶
縁膜４を覆うように形成する。
【００３２】次に、図３（ａ）に示すように、ポリシリ
コン膜５ａに、例えば、Ｂ等のｐ型ドーパントをイオン
注入する。
コン膜５ａに、例えば、Ｂ等のｐ型ドーパントをイオン
注入する。
【００３３】次に、図３（ｂ）に示すように、上記ポリ
シリコン膜５ａを覆うように、例えばＣＶＤ法などを用
いて、シリコン酸化膜からなる絶縁膜６ａを０．２〜
０．４μｍ程度の膜厚に形成する。続いて、図中には示
されていないが、シリコン酸化膜６ａ及びポリシリコン
膜５ａを、写真製版技術及び異方性エッチング技術を用
いて、所望の形状に加工し、具体的には例えば、絶縁膜
４上にその端部が位置するような形状に加工して、ベー
ス引き出し電極５の一方の端の位置を画定する。
シリコン膜５ａを覆うように、例えばＣＶＤ法などを用
いて、シリコン酸化膜からなる絶縁膜６ａを０．２〜
０．４μｍ程度の膜厚に形成する。続いて、図中には示
されていないが、シリコン酸化膜６ａ及びポリシリコン
膜５ａを、写真製版技術及び異方性エッチング技術を用
いて、所望の形状に加工し、具体的には例えば、絶縁膜
４上にその端部が位置するような形状に加工して、ベー
ス引き出し電極５の一方の端の位置を画定する。
【００３４】次に、図３（ｃ）に示すように、シリコン
酸化膜６ａ上に、後の工程において真性ベース領域１０
が形成される領域上に開口するレジストマスク２４を形
成する。
酸化膜６ａ上に、後の工程において真性ベース領域１０
が形成される領域上に開口するレジストマスク２４を形
成する。
【００３５】次に、図４（ａ）に示すように、上記レジ
ストマスク２４を用いた異方性エッチングによりシリコ
ン酸化膜６ａを加工し、ポリシリコン膜５ａのエッチン
グ用のマスク６ｂを形成する。
ストマスク２４を用いた異方性エッチングによりシリコ
ン酸化膜６ａを加工し、ポリシリコン膜５ａのエッチン
グ用のマスク６ｂを形成する。
【００３６】次に、図４（ｂ）に示すように、ポリシリ
コン膜５ａに、上記酸化膜マスク６ｂを用いて、例えば
ＳＦ6、ＨＢｒ及びＨｅの混合ガスをエッチングガスと
して使用した等方性のドライエッチングを施し、当該ポ
リシリコン膜５ａの上部を約５０〜１５０ｎｍ削る。こ
れにより、ポリシリコン膜５ａの被エッチング領域の端
部７はテーパ形状になる。この時、ＳＦ6とＨＢｒの流
量比は、具体的には例えばＳＦ6：ＨＢｒ＝２：１程度
とする。
コン膜５ａに、上記酸化膜マスク６ｂを用いて、例えば
ＳＦ6、ＨＢｒ及びＨｅの混合ガスをエッチングガスと
して使用した等方性のドライエッチングを施し、当該ポ
リシリコン膜５ａの上部を約５０〜１５０ｎｍ削る。こ
れにより、ポリシリコン膜５ａの被エッチング領域の端
部７はテーパ形状になる。この時、ＳＦ6とＨＢｒの流
量比は、具体的には例えばＳＦ6：ＨＢｒ＝２：１程度
とする。
【００３７】次に、図４（ｃ）に示すように、上記等方
性エッチングを施したものと同一のエッチング装置内に
おいて、上記等方性エッチング工程に続いて、ポリシリ
コン膜５ａに、酸化膜マスク６ｂを用いて、例えばＳＦ
6、ＨＢｒ及びＨｅの混合ガスをエッチングガスとして
使用した異方性ドライエッチングを施し、エピタキシャ
ル層３表面を露出させる。ここで、ＳＦ6とＨＢｒの流
量比は、具体的には例えばＳＦ6：ＨＢｒ＝１：１程度
とする。これにより、当該ポリシリコン膜５ａをマスク
６ｂと同様の形状に加工し、ベース引き出し電極５を形
成する。但し、この時、等方性エッチングにより形成さ
れたテーパ形状の部分７は残されたままである。
性エッチングを施したものと同一のエッチング装置内に
おいて、上記等方性エッチング工程に続いて、ポリシリ
コン膜５ａに、酸化膜マスク６ｂを用いて、例えばＳＦ
6、ＨＢｒ及びＨｅの混合ガスをエッチングガスとして
使用した異方性ドライエッチングを施し、エピタキシャ
ル層３表面を露出させる。ここで、ＳＦ6とＨＢｒの流
量比は、具体的には例えばＳＦ6：ＨＢｒ＝１：１程度
とする。これにより、当該ポリシリコン膜５ａをマスク
６ｂと同様の形状に加工し、ベース引き出し電極５を形
成する。但し、この時、等方性エッチングにより形成さ
れたテーパ形状の部分７は残されたままである。
【００３８】次に、図５（ａ）に示すように、ベース引
き出し電極５が含有するＢ等のｐ型ドーパントを、当該
ベース引き出し電極５とエピタキシャル層３の接触面５
ｂから、ｎ-エピタキシャル層３へ熱拡散させて、ｎ-領
域３中にｐ型の外部ベース領域８を形成する。
き出し電極５が含有するＢ等のｐ型ドーパントを、当該
ベース引き出し電極５とエピタキシャル層３の接触面５
ｂから、ｎ-エピタキシャル層３へ熱拡散させて、ｎ-領
域３中にｐ型の外部ベース領域８を形成する。
【００３９】次に、図５（ｂ）に示すように、熱酸化を
行い、上記ベース引き出し電極５及び露出したエピタキ
シャル層３表面に、１０ｎｍ程度の膜厚の熱酸化膜９を
形成する。但し、この酸化膜９の膜厚は、真性ベース領
域１０の形成に用いられるイオン注入における注入条件
により適宜決定すればよい。
行い、上記ベース引き出し電極５及び露出したエピタキ
シャル層３表面に、１０ｎｍ程度の膜厚の熱酸化膜９を
形成する。但し、この酸化膜９の膜厚は、真性ベース領
域１０の形成に用いられるイオン注入における注入条件
により適宜決定すればよい。
【００４０】次に、図５（ｃ）に示すように、上記のよ
うに形成されたシリコン酸化膜９越しに、エピタキシャ
ル層３に例えばＢＦ2等のｐ型ドーパントをイオン注入
し、ｐ型の真性ベース領域１０を形成する。
うに形成されたシリコン酸化膜９越しに、エピタキシャ
ル層３に例えばＢＦ2等のｐ型ドーパントをイオン注入
し、ｐ型の真性ベース領域１０を形成する。
【００４１】次に、図６（ａ）に示すように、エピタキ
シャル層３上の全面に、例えば、ＣＶＤ法などを用い
て、ＴＥＯＳ膜のような段差被覆性（ｓｔｅｐ ｃｏｖ
ｅｒａｇｅ）の良好な絶縁膜１１を、０．１〜０．３μ
ｍ程度の膜厚に形成する。
シャル層３上の全面に、例えば、ＣＶＤ法などを用い
て、ＴＥＯＳ膜のような段差被覆性（ｓｔｅｐ ｃｏｖ
ｅｒａｇｅ）の良好な絶縁膜１１を、０．１〜０．３μ
ｍ程度の膜厚に形成する。
【００４２】次に、図６（ｂ）に示すように、絶縁膜１
１ａをエッチバックし、同時に絶縁膜９の一部も除去
し、真性ベース領域１０の一部を露出させる。この時、
ベース引き出し電極５のテーパ形状の部分７を有する側
面は、例えばＴＥＯＳ膜からなる０．０５〜０．２μｍ
程度の膜厚のスペーサ膜１１により覆われることとな
る。
１ａをエッチバックし、同時に絶縁膜９の一部も除去
し、真性ベース領域１０の一部を露出させる。この時、
ベース引き出し電極５のテーパ形状の部分７を有する側
面は、例えばＴＥＯＳ膜からなる０．０５〜０．２μｍ
程度の膜厚のスペーサ膜１１により覆われることとな
る。
【００４３】次に、図６（ｃ）に示すように、露出した
真性ベース領域１０の一部に接するように、例えばポリ
シリコン膜からなる導電膜１２ａを、酸化膜マスク６ｂ
及びスペーサ膜１１からなる絶縁膜２３上に形成する。
真性ベース領域１０の一部に接するように、例えばポリ
シリコン膜からなる導電膜１２ａを、酸化膜マスク６ｂ
及びスペーサ膜１１からなる絶縁膜２３上に形成する。
【００４４】次に、図７（ａ）に示すように、ポリシリ
コン膜１２ａに例えばＡｓ等のｎ型ドーパントをイオン
注入する。
コン膜１２ａに例えばＡｓ等のｎ型ドーパントをイオン
注入する。
【００４５】次に、図７（ｂ）に示すように、写真製版
技術及び異方性エッチング技術を用いてポリシリコン膜
１２ａを所望の形状に加工し、エミッタ引き出し電極１
２を形成する。
技術及び異方性エッチング技術を用いてポリシリコン膜
１２ａを所望の形状に加工し、エミッタ引き出し電極１
２を形成する。
【００４６】次に、図７（ｃ）に示すように、このエミ
ッタ引き出し電極１２が含有するＡｓ等のｎ型ドーパン
トを、当該エミッタ引き出し電極１２とエピタキシャル
層３との接触面１２ｂから、エピタキシャル層３中へ熱
拡散させて、真性ベース領域１０に囲まれたｎ型のエミ
ッタ領域１３を形成する。
ッタ引き出し電極１２が含有するＡｓ等のｎ型ドーパン
トを、当該エミッタ引き出し電極１２とエピタキシャル
層３との接触面１２ｂから、エピタキシャル層３中へ熱
拡散させて、真性ベース領域１０に囲まれたｎ型のエミ
ッタ領域１３を形成する。
【００４７】その後、基板２０上に層間絶縁膜１６を形
成し、写真製版技術及び異方性エッチング技術等を用い
て、ベース引き出し電極５又はエミッタ引き出し電極１
２にそれぞれが接続する配線１７、１８を形成して、図
１に示した半導体装置を得る。
成し、写真製版技術及び異方性エッチング技術等を用い
て、ベース引き出し電極５又はエミッタ引き出し電極１
２にそれぞれが接続する配線１７、１８を形成して、図
１に示した半導体装置を得る。
【００４８】本実施の形態１においては、ベース引き出
し電極５の形成工程において、従来の形成工程と異な
り、異方性エッチングを行う前に等方性エッチングを行
っているので、ポリシリコン膜５ａの被エッチング領域
の端部７、即ち、ベース引き出し電極５のエミッタ引き
出し電極に対する近接領域の上端部２２ａがテーパ形状
になる。そのため、従来の半導体装置に比べ、エミッタ
電極１２を自己整合的に形成するために、後の工程にお
いて真性ベース領域１０となる領域上に開口するように
形成したマスク６ｂの開口径が、従来の場合と同一であ
ったとしても、ベース引き出し電極５とエミッタ引き出
し電極１２の間隔を広く保つことができ、これら電極間
の絶縁特性を向上でき、短絡等を防止することができ、
動作時における信頼性を向上することが可能となる。
し電極５の形成工程において、従来の形成工程と異な
り、異方性エッチングを行う前に等方性エッチングを行
っているので、ポリシリコン膜５ａの被エッチング領域
の端部７、即ち、ベース引き出し電極５のエミッタ引き
出し電極に対する近接領域の上端部２２ａがテーパ形状
になる。そのため、従来の半導体装置に比べ、エミッタ
電極１２を自己整合的に形成するために、後の工程にお
いて真性ベース領域１０となる領域上に開口するように
形成したマスク６ｂの開口径が、従来の場合と同一であ
ったとしても、ベース引き出し電極５とエミッタ引き出
し電極１２の間隔を広く保つことができ、これら電極間
の絶縁特性を向上でき、短絡等を防止することができ、
動作時における信頼性を向上することが可能となる。
【００４９】又、本実施の形態１においては、ＳＦ6、
ＨＢｒ及びＨｅの混合ガスをエッチングガスとして使用
したドライエッチングを施しているので、ＳＦ6とＨＢ
ｒの流量比を変えるだけで、等方性エッチング工程と異
方性エッチング工程を同一の装置内で続けて行うことが
でき、即ち、等方性エッチングの後、外気に触れること
なく直ちに異方性エッチング工程に移ることが可能とな
るので、より高い信頼性の半導体装置を得られるととも
に、当該半導体装置の製造を容易化することが可能とな
る。
ＨＢｒ及びＨｅの混合ガスをエッチングガスとして使用
したドライエッチングを施しているので、ＳＦ6とＨＢ
ｒの流量比を変えるだけで、等方性エッチング工程と異
方性エッチング工程を同一の装置内で続けて行うことが
でき、即ち、等方性エッチングの後、外気に触れること
なく直ちに異方性エッチング工程に移ることが可能とな
るので、より高い信頼性の半導体装置を得られるととも
に、当該半導体装置の製造を容易化することが可能とな
る。
【００５０】但し、本発明においては、上記エッチング
ガスに限定されるものではなく、他のガス系を用いてエ
ッチングを行っても良く、又、等方性エッチングと異方
性エッチングを別個の装置で行っても良く、加えて、等
方性エッチングをウェットエッチングにより施してもか
まわない。
ガスに限定されるものではなく、他のガス系を用いてエ
ッチングを行っても良く、又、等方性エッチングと異方
性エッチングを別個の装置で行っても良く、加えて、等
方性エッチングをウェットエッチングにより施してもか
まわない。
【００５１】又、本実施の形態１においては、異方性エ
ッチングを用いて、後の工程において真性ベース領域１
０となる領域を露出させているので、正確に所望の領域
に真性ベース領域１０を形成することが可能となる。
ッチングを用いて、後の工程において真性ベース領域１
０となる領域を露出させているので、正確に所望の領域
に真性ベース領域１０を形成することが可能となる。
【００５２】又、本実施の形態１においては、スペーサ
膜１１となる絶縁膜１１ａとして、ＴＥＯＳ膜などの段
差被覆性及び膜付き均一性（ｃｏｎｆｏｒｍｉｔｙ）の
良好な絶縁膜を用いているので、等方性エッチング及び
異方性エッチングにより複雑な形状となったベース引き
出し電極５及びその上の酸化膜マスク６ｂに対しても、
空隙などの欠陥を生じることなく絶縁膜１１ａを形成で
きるとともに、スペーサ膜１１の膜厚を容易に制御でき
るため、特性の安定した半導体装置を得ることが可能と
なる。
膜１１となる絶縁膜１１ａとして、ＴＥＯＳ膜などの段
差被覆性及び膜付き均一性（ｃｏｎｆｏｒｍｉｔｙ）の
良好な絶縁膜を用いているので、等方性エッチング及び
異方性エッチングにより複雑な形状となったベース引き
出し電極５及びその上の酸化膜マスク６ｂに対しても、
空隙などの欠陥を生じることなく絶縁膜１１ａを形成で
きるとともに、スペーサ膜１１の膜厚を容易に制御でき
るため、特性の安定した半導体装置を得ることが可能と
なる。
【００５３】但し、本発明は、上記絶縁膜１１ａをＴＥ
ＯＳ膜に限定するものではなく、他の膜を用いても良
く、当該他の膜が段差被覆性及び膜付き均一性が良好な
場合には、上記と同様の効果を示す。
ＯＳ膜に限定するものではなく、他の膜を用いても良
く、当該他の膜が段差被覆性及び膜付き均一性が良好な
場合には、上記と同様の効果を示す。
【００５４】又、本実施の形態１においては、ｎｐｎ型
の半導体装置を一例として説明したが、ｐｎｐ型につい
ても、上記の説明中のｎ型の不純物とｐ型の不純物を入
れ替えるだけで、同様の製造方法を用いて同様の構造の
半導体装置を得ることができることは言うまでもない。
の半導体装置を一例として説明したが、ｐｎｐ型につい
ても、上記の説明中のｎ型の不純物とｐ型の不純物を入
れ替えるだけで、同様の製造方法を用いて同様の構造の
半導体装置を得ることができることは言うまでもない。
【００５５】
【発明の効果】この発明に係る半導体装置は、半導体基
板の一主面に形成され、一部が上記基板表面に露出する
第１導電型の不純物領域と、上記第１導電型の不純物領
域に囲まれ、一部が上記基板表面に露出する第２導電型
の不純物領域と、上記半導体基板上に形成され、上記第
１導電型の不純物領域の露出面に接続する第１の電極
と、上記半導体基板上に形成され、上記第２導電型の不
純物領域の露出面に接続する第２の電極と、上記第１及
び第２の電極間に挟まれた絶縁膜とを備え、上記第１の
電極の上記第２の電極に対する近接領域の上端部が削ら
れていることを特徴とするので、上記近接領域の上端部
における上記第１の電極と第２の電極の間隔を広く保つ
ことができ、これら電極間の絶縁特性を向上でき、信頼
性を向上することができる。
板の一主面に形成され、一部が上記基板表面に露出する
第１導電型の不純物領域と、上記第１導電型の不純物領
域に囲まれ、一部が上記基板表面に露出する第２導電型
の不純物領域と、上記半導体基板上に形成され、上記第
１導電型の不純物領域の露出面に接続する第１の電極
と、上記半導体基板上に形成され、上記第２導電型の不
純物領域の露出面に接続する第２の電極と、上記第１及
び第２の電極間に挟まれた絶縁膜とを備え、上記第１の
電極の上記第２の電極に対する近接領域の上端部が削ら
れていることを特徴とするので、上記近接領域の上端部
における上記第１の電極と第２の電極の間隔を広く保つ
ことができ、これら電極間の絶縁特性を向上でき、信頼
性を向上することができる。
【００５６】又、上記近接領域の上端部における第２の
電極までの距離が、上記近接領域の上端部以外の部分に
おける上記第２の電極までの距離よりも長いことを特徴
とするので、上記近接領域の上端部における上記第１の
電極と第２の電極の間隔を広く保つことができ、これら
電極間の絶縁特性を向上でき、信頼性を向上することが
できる。
電極までの距離が、上記近接領域の上端部以外の部分に
おける上記第２の電極までの距離よりも長いことを特徴
とするので、上記近接領域の上端部における上記第１の
電極と第２の電極の間隔を広く保つことができ、これら
電極間の絶縁特性を向上でき、信頼性を向上することが
できる。
【００５７】又、上記近接領域の上端部は、等方性エッ
チングにより削られたことを特徴とするので、当該近接
領域の上端部がテーパ形状となり、上記第１の電極と第
２の電極の間隔を広く保つことができ、これら電極間の
絶縁特性を向上でき、信頼性を向上することができる。
チングにより削られたことを特徴とするので、当該近接
領域の上端部がテーパ形状となり、上記第１の電極と第
２の電極の間隔を広く保つことができ、これら電極間の
絶縁特性を向上でき、信頼性を向上することができる。
【００５８】又、上記第１導電型の不純物領域はベース
領域であり、第１の電極はベース引き出し電極であるこ
とを特徴とするので、ベース引き出し電極と第２の電極
の間隔を広く保つことができ、これら電極間の絶縁特性
を向上でき、信頼性を向上することができる。
領域であり、第１の電極はベース引き出し電極であるこ
とを特徴とするので、ベース引き出し電極と第２の電極
の間隔を広く保つことができ、これら電極間の絶縁特性
を向上でき、信頼性を向上することができる。
【００５９】又、上記第２導電型の不純物領域はエミッ
タ領域であり、第２の電極はエミッタ引き出し電極であ
ることを特徴とするので、上記第１の電極とエミッタ引
き出し電極の間隔を広く保つことができ、これら電極間
の絶縁特性を向上でき、信頼性を向上することができ
る。
タ領域であり、第２の電極はエミッタ引き出し電極であ
ることを特徴とするので、上記第１の電極とエミッタ引
き出し電極の間隔を広く保つことができ、これら電極間
の絶縁特性を向上でき、信頼性を向上することができ
る。
【００６０】この発明に係る半導体装置の製造方法は、
半導体基板の一主面上に導電層を形成する工程と、上記
導電層表面に所望の形状の耐エッチング性マスクを形成
する工程と、上記マスクを用いて上記導電層の上部を等
方性エッチングする工程と、上記マスクを用いて上記導
電層を異方性エッチングし、上記半導体基板を露出させ
る工程と、上記半導体基板表面と導電層を覆うように絶
縁膜を形成する工程と、上記絶縁膜をエッチバックして
上記半導体基板を露出させる工程と、上記絶縁膜のエッ
チバックにより露出した半導体基板上に、他の導電層を
形成する工程とを含むので、上記導電層の他の導電層に
対する近接領域の上端部がテーパ形状となり、当該上端
部における上記導電層と他の導電層との間隔を広く保つ
ことができ、これら導電層間の絶縁特性を向上でき、高
い信頼性を有する半導体装置を得ることが可能となる。
半導体基板の一主面上に導電層を形成する工程と、上記
導電層表面に所望の形状の耐エッチング性マスクを形成
する工程と、上記マスクを用いて上記導電層の上部を等
方性エッチングする工程と、上記マスクを用いて上記導
電層を異方性エッチングし、上記半導体基板を露出させ
る工程と、上記半導体基板表面と導電層を覆うように絶
縁膜を形成する工程と、上記絶縁膜をエッチバックして
上記半導体基板を露出させる工程と、上記絶縁膜のエッ
チバックにより露出した半導体基板上に、他の導電層を
形成する工程とを含むので、上記導電層の他の導電層に
対する近接領域の上端部がテーパ形状となり、当該上端
部における上記導電層と他の導電層との間隔を広く保つ
ことができ、これら導電層間の絶縁特性を向上でき、高
い信頼性を有する半導体装置を得ることが可能となる。
【００６１】又、第１導電型の半導体基板の一主面に第
２導電型の不純物領域を形成する工程と、上記第２導電
型の不純物領域を覆うように、上記半導体基板上に第２
導電型のエピタキシャル層を形成する工程と、上記エピ
タキシャル層に接するように第１のポリシリコン膜を形
成する工程と、上記第１のポリシリコン膜に第１導電型
の不純物をドーピングする工程と、上記第１のポリシリ
コン膜上に第１のシリコン酸化膜を形成する工程と、上
記第１のシリコン酸化膜を所望の形状に加工しマスクを
形成する工程と、上記マスクを用いて上記第１のポリシ
リコン膜の上部を等方性エッチングする工程と、上記マ
スクを用いて上記第１のポリシリコン膜を異方性エッチ
ングし、上記エピタキシャル層を露出させる工程と、上
記第１のポリシリコン膜にドーピングした不純物を、上
記第１のポリシリコン膜とエピタキシャル層との接触面
から、上記エピタキシャル層に拡散し外部ベース領域を
形成する工程と、上記エピタキシャル層表面に第２のシ
リコン酸化膜を形成する工程と、上記エピタキシャル層
の上記第２のシリコン酸化膜が形成された部分に、イオ
ン注入により真性ベース領域を形成する工程と、上記エ
ピタキシャル層上に第３のシリコン酸化膜を形成する工
程と、上記第３のシリコン酸化膜をエッチバックし、上
記真性ベース領域を露出させる工程と、上記露出した真
性ベース領域に接するように、上記エピタキシャル層及
び第３のシリコン酸化膜上に第２のポリシリコン膜を形
成する工程と、上記第２のポリシリコン膜に第２導電型
の不純物をドーピングする工程と、上記第２のポリシリ
コン膜にドーピングした不純物を、上記第２のポリシリ
コン膜とエピタキシャル層との接触面から上記エピタキ
シャル層に拡散し、上記真性ベース領域に囲まれるエミ
ッタ領域を形成する工程とを含むので、上記第１のポリ
シリコン膜の第２のポリシリコン膜に対する近接領域の
上端部がテーパ形状となり、当該上端部における上記第
１及び第２のポリシリコン膜間の間隔を広く保つことが
でき、特性の安定した信頼性の高い半導体装置を得るこ
とが可能となる。
２導電型の不純物領域を形成する工程と、上記第２導電
型の不純物領域を覆うように、上記半導体基板上に第２
導電型のエピタキシャル層を形成する工程と、上記エピ
タキシャル層に接するように第１のポリシリコン膜を形
成する工程と、上記第１のポリシリコン膜に第１導電型
の不純物をドーピングする工程と、上記第１のポリシリ
コン膜上に第１のシリコン酸化膜を形成する工程と、上
記第１のシリコン酸化膜を所望の形状に加工しマスクを
形成する工程と、上記マスクを用いて上記第１のポリシ
リコン膜の上部を等方性エッチングする工程と、上記マ
スクを用いて上記第１のポリシリコン膜を異方性エッチ
ングし、上記エピタキシャル層を露出させる工程と、上
記第１のポリシリコン膜にドーピングした不純物を、上
記第１のポリシリコン膜とエピタキシャル層との接触面
から、上記エピタキシャル層に拡散し外部ベース領域を
形成する工程と、上記エピタキシャル層表面に第２のシ
リコン酸化膜を形成する工程と、上記エピタキシャル層
の上記第２のシリコン酸化膜が形成された部分に、イオ
ン注入により真性ベース領域を形成する工程と、上記エ
ピタキシャル層上に第３のシリコン酸化膜を形成する工
程と、上記第３のシリコン酸化膜をエッチバックし、上
記真性ベース領域を露出させる工程と、上記露出した真
性ベース領域に接するように、上記エピタキシャル層及
び第３のシリコン酸化膜上に第２のポリシリコン膜を形
成する工程と、上記第２のポリシリコン膜に第２導電型
の不純物をドーピングする工程と、上記第２のポリシリ
コン膜にドーピングした不純物を、上記第２のポリシリ
コン膜とエピタキシャル層との接触面から上記エピタキ
シャル層に拡散し、上記真性ベース領域に囲まれるエミ
ッタ領域を形成する工程とを含むので、上記第１のポリ
シリコン膜の第２のポリシリコン膜に対する近接領域の
上端部がテーパ形状となり、当該上端部における上記第
１及び第２のポリシリコン膜間の間隔を広く保つことが
でき、特性の安定した信頼性の高い半導体装置を得るこ
とが可能となる。
【００６２】又、上記第２のシリコン酸化膜は熱酸化膜
であることを特徴とするので、真性ベース領域を形成す
るためのイオン注入工程における、エピタキシャル層へ
のダメージを低減することが可能となり、より高い信頼
性を有する半導体装置を得ることが可能となる。
であることを特徴とするので、真性ベース領域を形成す
るためのイオン注入工程における、エピタキシャル層へ
のダメージを低減することが可能となり、より高い信頼
性を有する半導体装置を得ることが可能となる。
【００６３】又、上記第３のシリコン酸化膜はＴＥＯＳ
（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａ
ｔｅ）膜であることを特徴とするので、このＴＥＯＳ膜
が段差被覆性及び膜付き均一性が良好であるために、等
方性エッチング及び異方性エッチングにより複雑な形状
となった第１のポリシリコン膜、及びその上に形成され
ている酸化膜マスクに対しても、空隙などの欠陥を生じ
ることなく第１及び第２のポリシリコン膜間にＴＥＯＳ
膜からなるスペーサ膜を形成できるとともに、そのスペ
ーサ膜の膜厚を容易に制御できるため、特性の安定した
信頼性の高い半導体装置を得ることが可能となる。
（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａ
ｔｅ）膜であることを特徴とするので、このＴＥＯＳ膜
が段差被覆性及び膜付き均一性が良好であるために、等
方性エッチング及び異方性エッチングにより複雑な形状
となった第１のポリシリコン膜、及びその上に形成され
ている酸化膜マスクに対しても、空隙などの欠陥を生じ
ることなく第１及び第２のポリシリコン膜間にＴＥＯＳ
膜からなるスペーサ膜を形成できるとともに、そのスペ
ーサ膜の膜厚を容易に制御できるため、特性の安定した
信頼性の高い半導体装置を得ることが可能となる。
【００６４】又、上記等方性エッチングをドライエッチ
ング法を用いて行うことを特徴とするので、次工程の異
方性エッチングを、同一装置内において続けて行うこと
が可能となり、製造工程を簡略化することができ、より
高い信頼性を有する半導体装置を得ることが可能とな
る。
ング法を用いて行うことを特徴とするので、次工程の異
方性エッチングを、同一装置内において続けて行うこと
が可能となり、製造工程を簡略化することができ、より
高い信頼性を有する半導体装置を得ることが可能とな
る。
【００６５】又、上記等方性エッチング及び異方性エッ
チングを、同一装置内において続けて行うことを特徴と
するので、製造工程を簡略化することができ、より高い
信頼性を有する半導体装置を得ることが可能となる。
チングを、同一装置内において続けて行うことを特徴と
するので、製造工程を簡略化することができ、より高い
信頼性を有する半導体装置を得ることが可能となる。
【００６６】又、上記等方性エッチングする工程におい
て、ＳＦ6、ＨＢｒ及びＨｅの混合ガスを用いることを
特徴とするので、ＳＦ6とＨＢｒとの流量比を変えるだ
けで、当該等方性エッチングと次の異方性エッチング
を、同一装置内において続けて行うことが可能となり、
製造工程を簡略化することができ、より高い信頼性を有
する半導体装置を得ることが可能となる。
て、ＳＦ6、ＨＢｒ及びＨｅの混合ガスを用いることを
特徴とするので、ＳＦ6とＨＢｒとの流量比を変えるだ
けで、当該等方性エッチングと次の異方性エッチング
を、同一装置内において続けて行うことが可能となり、
製造工程を簡略化することができ、より高い信頼性を有
する半導体装置を得ることが可能となる。
【図１】 この発明の実施の形態１における半導体装置
の構造を示す要部断面図である。
の構造を示す要部断面図である。
【図２】 この発明の実施の形態１における半導体装置
の製造方法を工程順に示す要部断面図である。
の製造方法を工程順に示す要部断面図である。
【図３】 この発明の実施の形態１における半導体装置
の製造方法を工程順に示す要部断面図である。
の製造方法を工程順に示す要部断面図である。
【図４】 この発明の実施の形態１における半導体装置
の製造方法を工程順に示す要部断面図である。
の製造方法を工程順に示す要部断面図である。
【図５】 この発明の実施の形態１における半導体装置
の製造方法を工程順に示す要部断面図である。
の製造方法を工程順に示す要部断面図である。
【図６】 この発明の実施の形態１における半導体装置
の製造方法を工程順に示す要部断面図である。
の製造方法を工程順に示す要部断面図である。
【図７】 この発明の実施の形態１における半導体装置
の製造方法を工程順に示す要部断面図である。
の製造方法を工程順に示す要部断面図である。
【図８】 従来のｎｐｎバイポーラトランジスタの構造
を示す要部断面図である。
を示す要部断面図である。
１ 半導体基板、 ２ 不純物領域、 ３ エ
ピタキシャル層、５ 電極（第１の電極）、 ５ａ
導電層（第１のポリシリコン膜）、５ｂ 接触面、
６ａ 第１のシリコン酸化膜、６ｂ マ
スク（耐エッチング性マスク）、 ８ 外部ベース領
域、９ 第２のシリコン酸化膜、 １０
真性ベース領域、１１ａ 絶縁膜（第３のシリコン酸
化膜）、 １２ 電極（第２の電極）、１２ａ 他の導
電層（第２のポリシリコン膜）、 １２ｂ 接触面、
１３ 第２導電型の不純物領域（エミッタ領域）、 ２
０ 半導体基板、２１ 第１導電型の不純物領域（ベー
ス領域）、２２ 第１の電極の第２の電極に対する近接
領域、２２ａ 近接領域の上端部、 ２２ｂ 近接領
域の上端部以外の部分、２３ 絶縁膜。
ピタキシャル層、５ 電極（第１の電極）、 ５ａ
導電層（第１のポリシリコン膜）、５ｂ 接触面、
６ａ 第１のシリコン酸化膜、６ｂ マ
スク（耐エッチング性マスク）、 ８ 外部ベース領
域、９ 第２のシリコン酸化膜、 １０
真性ベース領域、１１ａ 絶縁膜（第３のシリコン酸
化膜）、 １２ 電極（第２の電極）、１２ａ 他の導
電層（第２のポリシリコン膜）、 １２ｂ 接触面、
１３ 第２導電型の不純物領域（エミッタ領域）、 ２
０ 半導体基板、２１ 第１導電型の不純物領域（ベー
ス領域）、２２ 第１の電極の第２の電極に対する近接
領域、２２ａ 近接領域の上端部、 ２２ｂ 近接領
域の上端部以外の部分、２３ 絶縁膜。
Claims (16)
- 【請求項１】 半導体基板の一主面に形成され、一部が
上記基板表面に露出する第１導電型の不純物領域と、 上記第１導電型の不純物領域に囲まれ、一部が上記基板
表面に露出する第２導電型の不純物領域と、 上記半導体基板上に形成され、上記第１導電型の不純物
領域の露出面に接続する第１の電極と、 上記半導体基板上に形成され、上記第２導電型の不純物
領域の露出面に接続する第２の電極と、 上記第１及び第２の電極間に挟まれた絶縁膜とを備え、 上記第１の電極の上記第２の電極に対する近接領域の上
端部が削られていることを特徴とする半導体装置。 - 【請求項２】 近接領域の上端部における第２の電極ま
での距離が、上記近接領域の上端部以外の部分における
上記第２の電極までの距離よりも長いことを特徴とする
請求項１記載の半導体装置。 - 【請求項３】 近接領域の上端部は、等方性エッチング
により削られたことを特徴とする請求項１又は２記載の
半導体装置。 - 【請求項４】 第１導電型の不純物領域はベース領域で
あり、第１の電極はベース引き出し電極であることを特
徴とする請求項１乃至３のいずれか１項記載の半導体装
置。 - 【請求項５】 第２導電型の不純物領域はエミッタ領域
であり、第２の電極はエミッタ引き出し電極であること
を特徴とする請求項１乃至４のいずれか１項記載の半導
体装置。 - 【請求項６】 半導体基板の一主面上に導電層を形成す
る工程と、 上記導電層表面に所望の形状の耐エッチング性マスクを
形成する工程と、 上記マスクを用いて上記導電層の上部を等方性エッチン
グする工程と、 上記マスクを用いて上記導電層を異方性エッチングし、
上記半導体基板を露出させる工程と、 上記半導体基板表面と導電層を覆うように絶縁膜を形成
する工程と、 上記絶縁膜をエッチバックして上記半導体基板を露出さ
せる工程と、 上記絶縁膜のエッチバックにより露出した半導体基板上
に、他の導電層を形成する工程とを含む半導体装置の製
造方法。 - 【請求項７】 導電層を電極に加工する工程と、 半導体基板の主面に上記電極に電気的に接続する不純物
領域を形成する工程とを含む請求項６記載の半導体装置
の製造方法。 - 【請求項８】 不純物領域はベース領域であり、電極は
ベース引き出し電極であることを特徴とする請求項７記
載の半導体装置の製造方法。 - 【請求項９】 他の導電層を電極に加工する工程と、 半導体基板の主面に上記他の電極に電気的に接続する不
純物領域を形成する工程とを含む請求項６記載の半導体
装置の製造方法。 - 【請求項１０】 不純物領域はエミッタ領域であり、電
極はエミッタ引き出し電極であることを特徴とする請求
項９記載の半導体装置の製造方法。 - 【請求項１１】 第１導電型の半導体基板の一主面に第
２導電型の不純物領域を形成する工程と、 上記第２導電型の不純物領域を覆うように、上記半導体
基板上に第２導電型のエピタキシャル層を形成する工程
と、 上記エピタキシャル層に接するように第１のポリシリコ
ン膜を形成する工程と、 上記第１のポリシリコン膜に第１導電型の不純物をドー
ピングする工程と、 上記第１のポリシリコン膜上に第１のシリコン酸化膜を
形成する工程と、 上記第１のシリコン酸化膜を所望の形状に加工しマスク
を形成する工程と、 上記マスクを用いて上記第１のポリシリコン膜の上部を
等方性エッチングする工程と、 上記マスクを用いて上記第１のポリシリコン膜を異方性
エッチングし、上記エピタキシャル層を露出させる工程
と、 上記第１のポリシリコン膜にドーピングした不純物を、
上記第１のポリシリコン膜とエピタキシャル層との接触
面から、上記エピタキシャル層に拡散し外部ベース領域
を形成する工程と、 上記エピタキシャル層表面に第２のシリコン酸化膜を形
成する工程と、 上記エピタキシャル層の上記第２のシリコン酸化膜が形
成された部分に、イオン注入により真性ベース領域を形
成する工程と、 上記エピタキシャル層上に第３のシリコン酸化膜を形成
する工程と、 上記第３のシリコン酸化膜をエッチバックし、上記真性
ベース領域を露出させる工程と、 上記露出した真性ベース領域に接するように、上記エピ
タキシャル層及び第３のシリコン酸化膜上に第２のポリ
シリコン膜を形成する工程と、 上記第２のポリシリコン膜に第２導電型の不純物をドー
ピングする工程と、 上記第２のポリシリコン膜にドーピングした不純物を、
上記第２のポリシリコン膜とエピタキシャル層との接触
面から上記エピタキシャル層に拡散し、上記真性ベース
領域に囲まれるエミッタ領域を形成する工程とを含む半
導体装置の製造方法。 - 【請求項１２】 第２のシリコン酸化膜は熱酸化膜であ
ることを特徴とする請求項１１記載の半導体装置の製造
方法。 - 【請求項１３】 第３のシリコン酸化膜はＴＥＯＳ（Ｔ
ｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔ
ｅ）膜であることを特徴とする請求項１１又は１２記載
の半導体装置の製造方法。 - 【請求項１４】 等方性エッチングをドライエッチング
法を用いて行うことを特徴とする請求項６乃至１３のい
ずれか１項記載の半導体装置の製造方法。 - 【請求項１５】 等方性エッチング及び異方性エッチン
グを、同一装置内において続けて行うことを特徴とする
請求項６乃至１４のいずれか１項記載の半導体装置の製
造方法。 - 【請求項１６】 等方性エッチングする工程において、
ＳＦ6、ＨＢｒ及びＨｅの混合ガスを用いることを特徴
とする請求項６乃至１５のいずれか１項記載の半導体装
置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9179666A JPH1126472A (ja) | 1997-07-04 | 1997-07-04 | 半導体装置及びその製造方法 |
| TW087100519A TW392253B (en) | 1997-07-04 | 1998-01-14 | Semiconductor device and its manufacture |
| US09/007,169 US6051873A (en) | 1997-07-04 | 1998-01-14 | Semiconductor device including self-aligned base and emitter electrodes |
| DE19802596A DE19802596C2 (de) | 1997-07-04 | 1998-01-23 | Halbleitervorrichtung mit verbesserter Isolation zwischen Basis- und Emitterelektrode und zugehöriges Herstellungsverfahren |
| KR1019980003127A KR100292717B1 (ko) | 1997-07-04 | 1998-02-04 | 반도체장치및그제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9179666A JPH1126472A (ja) | 1997-07-04 | 1997-07-04 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1126472A true JPH1126472A (ja) | 1999-01-29 |
Family
ID=16069760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9179666A Pending JPH1126472A (ja) | 1997-07-04 | 1997-07-04 | 半導体装置及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6051873A (ja) |
| JP (1) | JPH1126472A (ja) |
| KR (1) | KR100292717B1 (ja) |
| DE (1) | DE19802596C2 (ja) |
| TW (1) | TW392253B (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6069042A (en) * | 1998-02-13 | 2000-05-30 | Taiwan Semiconductor Manufacturing Company | Multi-layer spacer technology for flash EEPROM |
| US6730600B2 (en) * | 2002-09-27 | 2004-05-04 | Agere Systems, Inc. | Method of dry etching a semiconductor device in the absence of a plasma |
| US6686250B1 (en) | 2002-11-20 | 2004-02-03 | Maxim Integrated Products, Inc. | Method of forming self-aligned bipolar transistor |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4492008A (en) * | 1983-08-04 | 1985-01-08 | International Business Machines Corporation | Methods for making high performance lateral bipolar transistors |
| JP2918205B2 (ja) * | 1988-11-09 | 1999-07-12 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| US5557131A (en) * | 1992-10-19 | 1996-09-17 | At&T Global Information Solutions Company | Elevated emitter for double poly BICMOS devices |
| US5288652A (en) * | 1992-12-18 | 1994-02-22 | Vlsi Technology, Inc. | BICMOS-compatible method for creating a bipolar transistor with laterally graded emitter structure |
| JPH06349841A (ja) * | 1993-06-04 | 1994-12-22 | Hitachi Ltd | バイポーラトランジスタ及びその製造方法 |
-
1997
- 1997-07-04 JP JP9179666A patent/JPH1126472A/ja active Pending
-
1998
- 1998-01-14 US US09/007,169 patent/US6051873A/en not_active Expired - Fee Related
- 1998-01-14 TW TW087100519A patent/TW392253B/zh active
- 1998-01-23 DE DE19802596A patent/DE19802596C2/de not_active Expired - Fee Related
- 1998-02-04 KR KR1019980003127A patent/KR100292717B1/ko not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| TW392253B (en) | 2000-06-01 |
| KR100292717B1 (ko) | 2001-07-12 |
| KR19990013308A (ko) | 1999-02-25 |
| DE19802596A1 (de) | 1999-01-07 |
| DE19802596C2 (de) | 2003-03-27 |
| US6051873A (en) | 2000-04-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040302 |