JPH11265339A - 二重化プロセッサシステムにおける割込制御方式 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、二重化プロセッサシステムにおけ
る割込制御方式に関し、割込制御回路の回路規模を小さ
く、系間信号を少なくする。 【解決手段】 ２が、３から入力する割込要求信号が自
系向けか他系向けか選択する２ａと、２ａが選択した割
込要求信号を他系へ送信すること、他系の割込制御回路
から受信する割込応答信号に対し数値を他系へ送信する
ことを行う２ｂと、他系から受信する割込要求信号を、
２ａが自系への割り込みとして選択した割込要求信号と
の優先順位付けを行って自系に出力すること、自系から
の割込応答信号に対応する割込要求信号が他系から受信
入力した割込要求信号であるとき、その割込応答信号を
他系へ送信すること、他系から受信する数値を自系に出
力することを行う２ｃと、自系からの割込応答信号に対
応する割込要求信号が自系への割込要求信号であると
き、数値を自系に出力する手段２ｄとを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、二重化プロセッサ
システムにおける割込制御方式に関する。

【０００２】

【従来の技術】図８は、従来の二重化プロセッサシステ
ムの構成例である。図８において、０系のプロセッサシ
ステムは、プロセッサ８１と、これに接続される割込制
御ユニット８２とを備え、１系のプロセッサシステム
は、プロセッサ８３と、これに接続される割込制御ユニ
ット８４とを備える。そして、０系の割込要因＃００〜
＃０ｎと１系の割込要因＃１０〜＃１ｎとは、各別に０
系と１系の割込制御ユニット８２、８４に接続される。

【０００３】割込要因は、例えばＤＭＡ制御ユニットや
Ｉ／Ｏ制御ユニットなどである。二重化プロセッサシス
テムでは、双方のプロセッサがＤＭＡ制御ユニットやＩ
Ｏ制御ユニットなどの資源を共有する。ところで、二重
化プロセッサシステムは、一方が運用系、他方が予備系
の動作モードをとる対称システムであり、両系の切り替
えは、自動的に行われる。そして、０系の割込要因＃０
０〜＃０ｎと１系の割込要因＃１０〜＃１ｎは、各割込
要因が属する系とは無関係に独立に現用系、予備系への
切り替えが行われる。つまり、０系や１系の割込要因の
中に現用モードのものと予備モードのものとが混在す
る。

【０００４】したがって、従来では、各割込要因は、図
８に示すように、各系の割込制御ユニットに各別に接続
する構成が採用される。

【０００５】

【発明が解決しようとする課題】このように、従来で
は、各系の割込制御ユニットは、両系の割込要因の割込
ラインが接続されるため２倍の回路規模となる。また、
系間を跨ぐ交絡信号数も多く、割込要求を発生する資源
が増えると、それに伴い交絡信号線も増加するという問
題がある。

【０００６】本発明は、割込制御回路の回路規模が小さ
く、系間信号を少なくできる二重化プロセッサシステム
における割込制御方式を提供することを目的とする。

【０００７】

【課題を解決するための手段】図１は、請求項１に記載
の発明の原理ブロック図である。

【０００８】請求項１に記載の発明は、二重化構成をと
る第１系及び第２系のプロセッサシステムのそれぞれ
を、プロセッサ１と、これに接続される割込制御回路２
と、割込制御回路２に接続される多数の割込要因３、３
・・・とで構成し、第１系及び第２系の割込制御回路２
のそれぞれが、多数の割込要因３から入力する割込要求
信号の割り込み先として自系プロセッサまたは他系プロ
セッサを選択する選択手段２ａと、選択手段２ａが他系
プロセッサへの割り込みとして選択した割込要求信号を
他系の割込制御回路へ送信すること、他系の割込制御回
路から受信する割込応答信号に対し割込要求元に対応す
るように予め設定した数値を他系の割込制御回路へ送信
することを行う第１制御手段２ｂと、他系の割込制御回
路から受信する割込要求信号を、予め設定した優先順位
に従って、選択手段２ａが自系プロセッサへの割り込み
として選択した割込要求信号との優先順位付けを行って
自系プロセッサに出力すること、自系プロセッサからの
割込応答信号に対応する割込要求信号が他系の割込制御
回路から受信入力した割込要求信号であるとき、その割
込応答信号を他系の割込制御回路へ送信すること、他系
の割込制御回路から受信する数値を自系プロセッサに出
力することを行う第２制御手段２ｃと、自系プロセッサ
からの割込応答信号に対応する割込要求信号が自系プロ
セッサへの割り込みとして選択された割込要求信号であ
るとき、その割込要求元に対応するように予め設定した
数値を自系プロセッサに出力する第３制御手段２ｄとを
備えることを特徴とする。

【０００９】即ち、請求項１に記載の発明では、各系の
割込要因３を割込制御回路２、２に交絡接続するのでは
なく、各系の割込要因３は、その系の割込制御回路２と
のみ接続し、２つの割込制御回路２、２間で通信を行う
構成を採用し、自系の割込要因３、３・・が発する割込
要求には自系向けと他系向けかとがあるが、それは次の
ように処理する。

【００１０】まず、選択手段２ａが、入力する割込要求
信号の割込先として自系プロセッサまたは他系プロセッ
サを選択する。そして、選択手段２ａが他系プロセッサ
への割り込みとして選択した割込要求は、第１制御手段
２ｂが他系の割込制御回路へ送信する。次いで、第１制
御手段２ｂは、他系の割込制御回路から受信する割込応
答信号に対して割込要求元に対応するように予め設定し
た数値を他系の割込制御回路へ送信する。

【００１１】一方、他系の割込制御回路から受信する割
込要求信号は、第２制御手段２ｃが、予め設定した優先
順位に従って、選択手段２ａによって自系プロセッサへ
の割り込みとして選択された割込要求との優先順位付け
を行って自系プロセッサに通知する。そして、第２制御
手段２ｃは、自系プロセッサからの割込応答信号に対す
る割込要求元が他系の割込制御回路から入力した割込要
求であれば、割込応答信号を他系の割込制御回路へ送信
し、折返し他系の割込制御回路から受信入力する数値を
自系プロセッサに出力する。

【００１２】また、選択手段２ａが自系向けと選択した
割込要求は、自系プロセッサに出力されるが、第３制御
手段２ｄは、それに対する自系プロセッサからの割込応
答信号が返って来ると、割込要求元に対応するように予
め設定した数値を自系プロセッサに出力する。なお、
「数値」は、割り込みの種類をプロセッサに通知して処
理を分岐させるために用いられるものである。

【００１３】斯くして、他系へ通知すべき割り込みは、
自系割込制御回路内で選択・取りまとめた上で他系に接
続し、また他系からの割込応答信号及び数値を授受する
双方向信号線を設けるだけで済むので、割込制御回路の
回路規模を小さくでき、系間信号を少なくできる。請求
項２に記載の発明は、請求項１に記載の二重化プロセッ
サシステムにおける割込制御方式において、他系の割込
制御回路と送受信する割込要求信号及び割込応答信号
は、それぞれ１本の信号線で送受信されることを特徴と
する。

【００１４】即ち、請求項２に記載の発明では、他系の
割込制御回路と送受信する割込要求信号及び割込応答信
号は、それぞれ１本の信号線で送受信できる。請求項３
に記載の発明は、請求項１に記載の二重化プロセッサシ
ステムにおける割込制御方式において、他系の割込制御
回路と送受信する割込要求信号及び割込応答信号は、そ
れぞれ複数本の信号線でコード化して送受信されること
を特徴とする。

【００１５】即ち、請求項３に記載の発明では、他系の
割込制御回路と送受信する割込要求信号及び割込応答信
号は、それぞれ複数本の信号線で送受信できる。請求項
４に記載の発明は、請求項１に記載の二重化プロセッサ
システムにおける割込制御方式において、他系の割込制
御回路と送受信する数値は、共通の信号線で送受信され
ることを特徴とする。

【００１６】即ち、請求項４に記載の発明では、他系の
割込制御回路と送受信する数値は、共通の信号線で送受
信できる。請求項５に記載の発明は、請求項１または請
求項４に記載の二重化プロセッサシステムにおける割込
制御方式において、他系の割込制御回路と送受信する数
値は、１本の信号線でシリアル信号として送受信される
ことを特徴とする。

【００１７】請求項５に記載の発明では、他系の割込制
御回路と送受信する数値は、１本の信号線でシリアル信
号として送受信できる。請求項６に記載の発明は、請求
項５に記載の二重化プロセッサシステムにおける割込制
御方式において、他系の割込制御回路と送受信する数値
は、スタートビットとストップビットに挟まれた可変長
のシリアル信号として送受信されることを特徴とする。

【００１８】即ち、請求項６に記載の発明では、他系の
割込制御回路と送受信する数値は、スタートビットとス
トップビットに挟まれた可変長のシリアル信号として送
受信できる。これにより、割込制御回路は、特定のプロ
セッサ専用としてではなく、任意のプロセッサに適用で
きる汎用性を持つことができる。

【００１９】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。

【００２０】図２は、実施形態の二重化プロセッサシス
テムの構成例である。図２において０系プロセッサシス
テム１０ａと１系プセッサシステム１０ｂのそれぞれ
は、プロセッサ１１と、プロセッサ１１に接続される割
込制御ユニット１２と、割込制御ユニット１２に接続さ
れる多数の割込要因１３とで構成される。０系プロセッ
サシステム１０ａに配置される割込要因１３は、ＩＳ０
０〜ＩＳ０ｎと表記し、１系プロセッサシステム１０ｂ
に配置される割込要因１３は、ＩＳ１０〜ＩＳ１ｎと表
記してある。

【００２１】そして、図示するように、０系プロセッサ
システム１０ａ及び１系プロセッサシステム１０ｂに配
置される割込要因１３は、それぞれの系の割込制御ユニ
ット１２とのみ接続され、他系の割込制御ユニット１２
には接続されない。代わりに０系と１系の割込制御ユニ
ット１２が、相互に接続される構成となっている。ここ
に、図２を含め以下の説明では、注目している一方の系
を自系（Self）、もう一方の系を他系（Mate）と称して
説明する。したがって、図２における各信号は、次のよ
うになっている。

【００２２】プロセッサ１１と割込制御ユニット１２と
間で授受する、ＩＲＥＱは割込要求信号、ＩＡＣＫは割
込応答信号である。割込要因１３と割込制御ユニット１
２と間では、各割込制御ユニット１２から見れば自系へ
の割り込みであるから、割込要求信号は、全てＳＩＲ０
〜ＳＩＲｎと表記される。また、割込制御ユニット１
２、１２間では、ＭＩＲｏ、ＭＩＫｉ、ＭＩＲｉ、ＭＩ
Ｋｏ、ＭＩＶが送受される。ＭＩＲは、他系割込要求信
号を意味し、最後のｏは出力、ｉは入力を意味する。し
たがって、ＭＩＲｏは、他系への割込要求信号出力を意
味し、ＭＩＲｉは、他系からの割込要求信号入力を意味
する。また、ＭＩＫは、他系割込応答信号を意味する。
したがって、ＭＩＫｏは、他系への割込応答信号出力を
意味し、ＭＩＫｉは、他系からの割込応答信号入力を意
味する。

【００２３】そして、ＭＩＶは、他系と送受する割込ベ
クタ(Interrupt Vector）である。一方、自系のプセッ
サ１１に対する割込ベクタは、データの一部として送出
されることを想定していることから図２では図示してい
ないが、「ＶＥＣＴＯＲ」と表記して区別している（図
３参照）。ここで、割込ベクタは、本実施形態では、割
り込みの種類をプロセッサに通知して処理を分岐させる
ために用いられる数値として使用している。これは、８
ビット程度の数値である。

【００２４】次に、図３は、実施形態の割込制御ユニッ
トの構成例である。図３において、各割込制御ユニット
１２は、レジスタブロック３０と、選択／マスク制御部
３１と、自系割込制御部３２と、他系割込制御部３３と
を備える。レジスタブロック３０は、自系／他系選択レ
ジスタ（ＳＥＬＦ／ＭＡＴＥ）３０ａと、自系マスクレ
ジスタ（ＳＥＬＦＭＡＳＫ）３０ｂと、他系マスクレジ
スタ（ＭＡＴＥＭＡＳＫ）３０ｃと、割込レベルレジス
タ（Ｉ−ＬＥＶＥＬ）３０ｄと、割込ベクタレジスタ
（Ｉ−ＶＥＣＴＯＲ）３０ｅとの各レジスタで構成され
る。

【００２５】自系／他系選択レジスタ（ＳＥＬＦ／ＭＡ
ＴＥ）３０ａと自系マスクレジスタ（ＳＥＬＦＭＡＳ
Ｋ）３０ｂと他系マスクレジスタ（ＭＡＴＥＭＡＳＫ）
３０ｃとの３つのレジスタの内容（ＳＥＬＦ／ＭＡＴ
Ｅ、ＳＥＬＦＭＡＳＫ、ＭＡＴＥＭＡＳＫ）が選択／制
御部３１に出力される。また、割込レベルレジスタ（Ｉ
−ＬＥＶＥＬ）３０ｄと割込ベクタレジスタ（Ｉ−ＶＥ
ＣＴＯＲ）３０ｅの２つのレジスタの内容（Ｉ−ＬＥＶ
ＥＬｓ、Ｉ−ＶＥＣＴＯＲｓ）が自系割込制御部３２と
他系割込制御部３３とに出力される。

【００２６】選択／マスク制御部３１は、レジスタブロ
ック３０からＳＥＬＦ／ＭＡＴＥ、ＳＥＬＦＭＡＳＫ、
ＭＡＴＥＭＡＳＫ、割込要因１３からｎ個の割込要求信
号ＳＩＲ０〜ＳＩＲｎを受けて自系割込制御部３２に内
部自系割込要求信号ＳＩＩｓを出力し、他系割込制御部
３３に内部他系割込要求信号ＭＩＩｓを出力する。選択
／マスク制御部３１は、具体的には、図４に示すよう
に、ｎ個の割込要求信号ＳＩＲ０〜ＳＩＲｎ毎に設けら
れるｎ個の論理回路４０、４０、・・と、２つの選択回
路４１、４２とで構成される。ｎ個の論理回路４０のそ
れぞれは、２つのゲート４０ａ、４０ｂを備える。ゲー
ト４０ａは、第１入力が自系／他系選択レジスタ（ＳＥ
ＬＦ／ＭＡＴＥ）３０ａの出力ビット、第２入力が自系
マスクレジスタ（ＳＥＬＦＭＡＳＫ）３０ｂの出力ビッ
トを反転させたもの、第３入力が対応する割込要求信号
（ＳＩＲ）であり、出力が内部自系割込要求信号（ＳＩ
Ｉ）である。選択回路４１は、ｎ個のゲート４０ａの出
力（ＳＩＩ０〜ＳＩＩｎ）を受けて、複数本の内部自系
割込要求信号ＳＩＩｓとして自系割込制御部３２に出力
する。

【００２７】ゲート４０ｂは、第１入力が自系／他系選
択レジスタ（ＳＥＬＦ／ＭＡＴＥ）３０ａの出力ビット
を反転させたもの、第２入力が自系マスクレジスタ（Ｓ
ＥＬＦＭＡＳＫ）３０ｂの出力ビットを反転させたも
の、第３入力が対応する割込要求信号（ＳＩＲ）であ
り、出力が内部他系割込要求信号（ＭＩＩ）である。選
択回路４２は、ｎ個のゲート４０ｂの出力（ＭＩＩ０〜
ＳＩＩｎ）を受けて、複数本の内部他系割込要求信号Ｍ
ＩＩｓとして他系割込制御部３３に出力する。

【００２８】図３において、自系割込制御部３２は、レ
ジスタブロック３０と選択／マスク制御部３１からの信
号に基づき自系のプロセッサ１１と他系の割込制御ユニ
ット１２と信号授受を行う。ＩＲＥＱは、自系のプロセ
ッサ１１への割込要求信号である。ＩＡＣＫは、自系の
プロセッサ１１からの割込応答信号である。ＫＬＥＶＥ
Ｌは、自系のプロセッサ１１から入力する受け付けた割
込要求に対応するレベルである。ＶＥＣＴＯＲは、自系
のプロセッサ１１に出力する割込ベクタ（値）である。
ＭＩＲｉは、他系の割込制御ユニット１２から入力する
割込要求信号である。ＭＩＫｏは、他系の割込制御ユニ
ット１２に出力する割込応答信号である。ＭＩＶは、他
系の割込制御ユニット１２から入力する割込ベクタ
（値）である。

【００２９】自系割込制御部３２は、具体的には、図５
に示すように、優先制御部５０と、レベル比較部５１
と、選択制御部５２とで構成される。優先制御部５０
は、選択／マスク制御部３１から複数本の内部自系割込
要求信号ＳＩＩｓ（ＳＩＩ０〜ＳＩＩｎ）が入力し、割
込レベルレジスタ（Ｉ−ＬＥＶＥＬ）３０ｄからそれに
対応する割込レベルＩ−ＬＥＶＥＬ（０〜ｎ）が入力
し、他系から割込要求信号ＭＩＲｉが入力し、それに対
応する割込レベルＩ−ＬＥＶＥＬｍが割込レベルレジス
タ（Ｉ−ＬＥＶＥＬ）３０ｄから入力し、自系のプロセ
ッサに対し割込要求信号ＩＲＥＱを出力する。

【００３０】レベル比較部５１は、プロセッサから割込
応答信号ＩＡＣＫと割込レベルＫＬＥＶＥＬが入力し、
他系の割込制御ユニットに割込要求信号ＭＩＲｏを出力
し、選択制御部５２に選択信号ＳＥＬＥＣＴを出力す
る。選択制御部５２は、割込ベクタレジスタ（Ｉ−ＶＥ
ＣＴＯＲ）３０ｅから割込ベクタＩ−ＶＥＣＴＯＲ０〜
Ｉ−ＶＥＣＴＯＲｎが入力し、レベル比較部５４から選
択信号ＳＥＬＥＣＴが入力し、他系の割込制御ユニット
１２から割込ベクタＭＩＶが入力し、自系のプロセッサ
に対し割込ベクタＶＥＣＴＯＲを出力する。

【００３１】次に、図２において、他系割込制御部３３
は、レジスタブロック３０と選択／マスク制御部３１か
らの信号に基づき他系の割込制御ユニット１２と信号授
受を行う。ＭＩＶは、他系の割込制御ユニット１２から
入力する割込ベクタ（値）である。ＭＩＲｏは、他系の
割込制御ユニット１２に対し出力する割込要求信号であ
る。ＭＩＫｉは、他系の割込制御ユニット１２から入力
する割込応答信号である。

【００３２】他系割込制御部３３は、具体的には、図６
に示すように、優先制御部６０と、応答選択部６１と、
選択／出力制御部５２とで構成される。優先制御部６０
は、選択／マスク制御部３１から内部他系割込要求信号
ＭＩＩｓ（ＭＩＩ０〜ＭＩＩｎ）が入力し、割込レベル
レジスタ（Ｉ−ＬＥＶＥＬ）３０ｄからそれに対応する
割込レベルＩ−ＬＥＶＥＬ０〜Ｉ−ＬＥＶＥＬｎが入力
し、他系の割込制御ユニット１２に対し割込要求信号Ｍ
ＩＲｏを出力する。応答選択部６１は、他系の割込制御
ユニット１２から割込応答信号ＭＩＫｉが入力し、選択
信号ＳＥＬＥＣＴを選択／出力制御部６２に出力する。
選択／出力制御部６２は、応答選択部６１から選択信号
ＳＥＬＥＣＴが入力し、割込ベクタレジスタ（Ｉ−ＶＥ
ＣＴＯＲ）３０ｅから割込ベクタＩ−ＶＥＣＴＯＲ０〜
Ｉ−ＶＥＣＴＯＲｎが入力し、割込ベクタＭＩＶを他系
の割込制御ユニット１２に対し出力する。

【００３３】以上の構成と請求項との対応関係は、次の
ようになっている。プロセッサ１には、プロセッサ１０
が対応する。割込制御回路２には、割込制御ユニット１
１が対応する。割込要因３には、割込要因１３が対応す
る。選択手段２ａには、自系／他系選択レジスタ（ＳＥ
ＬＦ／ＭＡＴＥ）３０ａ、自系マスクレジスタ（ＳＥＬ
ＦＭＡＳＫ）３０ｂ、他系マスクレジスタ（ＭＡＴＥＭ
ＡＳＫ）３０ｃ及び選択／マスク制御部３１の全体が対
応する。第１制御手段２ｂには、割込レベルレジスタ
（Ｉ−ＬＥＶＥＬ）３０ｄ、割込ベクタレジスタ（Ｉ−
ＶＥＣＴＯＲ）３０ｅ及び他系割込制御部３３の全体が
対応する。第２制御手段２ｃと第３制御手段２ｄには、
割込レベルレジスタ（Ｉ−ＬＥＶＥＬ）３０ｄ、割込ベ
クタレジスタ（Ｉ−ＶＥＣＴＯＲ）３０ｅ及び自系割込
制御部３２の全体が対応する。

【００３４】以下、本実施形態の動作を図２〜図７を参
照して説明する。図２〜図６において、レジスタブロッ
ク３０の各レジスタには、次のような設定がなされ、各
部に出力される。自系／他系選択レジスタ（ＳＥＬＦ／
ＭＡＴＥ）３０ａには、割り込み先を自系プロセッサと
するか他系プロセッサとするかを選択する制御ビットが
設定される。自系マスクレジスタ（ＳＥＬＦＭＡＳＫ）
３０ｂには、自系プロセッサへの割込要因毎のマスク制
御ビットが設定される。他系マスクレジスタ（ＭＡＴＥ
ＭＡＳＫ）３０ｃには、他系プロセッサへの割込要因毎
のマスク制御ビットが設定される。これら３つのレジス
タの内容（ＳＥＬＦ／ＭＡＴＥ、ＳＥＬＦＭＡＳＫ、Ｍ
ＡＴＥＭＡＳＫ）が選択／制御部３１に出力される。

【００３５】割込レベルレジスタ（Ｉ−ＬＥＶＥＬ）３
０ｄには、割込要因毎の割込レベルが設定される。割込
ベクタレジスタ（Ｉ−ＶＥＣＴＯＲ）３０ｅには、前述
した内容の割込ベクタが設定される。これら２つのレジ
スタの内容（Ｉ−ＬＥＶＥＬｓ、Ｉ−ＶＥＣＴＯＲｓ）
が自系割込制御部３２と他系割込制御部３３とに出力さ
れる。

【００３６】選択／マスク制御部３１は、ｎ個の論理回
路４０において、割込要因１３から入力されるｎ個の割
込要求信号ＳＩＲ０〜ＳＩＲｎを、レジスタブロック３
０からのＳＥＬＦ／ＭＡＴＥ０〜ＳＥＬＦ／ＭＡＴＥ
ｎ、ＳＥＬＦＭＡＳＫ０〜ＳＥＬＦＭＡＳＫｎ、ＭＡＴ
ＥＭＡＳＫ０〜ＭＡＴＥＭＡＳＫｎの各設定値に従って
割り込み先を選択し、割り込みマスクを行い、内部自系
割込要求信号ＳＩＩ０〜ＳＩＩｎと、内部他系割込要求
信号ＭＩＩ０〜ＭＩＩｎとを生成し、選択回路４１にお
いて入力した内部自系割込要求ＳＩＩ０〜ＳＩＩｎの中
でレベルの高い複数本を選択し、内部自系割込要求信号
ＳＩＩｓとして自系割込制御部３２に出力し、また選択
回路４２において入力した内部他系割込要求信号ＭＩＩ
０〜ＭＩＩｎの中でレベルの高い複数本を選択し、内部
他系割込要求信号ＭＩＩｓとして他系割込制御部３３に
出力する。

【００３７】自系割込制御部３２は、レジスタブロック
３０と選択／マスク制御部３１からの信号に基づき自系
のプロセッサ１１と他系の割込制御ユニット１２と信号
授受を行う。即ち、優先制御部５０が、選択された複数
本の内部自系割込要求信号ＳＩＩｓ（ＳＩＩ０〜ＳＩＩ
ｎ）とそれに対応する割込レベルＩ−ＬＥＶＥＬ０〜Ｉ
−ＬＥＶＥＬｎ、他系からの割込要求信号ＭＩＲｉとそ
れに対応する割込レベルＩ−ＬＥＶＥＬｍに従って自系
と他系の割込要求信号に優先順位付けを行い、優先度の
高い割込要求信号ＩＲＥＱを自系プロセッサに出力す
る。

【００３８】また、レベル比較部５１が、プロセッサか
ら割込応答信号ＩＡＣＫが入力すると、同時にプロセッ
サから入力する割込応答レベルＫＬＥＶＥＬが、自系割
込要求に基づくものか、他系割込要求に基づくものかを
判断する。そして、プロセッサから入力した割込応答レ
ベルＫＬＥＶＥＬが、自系割込要求に基づくものである
場合には、予め用意しているレベルとの比較によって同
じ割込レベルの割込要因に対応する割込ベクタを選択さ
せる選択信号ＳＥＬＥＣＴを選択制御部５２に出力す
る。一方、プロセッサから入力した割込応答レベルＫＬ
ＥＶＥＬが、他系割込要求に基づくものである場合に
は、他系の割込制御ユニット１２に対し割込応答信号Ｍ
ＩＫｏを出力する。

【００３９】そして、選択制御部５２が、レベル比較部
５１から入力する選択信号ＳＥＬＥＣＴに従って、複数
の割込ベクタＩ−ＶＥＣＴＯＲ０〜Ｉ−ＶＥＣＴＯＲｎ
の中から１つの割込ベクタＶＥＣＴＯＲを選択し、自系
プセッサに出力する。また、選択制御部５２は、他系の
割込制御ユニット１２から割込ベクタＭＩＶが入力する
と、複数の割込ベクタＩ−ＶＥＣＴＯＲ０〜Ｉ−ＶＥＣ
ＴＯＲｎの中から１つの割込ベクタＶＥＣＴＯＲを選択
し、自系プセッサに出力する。

【００４０】次に、他系割込制御部３３は、レジスタブ
ロック３０と選択／マスク制御部３１からの信号に基づ
き他系の割込制御ユニット１２と信号授受を行う。即
ち、優先制御部６０が、選択された複数本の内部他系割
込要求信号ＭＩＩｓ（ＭＩＩ０〜ＭＩＩｎ）とそれに対
応する割込レベルＩ−ＬＥＶＥＬ０〜Ｉ−ＬＥＶＥＬｎ
に従って割込要求信号に優先順位付けを行い、優先度の
高い割込要求信号ＭＩＲｏを他系の割込制御ユニット１
２に出力する。また、応答選択部６１が、他系の割込制
御ユニット１２から割込応答信号ＭＩＫｉが入力する
と、優先度の高い割込要求信号ＭＩＲｏに対応する割込
ベクタを選択させる選択信号ＳＥＬＥＣＴを選択／出力
制御部６２に出力する。

【００４１】そして、選択／出力制御部６２が、応答選
択部６１から入力する選択信号ＳＥＬＥＣＴに従って、
複数の割込ベクタＩ−ＶＥＣＴＯＲ０〜Ｉ−ＶＥＣＴＯ
Ｒｎの中から１つの割込ベクタＶＥＣＴＯＲを選択し、
それを他系への割込ベクタＭＩＶとし他系の割込制御ユ
ニット１２に出力する。ここに、割込制御ユニットとプ
ロセッサ間では、ＫＬＥＶＥＬは、アドレス線を使って
示されることがある。また、ＶＥＣＴＯＲは、データ線
を使って示されることがある。そして、本実施形態で
は、ＩＲＥＱは、割り込みレベルをエンコード出力する
複数本の信号線を想定しているが、レベルを示さず１本
の信号線によって割込要求信号ＩＲＥＱを出力するよう
にしても良い。この場合には、割込応答レベルを示すＫ
ＬＥＶＥＬ信号は不必要となる。

【００４２】また、他系割込要求及び割込応答は、１本
ずつの信号線であるが、レベルをエンコードして示す複
数本の信号線群であっても良い。この場合には、割込レ
ベルレジスタ（Ｉ−ＬＥＶＥＬ）３０ｄは不必要であ
る。次に、他系に対して１本の信号線で割込要求を通知
する場合には、複数の他系への割込要求の論理和として
出力することもできる。この場合には、他系への割込要
求のうち、割込応答がなされた時点で１番レベルの高い
要求が受け付けられたものとみなせば良い。

【００４３】また、他系に対して割込レベルをエンコー
ドして複数本の信号線で割込要求を通知する場合は、例
えば３本の信号線を使うと、値７を要求なしとして値が
０〜６のとき割込要求があるものとすると良い。他系へ
の割り込みが複数存在するときには、より高いレベルへ
の遷移のみを許可する。そして、他系からの割込要求を
受け付けると、受け付けた割込レベルの値を割込応答信
号で示すが、割込要求と同様に値７は割込応答なしであ
る。割込応答が通知されたときよりも高いレベルの割込
要求が発生し、実際の割込要求信号はより高いレベルを
示している場合もあるが、割込応答信号の値によって通
知された割込レベルが受け付けられたとみなす。

【００４４】他系への割込ベクタＭＩＶは、例えば入出
力個別の８ビットのパラレル信号であっても良く、交絡
信号を減らすために双方向信号としてシリアル信号とし
ても良い。割込ベクタを出力するのは、割込応答が通知
された場合である。他系からの割込応答を受信中には他
系への割込応答を出力しないように制御することによ
り、割込ベクタ通知のための信号線は、双方向信号とし
て入出力制御が可能であり、接続信号数を減らすことが
できる。

【００４５】一般には、割込ベクタは、割り込みの種類
をプロセッサに通知して処理を分岐させるために用いら
れ、８ビット程度の数値である。割込ベクタ通知の信号
線を１本とする場合には、１マイクロプロセッサ当たり
１ビットの情報を伝達することができ、８クロックサイ
クルで割込ベクタを通知可能である。また、割込ベクタ
をシリアル信号とした場合でも他系割込応答時間が例え
ば８サイクルかかるだけであり、ソフトウェアからは認
識されない時間である。シリアル信号とした場合には、
ベクタのビット数をを可変とすることもできる。

【００４６】例えば、シリアル信号線上で、２クロック
サイクルで１ビットを表すように取り決める。“１”を
ＬからＨへ変化したときとし、“０”をＨからＬへ変化
したときとすると、ビット列において、ＨまたはＬの連
続は最大２クロックサイクルである。したがって、図７
に示すように、スタート・ストップを用いて３クロック
サイクル連続したＨまたはＬによってビット列の区切り
を示すことができる。これを利用してシリアル信号線で
通知する割り込みベクタのビット長を可変とすることが
でき、種類の異なるプロセッサに本発明による割込制御
ユニットを応用することが可能となる。即ち、汎用性に
富む割込制御ユニットを提供することができる。

【００４７】

【発明の効果】以上説明したように、請求項１に記載の
発明では、二重化プロセッサシステムにおいて、各系の
割込要因を各系に交絡接続することなく、各系それぞれ
の割込制御回路が割込要求を自系内で集約し、他系に通
知すべき割込要求をまとめた上で、割込制御回路間の通
信によって通知することができる。割込制御回路間で
は、割込要求信号、割込応答信号及び数値を授受するた
めの双方向信号線を設けるのみで良いので、回路規模が
小さく、系間信号を少なくできる。

【００４８】請求項２乃至請求項６に記載の発明では、
割込制御回路間の通信接続形態として各種の態様を採る
ことが可能である。また、請求項６に記載の発明では、
割込制御回路は、特定のプロセッサ専用としてではな
く、任意のプロセッサに適用できる汎用性を持つことが
できる利点がある。

【図面の簡単な説明】

【図１】請求項１に記載の発明の原理ブロック図であ
る。

【図２】実施形態の二重化プロセッサシステムの構成で
ある。

【図３】実施形態の割込制御ユニットの構成例である。

【図４】選択／マスク制御部の構成例である。

【図５】自系割込制御部の構成例である。

【図６】他系割込制御部の構成例である。

【図７】可変長シリアル信号の例である。

【図８】従来の二重化プロセッサシステムの構成であ
る。

【符号の説明】

１ プロセッサ ２ 割込制御回路 ２ａ 選択手段 ２ｂ 第１制御手段 ２ｃ 第２制御手段 ２ｄ 第３制御手段 ３ 割込要因 １０ａ ０系プロセッサシステム １０ｂ １系プロセッサシステム １０ プロセッサ １１ 割込制御ユニット １３ 割込要因 ３０ レジスタブロック ３０ａ 自系／他系選択レジスタ（ＳＥＬＦ／ＭＡＴ
Ｅ） ３０ｂ 自系マスクレジスタ（ＳＥＬＦＭＡＳＫ） ３０ｃ 他系マスクレジスタ（ＭＡＴＥＭＡＳＫ） ３０ｄ 割込レベルレジスタ（Ｉ−ＬＥＶＥＬ） ３０ｅ 割込ベクタレジスタ（Ｉ−ＶＥＣＴＯＲ） ３１ 選択／マスク制御部 ３２ 自系割込制御部 ３３ 他系割込制御部 ４０ 論理回路 ４１、４２ 選択回路 ５０、６０ 優先制御部 ５１ レベル比較部 ５２ 選択制御部 ６１ 応答選択部 ６２ 選択／出力部

Claims (6)

【特許請求の範囲】
1. 【請求項１】 二重化構成をとる第１系及び第２系のプ
   ロセッサシステムのそれぞれを、プロセッサと、これに
   接続される割込制御回路と、割込制御回路に接続される
   多数の割込要因とで構成し、第１系及び第２系の前記割
   込制御回路のそれぞれが、 前記多数の割込要因から入力する割込要求信号の割り込
   み先として自系プロセッサまたは他系プロセッサを選択
   する選択手段と、 前記選択手段が他系プロセッサへの割り込みとして選択
   した割込要求信号を他系の割込制御回路へ送信するこ
   と、他系の割込制御回路から受信する割込応答信号に対
   し割込要求元に対応するように予め設定した数値を他系
   の割込制御回路へ送信することを行う第１制御手段と、 他系の割込制御回路から受信する割込要求信号を、予め
   設定した優先順位に従って、前記選択手段が自系プロセ
   ッサへの割り込みとして選択した割込要求信号との優先
   順位付けを行って自系プロセッサに出力すること、自系
   プロセッサからの割込応答信号に対応する割込要求信号
   が他系の割込制御回路から受信入力した割込要求信号で
   あるとき、その割込応答信号を他系の割込制御回路へ送
   信すること、他系の割込制御回路から受信する数値を自
   系プロセッサに出力することを行う第２制御手段と、 自系プロセッサからの割込応答信号に対応する割込要求
   信号が自系プロセッサへの割り込みとして選択された割
   込要求信号であるとき、その割込要求元に対応するよう
   に予め設定した数値を自系プロセッサに出力する第３制
   御手段とを備えることを特徴とする二重化プロセッサシ
   ステムにおける割込制御方式。
2. 【請求項２】 請求項１に記載の二重化プロセッサシス
   テムにおける割込制御方式において、 他系の割込制御回路と送受信する割込要求信号及び割込
   応答信号は、それぞれ１本の信号線で送受信されること
   を特徴とする二重化プロセッサシステムにおける割込制
   御方式。
3. 【請求項３】 請求項１に記載の二重化プロセッサシス
   テムにおける割込制御方式において、 他系の割込制御回路と送受信する割込要求信号及び割込
   応答信号は、それぞれ複数本の信号線でコード化して送
   受信されることを特徴とする二重化プロセッサシステム
   における割込制御方式。
4. 【請求項４】 請求項１に記載の二重化プロセッサシス
   テムにおける割込制御方式において、 他系の割込制御回路と送受信する数値は、共通の信号線
   で送受信されることを特徴とする二重化プロセッサシス
   テムにおける割込制御方式。
5. 【請求項５】 請求項１または請求項４に記載の二重化
   プロセッサシステムにおける割込制御方式において、 他系の割込制御回路と送受信する数値は、１本の信号線
   でシリアル信号として送受信されることを特徴とする二
   重化プロセッサシステムにおける割込制御方式。
6. 【請求項６】 請求項５に記載の二重化プロセッサシス
   テムにおける割込制御方式において、 他系の割込制御回路と送受信する数値は、スタートビッ
   トとストップビットに挟まれた可変長のシリアル信号と
   して送受信されることを特徴とする二重化プロセッサシ
   ステムにおける割込制御方式。