JPH11265982A - 使い捨てハ―ド・マスクを使用したトレンチ型キャパシタの製造 - Google Patents
使い捨てハ―ド・マスクを使用したトレンチ型キャパシタの製造Info
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- JPH11265982A JPH11265982A JP11012759A JP1275999A JPH11265982A JP H11265982 A JPH11265982 A JP H11265982A JP 11012759 A JP11012759 A JP 11012759A JP 1275999 A JP1275999 A JP 1275999A JP H11265982 A JPH11265982 A JP H11265982A
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- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
- H10P50/69—Etching of wafers, substrates or parts of devices using masks for semiconductor materials
- H10P50/691—Etching of wafers, substrates or parts of devices using masks for semiconductor materials for Group V materials or Group III-V materials
- H10P50/692—Etching of wafers, substrates or parts of devices using masks for semiconductor materials for Group V materials or Group III-V materials characterised by their composition, e.g. multilayer masks or materials
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- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 従来のＴＥＯＳハード・マスク技術に伴う問
題を解消し、ＢＳＧを使用して半導体基板にトレンチを
形成する、改善された方法を提供する。 【解決手段】 この方法は、半導体基板を提供するステ
ップ（ａ）と、コンフォーマルなホウケイ酸ガラス（Ｂ
ＳＧ）層を基板に形成するステップ（ｂ）と、ＢＳＧ層
を覆い、フォトレジスト層の下部層の部分を露出させる
ように、パターン化したフォトレジスト層を形成するス
テップ（ｃ）と、下部層の露出した部分を貫通し、フォ
トレジスト層と半導体基板の間に積層されている他の各
層を貫通し、半導体基板内部まで異方性エッチングを行
って、半導体基板内にトレンチを形成するステップ
（ｄ）とを含む。１個または複数の誘電体層が、ＢＳＧ
層の付着前に、基板表面上に存在することが好ましい。
１個または複数の化学的障壁層または有機反射防止膜層
あるいはその両方を、ＢＳＧ層上でＢＳＧ層とフォトレ
ジスト層の間に付着することができる。本方法は、特
に、埋込み誘電体層を有するシリコン基板内に深いトレ
ンチを形成するのに有用である。
題を解消し、ＢＳＧを使用して半導体基板にトレンチを
形成する、改善された方法を提供する。 【解決手段】 この方法は、半導体基板を提供するステ
ップ（ａ）と、コンフォーマルなホウケイ酸ガラス（Ｂ
ＳＧ）層を基板に形成するステップ（ｂ）と、ＢＳＧ層
を覆い、フォトレジスト層の下部層の部分を露出させる
ように、パターン化したフォトレジスト層を形成するス
テップ（ｃ）と、下部層の露出した部分を貫通し、フォ
トレジスト層と半導体基板の間に積層されている他の各
層を貫通し、半導体基板内部まで異方性エッチングを行
って、半導体基板内にトレンチを形成するステップ
（ｄ）とを含む。１個または複数の誘電体層が、ＢＳＧ
層の付着前に、基板表面上に存在することが好ましい。
１個または複数の化学的障壁層または有機反射防止膜層
あるいはその両方を、ＢＳＧ層上でＢＳＧ層とフォトレ
ジスト層の間に付着することができる。本方法は、特
に、埋込み誘電体層を有するシリコン基板内に深いトレ
ンチを形成するのに有用である。
Description
【０００１】
【発明の属する技術分野】トレンチ型キャパシタは、集
積回路（ＩＣ）内で、特にＩＣメモリ素子内で使用する
周知のキャパシタ構造である。細部の各構造においては
様々な形態が存在するが、トレンチ型キャパシタは、一
般的に、基板の主平面と通常垂直方向で半導体基板（ウ
ェハ）内に深いトレンチが形成されているという特徴が
ある。キャパシタが占有する主平面内の領域を減少させ
るという点で、より深くより狭いトレンチが一般により
望まれている。キャパシタが占有する平面領域が減少す
ることにより、集積回路を形成するキャパシタや他のデ
バイスをチップ上に互いにさらに接近して配置すること
が可能となる。集積回路構造をさらに高密度に実装する
ことにより、回路構造を改良し、回路性能を向上させる
ことが可能となる。
積回路（ＩＣ）内で、特にＩＣメモリ素子内で使用する
周知のキャパシタ構造である。細部の各構造においては
様々な形態が存在するが、トレンチ型キャパシタは、一
般的に、基板の主平面と通常垂直方向で半導体基板（ウ
ェハ）内に深いトレンチが形成されているという特徴が
ある。キャパシタが占有する主平面内の領域を減少させ
るという点で、より深くより狭いトレンチが一般により
望まれている。キャパシタが占有する平面領域が減少す
ることにより、集積回路を形成するキャパシタや他のデ
バイスをチップ上に互いにさらに接近して配置すること
が可能となる。集積回路構造をさらに高密度に実装する
ことにより、回路構造を改良し、回路性能を向上させる
ことが可能となる。
【０００２】
【従来の技術】トレンチ型キャパシタやトレンチを基礎
とした他の各デバイスの形成は、通常、基板を選択的に
エッチングすることを必要とし、それにより、トレンチ
が基板内に形成される。トレンチ周囲の基板の組成とト
レンチ内に配置される各素子の組成は、所望のキャパシ
タや他のトレンチ・デバイスが形成されるように処理さ
れる。すなわち、例えばトレンチ直下にある基板領域を
電荷担体種でドープし、トレンチの一部分を誘電体材料
で内張りし、トレンチを電荷蓄積材料などで埋め戻すこ
とができる。
とした他の各デバイスの形成は、通常、基板を選択的に
エッチングすることを必要とし、それにより、トレンチ
が基板内に形成される。トレンチ周囲の基板の組成とト
レンチ内に配置される各素子の組成は、所望のキャパシ
タや他のトレンチ・デバイスが形成されるように処理さ
れる。すなわち、例えばトレンチ直下にある基板領域を
電荷担体種でドープし、トレンチの一部分を誘電体材料
で内張りし、トレンチを電荷蓄積材料などで埋め戻すこ
とができる。
【０００３】多くの場合、表面上に所望のトレンチを形
成する前に、基板表面上に各層を形成することが望まし
い。例えば、トレンチ形成前に、１個または複数の「埋
込み」誘電体（酸化物または窒化物あるいはその両方
の）層が基板表面に付着される。これら各誘電体層は、
通常は、基本的な回路構造物の主要部分として、あるい
は、全体の回路製造加工の主要部分として、トレンチの
外部で必要とされる。
成する前に、基板表面上に各層を形成することが望まし
い。例えば、トレンチ形成前に、１個または複数の「埋
込み」誘電体（酸化物または窒化物あるいはその両方
の）層が基板表面に付着される。これら各誘電体層は、
通常は、基本的な回路構造物の主要部分として、あるい
は、全体の回路製造加工の主要部分として、トレンチの
外部で必要とされる。
【０００４】トレンチを形成する一般的な方法は周知と
なっている。通常、ＴＥＯＳ（オルトケイ酸テトラエチ
ル）ハード・マスクが、化学的気相成長法によって各誘
電体層上を覆うように堆積される。フォトレジスト層
は、ＴＥＯＳ層を覆うように付着され、基板上の所望の
各トレンチ位置に一致するようにパターン化される。パ
ターン化されたフォトレジストを有する基板は、次いで
エッチングされ、これによって基板上に各トレンチが形
成される。基板は、次いで、更なる加工にかけられる
が、その加工は、集積回路の構造および回路に対する所
望の性能レベル等に応じて異なる。通常、各トレンチ
は、トレンチ型キャパシタを形成するために使用され
る。
なっている。通常、ＴＥＯＳ（オルトケイ酸テトラエチ
ル）ハード・マスクが、化学的気相成長法によって各誘
電体層上を覆うように堆積される。フォトレジスト層
は、ＴＥＯＳ層を覆うように付着され、基板上の所望の
各トレンチ位置に一致するようにパターン化される。パ
ターン化されたフォトレジストを有する基板は、次いで
エッチングされ、これによって基板上に各トレンチが形
成される。基板は、次いで、更なる加工にかけられる
が、その加工は、集積回路の構造および回路に対する所
望の性能レベル等に応じて異なる。通常、各トレンチ
は、トレンチ型キャパシタを形成するために使用され
る。
【０００５】ＴＥＯＳハード・マスクを使用したトレン
チ形成は広く採用されている。例えば、米国特許第５６
５６５３５号、第５３４８９０５号、第５３６２６６３
号、第５６１８７５１号および第５６５７０９２号を参
照のこと。これらの開示は本出願中に参照として盛り込
まれている。あいにく、現在のプロセスは、トレンチ形
成後に（例えば、埋込みプレートの形成前に）、例え
ば、埋込み酸化物などの既存の酸化物構成物に悪影響を
与えることなく、ＴＥＯＳ層を除去することが困難であ
るので、問題が多い。従って、ＴＥＯＳ層の除去は、製
造工程においてさらに先の時点に繰り延べる必要があ
る。このような繰り延べの間に、埋込み窒化物層などの
各下部層が悪影響を受ける場合がある（例えば、均一性
などを失う場合がある）。
チ形成は広く採用されている。例えば、米国特許第５６
５６５３５号、第５３４８９０５号、第５３６２６６３
号、第５６１８７５１号および第５６５７０９２号を参
照のこと。これらの開示は本出願中に参照として盛り込
まれている。あいにく、現在のプロセスは、トレンチ形
成後に（例えば、埋込みプレートの形成前に）、例え
ば、埋込み酸化物などの既存の酸化物構成物に悪影響を
与えることなく、ＴＥＯＳ層を除去することが困難であ
るので、問題が多い。従って、ＴＥＯＳ層の除去は、製
造工程においてさらに先の時点に繰り延べる必要があ
る。このような繰り延べの間に、埋込み窒化物層などの
各下部層が悪影響を受ける場合がある（例えば、均一性
などを失う場合がある）。
【０００６】
【発明が解決しようとする課題】本発明は、従来のＴＥ
ＯＳハード・マスク技術に関連する問題を回避し、改良
された半導体基板用のトレンチ形成方法を提供する。
ＯＳハード・マスク技術に関連する問題を回避し、改良
された半導体基板用のトレンチ形成方法を提供する。
【０００７】
【課題を解決するための手段】本発明は、半導体基板内
のトレンチを形成する方法を包含し、その方法は：半導
体基板を提供するステップ（ａ）と、コンフォーマルな
ホウケイ酸ガラス（ＢＳＧ）層を基板に形成するステッ
プ（ｂ）と、ＢＳＧ層を覆い、フォトレジスト層の下部
層の部分を露出させるように、パターン化したフォトレ
ジスト層を形成するステップ（ｃ）と、下部層の露出し
た部分を貫通し、フォトレジスト層と半導体基板の間に
積層されている他の各層を貫通し、半導体基板内部にま
で異方性エッチングを行って、半導体基板内にトレンチ
を形成するステップ（ｄ）とを含む。１個または複数の
誘電体層が、ＢＳＧ層を付着する前に基板表面上に存在
していることが好ましい。１個または複数の化学的障壁
層または有機反射防止膜層あるいはその両方を、ＢＳＧ
層上のＢＳＧ層とフォトレジスト層の間に付着すること
ができる。ステップ（ｄ）は、ＢＳＧマスク内のパター
ンをエッチング（マスク開口エッチング）し、次いで、
基板内部のエッチング（トレンチ・エッチ）を行う別々
のステップを含んでいてもよい。
のトレンチを形成する方法を包含し、その方法は：半導
体基板を提供するステップ（ａ）と、コンフォーマルな
ホウケイ酸ガラス（ＢＳＧ）層を基板に形成するステッ
プ（ｂ）と、ＢＳＧ層を覆い、フォトレジスト層の下部
層の部分を露出させるように、パターン化したフォトレ
ジスト層を形成するステップ（ｃ）と、下部層の露出し
た部分を貫通し、フォトレジスト層と半導体基板の間に
積層されている他の各層を貫通し、半導体基板内部にま
で異方性エッチングを行って、半導体基板内にトレンチ
を形成するステップ（ｄ）とを含む。１個または複数の
誘電体層が、ＢＳＧ層を付着する前に基板表面上に存在
していることが好ましい。１個または複数の化学的障壁
層または有機反射防止膜層あるいはその両方を、ＢＳＧ
層上のＢＳＧ層とフォトレジスト層の間に付着すること
ができる。ステップ（ｄ）は、ＢＳＧマスク内のパター
ンをエッチング（マスク開口エッチング）し、次いで、
基板内部のエッチング（トレンチ・エッチ）を行う別々
のステップを含んでいてもよい。
【０００８】本発明は、埋込み誘電体層を有するシリコ
ン基板内の深いトレンチの形成に特に有用である。本発
明の上記その他の態様を、さらに、以下に詳細に述べ
る。
ン基板内の深いトレンチの形成に特に有用である。本発
明の上記その他の態様を、さらに、以下に詳細に述べ
る。
【０００９】
【発明の実施の形態】本発明は、ＴＥＯＳハード・マス
ク法の不都合を回避し、改良された半導体基板内にトレ
ンチを形成する方法を包含する。本発明の方法は、トレ
ンチ型キャパシタの形成において通常行われるトレンチ
形成より前に、基板に埋込み誘電体層が付着されている
場合に特に有用である。
ク法の不都合を回避し、改良された半導体基板内にトレ
ンチを形成する方法を包含する。本発明の方法は、トレ
ンチ型キャパシタの形成において通常行われるトレンチ
形成より前に、基板に埋込み誘電体層が付着されている
場合に特に有用である。
【００１０】本発明の方法は、好ましくは、半導体基板
を提供するステップ（ａ）と、コンフォーマルなホウケ
イ酸ガラス（ＢＳＧ）層を基板に形成するステップ
（ｂ）と、ＢＳＧ層を覆い、フォトレジスト層の下部層
の部分を露出させるように、パターン化したフォトレジ
スト層を形成するステップ（ｃ）と、下部層の露出した
部分を貫通し、フォトレジスト層と半導体基板の間に積
層されている他の各層を貫通し、半導体基板内部にまで
異方性エッチングを行って、半導体基板にトレンチを形
成するステップ（ｄ）とを含む。
を提供するステップ（ａ）と、コンフォーマルなホウケ
イ酸ガラス（ＢＳＧ）層を基板に形成するステップ
（ｂ）と、ＢＳＧ層を覆い、フォトレジスト層の下部層
の部分を露出させるように、パターン化したフォトレジ
スト層を形成するステップ（ｃ）と、下部層の露出した
部分を貫通し、フォトレジスト層と半導体基板の間に積
層されている他の各層を貫通し、半導体基板内部にまで
異方性エッチングを行って、半導体基板にトレンチを形
成するステップ（ｄ）とを含む。
【００１１】これらの基本的な各ステップに加えて、本
発明の方法は、基板表面上に各誘電体層を提供する、Ｂ
ＳＧとフォトレジスト層の間に各化学的障壁層または各
反射防止膜あるいはその両方を使用する、トレンチ形成
後にＢＳＧ層を除去するなど、追加の特徴を含むことが
できる。
発明の方法は、基板表面上に各誘電体層を提供する、Ｂ
ＳＧとフォトレジスト層の間に各化学的障壁層または各
反射防止膜あるいはその両方を使用する、トレンチ形成
後にＢＳＧ層を除去するなど、追加の特徴を含むことが
できる。
【００１２】本発明の一実施形態の例が、図１ないし図
５に概略図示されている。各図に示されている相対寸法
は、正確な比率で拡大されたものではない。簡単のため
に、各図では、単一のトレンチの形成を図示している。
本発明の方法は、最も典型的には、所定の基板内で複数
のトレンチを形成するために使用される。
５に概略図示されている。各図に示されている相対寸法
は、正確な比率で拡大されたものではない。簡単のため
に、各図では、単一のトレンチの形成を図示している。
本発明の方法は、最も典型的には、所定の基板内で複数
のトレンチを形成するために使用される。
【００１３】図１は、開始基板１であり、埋込み誘電体
酸化物１０と埋込み誘電体窒化物２０をその上に有して
いる。各埋込み誘電体層上には、付着されたＢＳＧ層が
ある。図２において、層５０は、付着された化学的障壁
層あるいは反射防止膜を表し、層６０は、パターン化さ
れたフォトレジスト層を表し、３０で露出した下部層を
示している。図３は、ＢＳＧハード・マスク（「マスク
開口エッチング」）のエッチングが完了しているトレン
チ・エッチング・ステップ（ｄ）中の中間ステップを示
している。通常、少なくともフォトレジスト層６０の一
部分（全てではないが）が、この時点で除去されてい
る。フォトレジストが完全に除去されていない場合は、
トレンチのエッチング（「トレンチ・エッチング」）の
前に、除去することが好ましい。残留フォトレジストは
（および有機副生成物／有機反射防止膜がある場合はそ
れも）、当業界で既知のウェット・エッチングあるいは
ドライ・エッチングにより除去する。フォトレジスト
は、通常は、トレンチ・エッチングと同時に化学反応が
起こり得ないものである。図４は、トレンチ・エッチン
グ・ステップ（ｄ）の完了を示している。この位置まで
エッチングを行うことは、通常は、ＢＳＧ層４０を浸食
することになる。最後に、図５は、ＢＳＧ層除去後に残
存している構造を示している。有利なことに、誘電体層
２０の平坦性は一般的によく保たれている。
酸化物１０と埋込み誘電体窒化物２０をその上に有して
いる。各埋込み誘電体層上には、付着されたＢＳＧ層が
ある。図２において、層５０は、付着された化学的障壁
層あるいは反射防止膜を表し、層６０は、パターン化さ
れたフォトレジスト層を表し、３０で露出した下部層を
示している。図３は、ＢＳＧハード・マスク（「マスク
開口エッチング」）のエッチングが完了しているトレン
チ・エッチング・ステップ（ｄ）中の中間ステップを示
している。通常、少なくともフォトレジスト層６０の一
部分（全てではないが）が、この時点で除去されてい
る。フォトレジストが完全に除去されていない場合は、
トレンチのエッチング（「トレンチ・エッチング」）の
前に、除去することが好ましい。残留フォトレジストは
（および有機副生成物／有機反射防止膜がある場合はそ
れも）、当業界で既知のウェット・エッチングあるいは
ドライ・エッチングにより除去する。フォトレジスト
は、通常は、トレンチ・エッチングと同時に化学反応が
起こり得ないものである。図４は、トレンチ・エッチン
グ・ステップ（ｄ）の完了を示している。この位置まで
エッチングを行うことは、通常は、ＢＳＧ層４０を浸食
することになる。最後に、図５は、ＢＳＧ層除去後に残
存している構造を示している。有利なことに、誘電体層
２０の平坦性は一般的によく保たれている。
【００１４】本発明において使用される半導体基板は、
従来のどんな半導体基板でもよく、ウェハ形状であるこ
とが好ましい。半導体基板は、単結晶であることが好ま
しい。シリコンが、好ましい半導体材料である。全体的
集積回路構成と所期の用途に応じて、ドープされた半導
体基板を使うことが可能である。
従来のどんな半導体基板でもよく、ウェハ形状であるこ
とが好ましい。半導体基板は、単結晶であることが好ま
しい。シリコンが、好ましい半導体材料である。全体的
集積回路構成と所期の用途に応じて、ドープされた半導
体基板を使うことが可能である。
【００１５】本発明では各埋込み誘電体層の形成を必要
としないが、通常は、このような各埋込み層は、基板上
に各トレンチが形成される製造工程に使用されることが
多い。各埋込み誘電体層が所望される場合は、任意の従
来技術によって各誘電体層を形成することができる。各
埋込み誘電体層は化学的気相成長法により形成すること
が好ましい。基板は少なくとも２つの埋込み誘電体層を
備えることが好ましく、基板に最も近い誘電体層は酸化
物（例えば、シリコン酸化物）であることが好ましい。
誘電体層のうちの少なくとも一層は、シリコン窒化物、
シリコン酸窒物などの窒化物であることが好ましい。各
埋込み誘電体層は、基板に付着されたとき、共形であ
り、ほぼ平坦であることが好ましい。酸化物誘電体層を
使用する場合には、約５〜１０ｎｍの厚さであることが
好ましく、約１０ｎｍであることがより好ましい。窒化
物誘電体層が使用される場合には、約１５０〜３００ｎ
ｍであることが好ましく、約２００〜２５０ｎｍである
ことがより好ましい。
としないが、通常は、このような各埋込み層は、基板上
に各トレンチが形成される製造工程に使用されることが
多い。各埋込み誘電体層が所望される場合は、任意の従
来技術によって各誘電体層を形成することができる。各
埋込み誘電体層は化学的気相成長法により形成すること
が好ましい。基板は少なくとも２つの埋込み誘電体層を
備えることが好ましく、基板に最も近い誘電体層は酸化
物（例えば、シリコン酸化物）であることが好ましい。
誘電体層のうちの少なくとも一層は、シリコン窒化物、
シリコン酸窒物などの窒化物であることが好ましい。各
埋込み誘電体層は、基板に付着されたとき、共形であ
り、ほぼ平坦であることが好ましい。酸化物誘電体層を
使用する場合には、約５〜１０ｎｍの厚さであることが
好ましく、約１０ｎｍであることがより好ましい。窒化
物誘電体層が使用される場合には、約１５０〜３００ｎ
ｍであることが好ましく、約２００〜２５０ｎｍである
ことがより好ましい。
【００１６】ＢＳＧ層は、どんな従来技術によって形成
してもよい。ＢＳＧ層は、米国特許第３７５１３１４
号、第５５８４９４１号、第５６７７２２５号に記載さ
れているような既知の技術を使用して、化学的気相成長
法（例えば、常圧化学的気相成長法あるいは低圧化学的
気相成長法）によって形成することが好ましい。これら
の開示は本出願中に参照として盛り込まれている。ステ
ップ（ｂ）で付着されたＢＳＧ層は、約５００〜１００
０ｎｍの厚さを有し、約６００〜７００ｎｍであること
がより好ましい。ＢＳＧ層は、Ｂ2Ｏ3として測定して、
少なくとも約５重量％のホウ素含有量を有し、約５．５
〜５．６重量％であることがより好ましい。一般的に
は、ホウ素の過剰なレベルは、避けることが好ましい。
すなわち、ホウ素含有量は、トレンチ形成後にＢＳＧ層
の選択的除去（酸化物、窒化物、シリコンに対する）を
行うために必要な以上ではないことが好ましい。
してもよい。ＢＳＧ層は、米国特許第３７５１３１４
号、第５５８４９４１号、第５６７７２２５号に記載さ
れているような既知の技術を使用して、化学的気相成長
法（例えば、常圧化学的気相成長法あるいは低圧化学的
気相成長法）によって形成することが好ましい。これら
の開示は本出願中に参照として盛り込まれている。ステ
ップ（ｂ）で付着されたＢＳＧ層は、約５００〜１００
０ｎｍの厚さを有し、約６００〜７００ｎｍであること
がより好ましい。ＢＳＧ層は、Ｂ2Ｏ3として測定して、
少なくとも約５重量％のホウ素含有量を有し、約５．５
〜５．６重量％であることがより好ましい。一般的に
は、ホウ素の過剰なレベルは、避けることが好ましい。
すなわち、ホウ素含有量は、トレンチ形成後にＢＳＧ層
の選択的除去（酸化物、窒化物、シリコンに対する）を
行うために必要な以上ではないことが好ましい。
【００１７】本発明の方法では、化学的障壁層や反射防
止膜の使用を必ずしも必要としないが、多くの場合、１
個または複数の化学的障壁層または反射防止膜層あるい
はその両方を使用することが好ましい。
止膜の使用を必ずしも必要としないが、多くの場合、１
個または複数の化学的障壁層または反射防止膜層あるい
はその両方を使用することが好ましい。
【００１８】化学的障壁層の役割は、ＢＳＧ層中のホウ
素とその後堆積されたフォトレジスト層との間での望ま
しくない相互作用を防止することにある。化学的障壁層
の必要性は、使用されているフォトレジスト組成、ＢＳ
Ｇ中のホウ素含有量などに依存する。使用する場合に
は、好ましい化学的障壁層は、非晶質のα−シリコンで
ある。このような非晶質シリコンは、当業界で周知の技
術を使用して、スパッタリングあるいは化学的気相成長
法により形成することができる。スパッタリング法を使
用することが好ましい。非晶質シリコンは、好ましく
は、約５〜２０ｎｍの厚さ、より好ましくは、約１０ｎ
ｍに付着する。
素とその後堆積されたフォトレジスト層との間での望ま
しくない相互作用を防止することにある。化学的障壁層
の必要性は、使用されているフォトレジスト組成、ＢＳ
Ｇ中のホウ素含有量などに依存する。使用する場合に
は、好ましい化学的障壁層は、非晶質のα−シリコンで
ある。このような非晶質シリコンは、当業界で周知の技
術を使用して、スパッタリングあるいは化学的気相成長
法により形成することができる。スパッタリング法を使
用することが好ましい。非晶質シリコンは、好ましく
は、約５〜２０ｎｍの厚さ、より好ましくは、約１０ｎ
ｍに付着する。
【００１９】各有機反射防止膜層は、単独で、あるい
は、別個の化学的障壁層を合わせて使用することができ
る。いくつかの場合、反射防止膜が十分な化学的障壁効
果をもたらし、別個の化学的障壁（例えば、非晶質α−
シリコン）は必要でない。使用する場合には、反射防止
膜は、フォトレジスト層の直下に付着することが好まし
い。化学的障壁層と反射防止膜の双方を使用する場合に
は、反射防止膜は、化学的障壁層とフォトレジスト層の
間に配置することが好ましい。好ましい反射防止膜材料
は、ポリアリールエーテル重合体を含むものである。反
射防止膜は、従来の各スピン・コーティング技術を使用
して付着することが好ましい。
は、別個の化学的障壁層を合わせて使用することができ
る。いくつかの場合、反射防止膜が十分な化学的障壁効
果をもたらし、別個の化学的障壁（例えば、非晶質α−
シリコン）は必要でない。使用する場合には、反射防止
膜は、フォトレジスト層の直下に付着することが好まし
い。化学的障壁層と反射防止膜の双方を使用する場合に
は、反射防止膜は、化学的障壁層とフォトレジスト層の
間に配置することが好ましい。好ましい反射防止膜材料
は、ポリアリールエーテル重合体を含むものである。反
射防止膜は、従来の各スピン・コーティング技術を使用
して付着することが好ましい。
【００２０】パターン化されたフォトレジスト層の形成
は、あらゆる従来技術によって行うことができる。通
常、フォトレジスト層は、基板上の最上層に塗布する。
フォトレジスト層を、次いで最適な放射波長でパターン
状に露光して、レジスト層の露光領域に１個または複数
の特性（通常は、相対溶解度）の変化を引き起こす。パ
ターン状に露光したフォトレジストを、次いで（例えば
溶剤による処理によって）現像し、フォトレジストの下
の層内に所望のトレンチ位置に対応する所望のパターン
の露出した位置（例えば、図２中の３０）が現れる。
は、あらゆる従来技術によって行うことができる。通
常、フォトレジスト層は、基板上の最上層に塗布する。
フォトレジスト層を、次いで最適な放射波長でパターン
状に露光して、レジスト層の露光領域に１個または複数
の特性（通常は、相対溶解度）の変化を引き起こす。パ
ターン状に露光したフォトレジストを、次いで（例えば
溶剤による処理によって）現像し、フォトレジストの下
の層内に所望のトレンチ位置に対応する所望のパターン
の露出した位置（例えば、図２中の３０）が現れる。
【００２１】パターン形成されたフォトレジスト層を有
する基板を、次いで異方性エッチングして、半導体基板
部分を含むフォトレジスト・パターン露出位置の直下層
部分を選択的に除去し、所望の各トレンチを形成する。
エッチングは、例えば、反応性イオン・エッチングや他
のドライ・エッチング技術など従来のどんな異方性エッ
チング技術で実施することもできる。エッチングでは、
１種または複数のハロゲン化合物を使用することが好ま
しい。このエッチング・ステップでは、エッチングが様
々な層を貫通して進行するので、異なるエッチング条件
やエッチング技術の異なる組合せを使用することが必要
となることもある。好ましくは、エッチングは、（１）
フォトレジスト層からのパターンをＢＳＧマスク（図３
に例示するような）に転写する、マスク開口エッチング
・ステップと、（２）基板上の残留フォトレジストを除
去するステップと、（３）半導体基板のトレンチ・エッ
チング・ステップを含むことが好ましい。通常、ＢＳＧ
層自身の一部分を、トレンチ・エッチング・ステップの
間に除去することが好ましい。エッチング・ステップ
（ｄ）は、形成されるトレンチが半導体基板内で最低約
３ミクロンの深さを、より好ましくは、４〜１０ミクロ
ンの深さを有するまで行うことが好ましい。場合によっ
ては、エッチング後のクリーニング・ステップを用い
て、トレンチ内に現存する残留物を除去することもでき
る。
する基板を、次いで異方性エッチングして、半導体基板
部分を含むフォトレジスト・パターン露出位置の直下層
部分を選択的に除去し、所望の各トレンチを形成する。
エッチングは、例えば、反応性イオン・エッチングや他
のドライ・エッチング技術など従来のどんな異方性エッ
チング技術で実施することもできる。エッチングでは、
１種または複数のハロゲン化合物を使用することが好ま
しい。このエッチング・ステップでは、エッチングが様
々な層を貫通して進行するので、異なるエッチング条件
やエッチング技術の異なる組合せを使用することが必要
となることもある。好ましくは、エッチングは、（１）
フォトレジスト層からのパターンをＢＳＧマスク（図３
に例示するような）に転写する、マスク開口エッチング
・ステップと、（２）基板上の残留フォトレジストを除
去するステップと、（３）半導体基板のトレンチ・エッ
チング・ステップを含むことが好ましい。通常、ＢＳＧ
層自身の一部分を、トレンチ・エッチング・ステップの
間に除去することが好ましい。エッチング・ステップ
（ｄ）は、形成されるトレンチが半導体基板内で最低約
３ミクロンの深さを、より好ましくは、４〜１０ミクロ
ンの深さを有するまで行うことが好ましい。場合によっ
ては、エッチング後のクリーニング・ステップを用い
て、トレンチ内に現存する残留物を除去することもでき
る。
【００２２】エッチングが完了した後、残留ＢＳＧ層を
除去する。ＢＳＧ層は、基板のさらなる処理をする前に
除去することが好ましい。ＢＳＧ層は、ＨＦ含有蒸気を
ＢＳＧ層と接触させることによって選択的に除去するこ
とが好ましい。代わりに、ＨＦと硫酸の混合物を使用し
た液体エッチング技術を使用してもよい。適切なＨＦ処
理の例は、米国特許第５６５８４１７号に開示されてお
り、これらの開示が本出願中に参照として盛り込まれて
いる。有利なことに、ＢＳＧ層は、シリコン基板と埋込
み誘電体層とに対して高度に選択的に除去することがで
きる。通常は、ＢＳＧ除去工程で、ほぼ平坦な誘電体
（窒化物）表面が残る。
除去する。ＢＳＧ層は、基板のさらなる処理をする前に
除去することが好ましい。ＢＳＧ層は、ＨＦ含有蒸気を
ＢＳＧ層と接触させることによって選択的に除去するこ
とが好ましい。代わりに、ＨＦと硫酸の混合物を使用し
た液体エッチング技術を使用してもよい。適切なＨＦ処
理の例は、米国特許第５６５８４１７号に開示されてお
り、これらの開示が本出願中に参照として盛り込まれて
いる。有利なことに、ＢＳＧ層は、シリコン基板と埋込
み誘電体層とに対して高度に選択的に除去することがで
きる。通常は、ＢＳＧ除去工程で、ほぼ平坦な誘電体
（窒化物）表面が残る。
【００２３】トレンチが形成された有する基板を、次い
で既知の各製造技術にかけて、トレンチを基礎とした構
成要素や、所望の集積回路を構成する他のデバイスを製
作する。
で既知の各製造技術にかけて、トレンチを基礎とした構
成要素や、所望の集積回路を構成する他のデバイスを製
作する。
【００２４】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００２５】（１）半導体基板内にトレンチを形成する
方法であって、半導体基板を提供するステップ（ａ）
と、コンフォーマルなホウケイ酸ガラス（ＢＳＧ）層を
基板に形成するステップ（ｂ）と、ＢＳＧ層を覆い、フ
ォトレジスト層の下部層の部分を露出させるように、パ
ターン化したフォトレジスト層を形成するステップ
（ｃ）と、下部層の露出した部分を貫通し、フォトレジ
スト層と半導体基板の間に積層されている他の各層を貫
通し、半導体基板内部にまで異方性エッチングを行っ
て、半導体基板内にトレンチを形成するステップ（ｄ）
とを含む方法。 （２）前記ステップ（ｂ）より１個または複数のコンフ
ォーマルな誘電体層が、前に基板上に形成され、かつ、
前記ステップ（ｂ）において、前記ＢＳＧ層が前記各誘
電体層上に付着される上記（１）に記載の方法。 （３）少なくとも前記各誘電体層のうちの一層が、窒化
物を含有する上記（２）に記載の方法。 （４）前記ステップ（ｃ）より前にコンフォーマルな有
機反射防止膜層が、前記ＢＳＧ層上に付着され、前記ス
テップ（ｃ）において、前記反射防止膜層が前記ＢＳＧ
層と前記パターン化されたフォトレジスト層の間に堆積
される上記（２）に記載の方法。 （５）前記エッチング・ステップ（ｄ）が、前記反射防
止膜層、前記ＢＳＧ層、前記誘電体層を貫通してエッチ
ングするステップを含む上記（４）に記載の方法。 （６）前記エッチング・ステップ（ｄ）が、反応性イオ
ン・エッチングにより実施される上記（１）に記載の方
法。 （７）前記ＢＳＧ層が、化学気相成長法で形成される上
記（１）に記載の方法。 （８）前記ステップ（ｂ）で付着される前記ＢＳＧ層が
約５００〜１０００ｎｍの厚さを有する上記（１）に記
載の方法。 （９）前記ステップ（ｂ）で付着される前記ＢＳＧ層
が、約６００〜７００ｎｍの厚さを有する上記（８）に
記載の方法。 （１０）前記ステップ（ｂ）より前に、２つの誘電体層
が、前記基板上に形成され、前記２つの誘電体層が前記
基板に最も近いシリコン酸化物層と前記シリコン酸化物
層上に付着された窒化物層からなる上記（２）に記載の
方法。 （１１）前記シリコン酸化物層が、約０．５〜１．５ｎ
ｍの厚さを有する上記（１０）に記載の方法。 （１２）前記窒化物層が、約１５０〜３００ｎｍの厚さ
を有する上記（１０）に記載の方法。 （１３）前記半導体が、シリコンおよびドープされたシ
リコンからなる群から選択される上記（１）に記載の方
法。 （１４）前記ステップ（ｄ）の後に、前記ＢＳＧ層が、
前記基板から除去される上記（１）に記載の方法。 （１５）前記ＢＣＧ層の除去が、ＨＦ含有蒸気を前記Ｂ
ＳＧ層に接触させることを含む上記（１４）に記載の方
法。 （１６）前記ステップ（ｃ）の前に、化学的障壁層が、
前記ＢＳＧ層上に付着され、前記化学的障壁層が前記Ｂ
ＳＧ層と前記フォトレジスト層の間に堆積され、かつ、
前記ＢＳＧから前記フォトレジスト層へのホウ素の移動
を防ぐ上記（１）に記載の方法。 （１７）前記化学的障壁層が、スパッタリングされたシ
リコンである上記（１６）に記載の方法。 （１８）前記ステップ（ｄ）で形成される前記トレンチ
が、前記基板内に少なくとも約３ミクロンの深さを有す
る上記（１）に記載の方法。 （１９）前記深さが、約４〜１０ミクロンである上記
（１８）に記載の方法。 （２０）前記反射防止膜が、ポリアリールエーテル重合
体を含む上記（４）に記載の方法。 （２１）前記ＢＳＧ層が、少なくとも約５重量％のホウ
素含有量を有する上記（１）に記載の方法。 （２２）前記ステップ（ｄ）が、フォトレジスト層から
のパターンをＢＳＧ層に転写するように、前記ＢＳＧ層
をエッチングするステップと、前記基板上のあらゆる残
留フォトレジストを除去するステップと、前記半導体基
板内の前記トレンチをエッチングするステップとを含む
上記（１）に記載の方法。
方法であって、半導体基板を提供するステップ（ａ）
と、コンフォーマルなホウケイ酸ガラス（ＢＳＧ）層を
基板に形成するステップ（ｂ）と、ＢＳＧ層を覆い、フ
ォトレジスト層の下部層の部分を露出させるように、パ
ターン化したフォトレジスト層を形成するステップ
（ｃ）と、下部層の露出した部分を貫通し、フォトレジ
スト層と半導体基板の間に積層されている他の各層を貫
通し、半導体基板内部にまで異方性エッチングを行っ
て、半導体基板内にトレンチを形成するステップ（ｄ）
とを含む方法。 （２）前記ステップ（ｂ）より１個または複数のコンフ
ォーマルな誘電体層が、前に基板上に形成され、かつ、
前記ステップ（ｂ）において、前記ＢＳＧ層が前記各誘
電体層上に付着される上記（１）に記載の方法。 （３）少なくとも前記各誘電体層のうちの一層が、窒化
物を含有する上記（２）に記載の方法。 （４）前記ステップ（ｃ）より前にコンフォーマルな有
機反射防止膜層が、前記ＢＳＧ層上に付着され、前記ス
テップ（ｃ）において、前記反射防止膜層が前記ＢＳＧ
層と前記パターン化されたフォトレジスト層の間に堆積
される上記（２）に記載の方法。 （５）前記エッチング・ステップ（ｄ）が、前記反射防
止膜層、前記ＢＳＧ層、前記誘電体層を貫通してエッチ
ングするステップを含む上記（４）に記載の方法。 （６）前記エッチング・ステップ（ｄ）が、反応性イオ
ン・エッチングにより実施される上記（１）に記載の方
法。 （７）前記ＢＳＧ層が、化学気相成長法で形成される上
記（１）に記載の方法。 （８）前記ステップ（ｂ）で付着される前記ＢＳＧ層が
約５００〜１０００ｎｍの厚さを有する上記（１）に記
載の方法。 （９）前記ステップ（ｂ）で付着される前記ＢＳＧ層
が、約６００〜７００ｎｍの厚さを有する上記（８）に
記載の方法。 （１０）前記ステップ（ｂ）より前に、２つの誘電体層
が、前記基板上に形成され、前記２つの誘電体層が前記
基板に最も近いシリコン酸化物層と前記シリコン酸化物
層上に付着された窒化物層からなる上記（２）に記載の
方法。 （１１）前記シリコン酸化物層が、約０．５〜１．５ｎ
ｍの厚さを有する上記（１０）に記載の方法。 （１２）前記窒化物層が、約１５０〜３００ｎｍの厚さ
を有する上記（１０）に記載の方法。 （１３）前記半導体が、シリコンおよびドープされたシ
リコンからなる群から選択される上記（１）に記載の方
法。 （１４）前記ステップ（ｄ）の後に、前記ＢＳＧ層が、
前記基板から除去される上記（１）に記載の方法。 （１５）前記ＢＣＧ層の除去が、ＨＦ含有蒸気を前記Ｂ
ＳＧ層に接触させることを含む上記（１４）に記載の方
法。 （１６）前記ステップ（ｃ）の前に、化学的障壁層が、
前記ＢＳＧ層上に付着され、前記化学的障壁層が前記Ｂ
ＳＧ層と前記フォトレジスト層の間に堆積され、かつ、
前記ＢＳＧから前記フォトレジスト層へのホウ素の移動
を防ぐ上記（１）に記載の方法。 （１７）前記化学的障壁層が、スパッタリングされたシ
リコンである上記（１６）に記載の方法。 （１８）前記ステップ（ｄ）で形成される前記トレンチ
が、前記基板内に少なくとも約３ミクロンの深さを有す
る上記（１）に記載の方法。 （１９）前記深さが、約４〜１０ミクロンである上記
（１８）に記載の方法。 （２０）前記反射防止膜が、ポリアリールエーテル重合
体を含む上記（４）に記載の方法。 （２１）前記ＢＳＧ層が、少なくとも約５重量％のホウ
素含有量を有する上記（１）に記載の方法。 （２２）前記ステップ（ｄ）が、フォトレジスト層から
のパターンをＢＳＧ層に転写するように、前記ＢＳＧ層
をエッチングするステップと、前記基板上のあらゆる残
留フォトレジストを除去するステップと、前記半導体基
板内の前記トレンチをエッチングするステップとを含む
上記（１）に記載の方法。
【図１】本発明の一実施形態によるＢＳＧハード・マス
クを有するシリコン基板の概略断面図である。
クを有するシリコン基板の概略断面図である。
【図２】化学的障壁層とフォトレジスト層を付着した図
１のＢＳＧハード・マスクを有するシリコン基板の概略
断面図である。
１のＢＳＧハード・マスクを有するシリコン基板の概略
断面図である。
【図３】マスク開口エッチング後の図２の各層を付着し
た基板の概略断面図である。
た基板の概略断面図である。
【図４】トレンチ・エッチングの完了時の、図３の各層
を付着した基板の概略断面図である。
を付着した基板の概略断面図である。
【図５】残留ＢＳＧ層を除去した際の、図４の各層を付
着した基板の概略断面図である。
着した基板の概略断面図である。
１ 開始基板 １０ 埋込み誘電体酸化物 ２０ 埋込み誘電体窒化物 ２０ 誘電体層 ５０ 層 ６０ フォトレジスト層 ４０ ＢＳＧ層
───────────────────────────────────────────────────── フロントページの続き (71)出願人 593062337 シーメンス・アクチエンゲゼルシャフト ドイツ国ミュンヘン80333、ヴィッテルス バッハープラッツ２ (72)発明者 マサイアス・イルク アメリカ合衆国23220 バージニア州リッ チモンド マルベリー・ストリート ４エ ヌ アパートメント エイ (72)発明者 リチャード・エル・クラインヘンツ アメリカ合衆国12590 ニューヨーク州ワ ッピンガーズ・フォールズ オール・エン ジェルズ・ヒル・ロード 153 (72)発明者 灘原 壮一 神奈川県横浜市磯子区新杉田町18番地 株 式会社東芝 横浜事業所内 (72)発明者 ロナルド・ダブリュー・ヌネス アメリカ合衆国12533 ニューヨーク州ホ ープウェル・ジャンクション ジョーン・ ロード ９ (72)発明者 クラウス・ペナー ドイツ01458 オッテンドルフ・オクリラ アホルン・シュトラーセ 60 (72)発明者 クラウス・ロイトナー ドイツＤ−85617 アスリング リンデ ン・シュトラーセ ８ (72)発明者 ラディカ・スリーニヴァサン アメリカ合衆国07430 ニュージャージー 州マーワー デービドソン・コート 18 (72)発明者 杉本 茂樹 神奈川県横浜市磯子区新杉田町18番地 株 式会社東芝 横浜事業所内
Claims (22)
- 【請求項１】半導体基板内にトレンチを形成する方法で
あって、 半導体基板を提供するステップ（ａ）と、 コンフォーマルなホウケイ酸ガラス（ＢＳＧ）層を基板
に形成するステップ（ｂ）と、 ＢＳＧ層を覆い、フォトレジスト層の下部層の部分を露
出させるように、パターン化したフォトレジスト層を形
成するステップ（ｃ）と、 下部層の露出した部分を貫通し、フォトレジスト層と半
導体基板の間に積層されている他の各層を貫通し、半導
体基板内部にまで異方性エッチングを行って、半導体基
板内にトレンチを形成するステップ（ｄ）とを含む方
法。 - 【請求項２】前記ステップ（ｂ）より前に１個または複
数のコンフォーマルな誘電体層が、基板上に形成され、
かつ、前記ステップ（ｂ）において、前記ＢＳＧ層が前
記各誘電体層上に付着される請求項１に記載の方法。 - 【請求項３】少なくとも前記各誘電体層のうちの一層
が、窒化物を含有する請求項２に記載の方法。 - 【請求項４】前記ステップ（ｃ）より前にコンフォーマ
ルな有機反射防止膜層が、前記ＢＳＧ層上に付着され、
前記ステップ（ｃ）において、前記反射防止膜層が前記
ＢＳＧ層と前記パターン化されたフォトレジスト層の間
に堆積される請求項２に記載の方法。 - 【請求項５】前記エッチング・ステップ（ｄ）が、前記
反射防止膜層、前記ＢＳＧ層、前記誘電体層を貫通して
エッチングするステップを含む請求項４に記載の方法。 - 【請求項６】前記エッチング・ステップ（ｄ）が、反応
性イオン・エッチングにより実施される請求項１に記載
の方法。 - 【請求項７】前記ＢＳＧ層が、化学気相成長法で形成さ
れる請求項１に記載の方法。 - 【請求項８】前記ステップ（ｂ）で付着される前記ＢＳ
Ｇ層が約５００〜１０００ｎｍの厚さを有する請求項１
に記載の方法。 - 【請求項９】前記ステップ（ｂ）で付着される前記ＢＳ
Ｇ層が、約６００〜７００ｎｍの厚さを有する請求項８
に記載の方法。 - 【請求項１０】前記ステップ（ｂ）より前に、２つの誘
電体層が、前記基板上に形成され、前記２つの誘電体層
が前記基板に最も近いシリコン酸化物層と前記シリコン
酸化物層上に付着された窒化物層からなる請求項２に記
載の方法。 - 【請求項１１】前記シリコン酸化物層が、約０．５〜
１．５ｎｍの厚さを有する請求項１０に記載の方法。 - 【請求項１２】前記窒化物層が、約１５０〜３００ｎｍ
の厚さを有する請求項１０に記載の方法。 - 【請求項１３】前記半導体が、シリコンおよびドープさ
れたシリコンからなる群から選択される請求項１に記載
の方法。 - 【請求項１４】前記ステップ（ｄ）の後に、前記ＢＳＧ
層が、前記基板から除去される請求項１に記載の方法。 - 【請求項１５】前記ＢＣＧ層の除去が、ＨＦ含有蒸気を
前記ＢＳＧ層に接触させることを含む請求項１４に記載
の方法。 - 【請求項１６】前記ステップ（ｃ）の前に、化学的障壁
層が、前記ＢＳＧ層上に付着され、前記化学的障壁層が
前記ＢＳＧ層と前記フォトレジスト層の間に堆積され、
かつ、前記ＢＳＧから前記フォトレジスト層へのホウ素
の移動を防ぐ請求項１に記載の方法。 - 【請求項１７】前記化学的障壁層が、スパッタリングさ
れたシリコンである請求項１６に記載の方法。 - 【請求項１８】前記ステップ（ｄ）で形成される前記ト
レンチが、前記基板内に少なくとも約３ミクロンの深さ
を有する請求項１に記載の方法。 - 【請求項１９】前記深さが、約４〜１０ミクロンである
請求項１８に記載の方法。 - 【請求項２０】前記反射防止膜が、ポリアリールエーテ
ル重合体を含む請求項４に記載の方法。 - 【請求項２１】前記ＢＳＧ層が、少なくとも約５重量％
のホウ素含有量を有する請求項１に記載の方法。 - 【請求項２２】前記ステップ（ｄ）が、フォトレジスト
層からのパターンをＢＳＧ層に転写するように、前記Ｂ
ＳＧ層をエッチングするステップと、前記基板上のあら
ゆる残留フォトレジストを除去するステップと、前記半
導体基板内の前記トレンチをエッチングするステップと
を含む請求項１に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/014433 | 1998-01-27 | ||
| US09/014,433 US6190955B1 (en) | 1998-01-27 | 1998-01-27 | Fabrication of trench capacitors using disposable hard mask |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11265982A true JPH11265982A (ja) | 1999-09-28 |
Family
ID=21765467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11012759A Pending JPH11265982A (ja) | 1998-01-27 | 1999-01-21 | 使い捨てハ―ド・マスクを使用したトレンチ型キャパシタの製造 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6190955B1 (ja) |
| EP (1) | EP0932187B1 (ja) |
| JP (1) | JPH11265982A (ja) |
| KR (1) | KR100345750B1 (ja) |
| CN (1) | CN1127124C (ja) |
| DE (1) | DE69830141T2 (ja) |
| TW (1) | TW484199B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100652062B1 (ko) | 2005-06-30 | 2006-12-01 | 엘지.필립스 엘시디 주식회사 | 인쇄판의 제조방법 |
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| US6342428B1 (en) * | 1999-10-04 | 2002-01-29 | Philips Electronics North America Corp. | Method for a consistent shallow trench etch profile |
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