JPH07201980A - 集積回路装置の製造方法 - Google Patents

集積回路装置の製造方法

Info

Publication number
JPH07201980A
JPH07201980A JP6321725A JP32172594A JPH07201980A JP H07201980 A JPH07201980 A JP H07201980A JP 6321725 A JP6321725 A JP 6321725A JP 32172594 A JP32172594 A JP 32172594A JP H07201980 A JPH07201980 A JP H07201980A
Authority
JP
Japan
Prior art keywords
layer
trench
etching
sio
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP6321725A
Other languages
English (en)
Inventor
Udo Dr Schwalke
シユワルケ ウド
Fritz Bieringer
ビーリンガー フリツツ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens Corp
Original Assignee
Siemens Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens Corp filed Critical Siemens Corp
Publication of JPH07201980A publication Critical patent/JPH07201980A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
    • H10W10/014—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
    • H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
    • H10W10/014—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations
    • H10W10/0145—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations of trenches having shapes other than rectangular or V-shape
    • H10W10/0147—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations of trenches having shapes other than rectangular or V-shape the shapes being altered by a local oxidation of silicon process, e.g. trench corner rounding by LOCOS
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H10W10/041—Manufacture or treatment of isolation regions comprising polycrystalline semiconductor materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/10—Isolation regions comprising dielectric materials
    • H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/10—Isolation regions comprising dielectric materials
    • H10W10/17—Isolation regions comprising dielectric materials formed using trench refilling with dielectric materials, e.g. shallow trench isolations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/40—Isolation regions comprising polycrystalline semiconductor materials
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/102—Mask alignment

Landscapes

  • Element Separation (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

(57)【要約】 【目的】 トレンチ構造及びリソグラフィ補助構造の確
実な形成に適したプロセスの遂行を可能とするように、
集積回路装置を特に表面に高い段差が形成されるのを回
避して製造する方法を提供する。 【構成】 基板ウェハ１内に二段階のトレンチ用プロセ
スでトレンチ構造１４を形成し、その際第１のエッチン
グ工程でトレンチマスク１０を形成し、第２のエッチン
グ工程でトレンチ構造１４を基板ウェハ１内に形成す
る。トレンチ用プロセスの際に基板ウェハ１内にリソグ
ラフィ補助構造を形成する。トレンチマスク１０の形成
時にリソグラフィ補助構造用領域Ｌ内に基板ウェハ１を
第２のエッチング工程中にエッチング腐食されないよう
に保護する保護構造物２を形成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は集積回路装置の製造方法
に関する。
【０００２】
【従来の技術】集積回路の製造には複数のリソグラフィ
工程を有する複雑な一連のプロセスを必要とする。これ
らの処理工程中に、集積回路も形成される基板内の各マ
スク面にリソグラフィ補助構造が形成される。これらの
リソグラフィ補助構造は最も近いマスク面の整合並びに
処理工程の評価に使用される。その際リソグラフィ補助
構造は形成すべき集積回路の構造物と同じプロセスの影
響下にある（例えばヴォルフ（Ｓ．Ｗｏｌｆ）その他に
よる「ＶＬＳＩ時代に対するシリコン処理（Ｓｉｌｉｃ
ｏｎ ｐｒｏｃｅｓｓｉｎｇ ｆｏｒ ｔｈｅ ＶＬＳ
Ｉ−Ｅｒａ）Ｌａｔｔｉｃｅ Ｐｒｅｓｓ出版、１９８
７年、第４７３ないし４７６頁参照）。
【０００３】実装密度を高められた回路装置には益々ト
レンチ構造が使用されるようになってきている。この種
のトレンチ構造はとりわけ絶縁材料で満たされ、隣合う
回路素子間、例えばバイポーラトランジスタ間又はパワ
ーデバイスと論理デバイス間を分離するための分離トレ
ンチとして使用される。トレンチ構造は基板の内部に向
ってエッチングされる。トレンチ構造の形成時にリソグ
ラフィ補助構造もトレンチエッチング処理に付される。
【０００４】リソグラフィ補助構造がトレンチ構造より
も幅広い場合（このことは現在の技術ではしばしば見ら
れることである）、深いトレンチを満たす際にリソグラ
フィ補助構造が完全に満たされないことがある。即ちこ
の構造物の表面はリソグラフィ補助構造用領域内で段差
を示し、この段差が確実な仕上げに適した処理の遂行を
それ以上不可能にする。これは特にＳＯＩ材料のスマー
ト・パワー技術において重大な問題となる。この技術で
は絶縁層上に配設されている単結晶シリコン層内にそれ
ぞれ絶縁層の表面上にまで達する絶縁トレンチによって
囲まれている論理デバイス及びパワーデバイスが形成さ
れる（例えばナガカワ（Ａ．Ｎａｇａｋａｗａ）その他
による「ＩＳＰＳ」１９９０年、第９７〜１０１頁参
照）。この方法を使用した場合幅１〜３μｍ、深さ２０
〜３０μｍのトレンチ構造が生じる。それに対して一般
に装置メーカーによってその形状に規定されているリソ
グラフィ補助構造は３〜３０μｍの範囲の内幅を有する
ものである。
【０００５】
【発明が解決しようとする課題】本発明の課題は、トレ
ンチ構造及びリソグラフィ補助構造の確実かつ仕上げに
適したプロセスの遂行が可能となるような集積回路装置
の製造方法を提供することにある。それには特に表面内
に高い段差が形成されることを回避しなければならな
い。
【０００６】
【課題を解決するための手段】この課題は本発明によ
り、基板ウェハ内にトレンチマスクの使用下に少なくと
も２工程のエッチングを含んでいるトレンチ用プロセス
で少なくとも１つのトレンチ構造を形成し、その際第１
のエッチング工程でトレンチマスクを少なくとも１つの
層を構造化することにより形成し、第２のエッチング工
程でトレンチ構造を基板ウェハ内に形成し、トレンチ用
プロセスにおいて基板ウェハ内の回路装置の外側にリソ
グラフィ補助構造を形成し、トレンチマスクを形成する
際リソグラフィ補助構造の領域内にリソグラフィ補助構
造の領域内の基板ウェハを第２のエッチング工程中のエ
ッチング腐食に対して保護する保護構造物を形成するこ
とにより解決される。
【０００７】本発明方法ではトレンチ構造は少なくとも
２つのエッチング工程を含んでいる二段階のトレンチ用
プロセスで形成される。その際まず基板フェハの表面に
１つの層を析出し、その層を構造化することによりトレ
ンチマスクが形成される。層の構造化はトレンチ用プロ
セスの第１のエッチング工程に相当する。次いで第２の
エッチング工程中にトレンチ構造が基板ウェハ内に形成
される。この第２のエッチング工程の際に基板ウェハの
材料が腐食される。このトレンチ用プロセスで同時に集
積回路装置の外側の基板ウェハ内にリソグラフィ補助構
造が形成される。リソグラフィ補助構造とは例えば位置
合わせマーク、焦点及び尺度を求めるための解像パター
ン並びに位置誤差を求めるための副尺及びその他の重畳
構造のことである。トレンチマスクを形成する際、リソ
グラフィ補助構造の領域内の基板ウェハを第２のエッチ
ング工程のエッチング腐食に対して保護する保護構造物
がリソグラフィ補助構造の領域内に形成される。それに
は例えば基板ウェハの表面のリソグラフィ補助構造の領
域内に局部的に第２のエッチング工程に抵抗する層が施
される。
【０００８】リソグラフィ補助構造の領域内の保護構造
物は、少なくとも主面の範囲内にシリコンを含む基板ウ
ェハの場合、主面上に全面的に成層を施すことにより形
成可能である。この成層は少なくとも主面上に配設され
たＳｉＯ2 層及びその上に配設された有利にはポリシリ
コンからなるシリコン層を含んでいる。このシリコン層
は少なくともトレンチ構造の領域内では部分酸化され、
一方リソグラフィ補助構造の領域では酸化されずにシリ
コン層のまま残留する。
【０００９】次にトレンチマスクを形成するための第１
のエッチング工程がシリコンに対して選択的に行われ、
それによりエッチングはトレンチ構造の領域では基板ウ
ェハの主面上でストップされるのに対し、リソグラフィ
補助構造用領域ではシリコン層の上でストップされる。
トレンチ構造用領域内では第１のエッチング工程中に部
分酸化により生じた酸化物もまたＳｉＯ2 もエッチング
される。リソグラフィ補助構造の領域内ではＳｉＯ2 層
はシリコン層により保護されている。
【００１０】第２のエッチング工程中にトレンチ構造は
基板ウェハのシリコン内へのエッチングにより形成され
る。それには、リソグラフィ補助構造用領域内ではシリ
コン層だけを腐食するが、一方その下に配設されている
ＳｉＯ2層上でストップされるＳｉＯ2に対する選択的エ
ッチングが使用される。この場合ＳｉＯ2層は保護構造
物の作用をする。
【００１１】本発明方法のこの実施態様は、トレンチを
エッチングする前にフィールド酸化物の領域を形成する
一連のプロセスに使用されると有利である。このフィー
ルド酸化物の領域は特に一部修正されたＬＯＣＯＳ法
（例えばバーメスタ（Ｒ．Ｂｕｒｍｅｓｔｅｒ）その他
による「ＥＳＳＣＥＲＣ」１９８８年から公知である）
で形成される。その際部分酸化はＳｉＯ2、ポリシリコ
ン及びＳｉ3Ｎ4からなる成層を使用して実施される。本
発明の上記実施態様は付加的なフォト技術を必要としな
いようなプロセスに挿入可能である。基板ウェハの表面
に配設されているＳｉＯ2層の厚さは第２のエッチング
工程で使用されるエッチングの選択性並びにトレンチ構
造の深さに合わせる必要がある。
【００１２】基板ウェハとしては本発明方法ではＳＯＩ
基板も単結晶シリコン基板も適している。単結晶シリコ
ン基板の場合トレンチ構造の深さはエッチング時間中に
調整される。
【００１３】
【実施例】本発明を実施例及び図面に基づき以下に詳述
する。
【００１４】本発明方法は５００Ｖのスマート・パワー
プロセスの例について記載するものである。出発材料は
ＳＯＩ材料からなる基板ウェハ１である。この基板ウェ
ハ１は単結晶シリコン基板１１、その上に配設された例
えば厚さ２μｍのＳｉＯ2からなる絶縁層１２及び更に
その上に配設された弱くｎドープされた例えば厚さ２０
μｍの単結晶シリコン層１３を含んでいる。基板ウェハ
１は直接ウェハボンディング（ＤＷＢ）法（例えばナガ
カワ（Ａ．Ｎａｇａｋａｗａ）その他による「ＩＳＰ
Ｓ」１９９０年、第９７〜１０１頁から公知である）に
より形成すると有利である。
【００１５】単結晶シリコン層１３の表面上にＳｉＯ2
層２が例えば表面の熱酸化により形成される（図１参
照）。このＳｉＯ2層２は５０〜３００ｎｍの範囲内の
厚さに形成される。
【００１６】ＳｉＯ2層２の上に例えば５０〜２５０ｎ
ｍの厚さの多結晶シリコン層３及びその上に例えば５０
〜２５０ｎｍの厚さのＳｉ3Ｎ4 層４が析出される。
【００１７】図１には両端矢印Ｌでリソグラフィ補助構
造のための領域が、また両端矢印Ｇでトレンチ構造のた
めの領域が記入されている。リソグラフィ補助構造はコ
ントラストの反転により逆向きの重畳構造として形成さ
れる。
【００１８】フォトレジスト層５を全面的に施し、露光
及び現像することにより、トレンチ構造用領域Ｇ内では
Ｓｉ3Ｎ4層４の表面が露出され、一方リソグラフィ補助
構造用領域Ｌ内ではＳｉ3Ｎ4層４上にフォトレジスト層
５が残留する。異方性乾式エッチング法でＳｉ3Ｎ4層４
が構造化される（図２参照）。異方性乾式エッチング法
は有利にはポリシリコンに対して選択的に行われ、その
結果エッチングプロセスはポリシリコン層３の表面上で
ストップされる。エッチングプロセスとしては例えばＣ
ＨＦ3／Ｏ2の化学反応でのプラズマエッチング法が適し
ている。
【００１９】酸化マスクとしてＳｉ3Ｎ4層４を使用して
の部分酸化により、構造化されたＳｉ3Ｎ4層４によって
覆われていない範囲内にフィールド酸化物領域６が形成
される（図３参照）。この部分酸化の際にポリシリコン
層３の露出部分が完全に酸化される。リソグラフィ補助
構造用領域ＬはＳｉ3Ｎ4層４により覆われているため、
この領域内にはポリシリコン層３が残留する。それに対
してトレンチ構造用領域Ｇではポリシリコン層３の表面
は露出し、従ってポリシリコンはここでは完全に酸化さ
れる。
【００２０】フォトレジスト層５の除去後別のＳｉ3Ｎ4
層７が例えば２０〜２００ｎｍの厚さにまたその上に別
のＳｉＯ2層８が例えば２００〜１０００ｎｍの厚さに
全面的に析出される。この別のＳｉＯ2層８はＣＶＤ法
で析出される。別のＳｉＯ2層８はトレンチマスクとし
て適していなければならない。特にこの層はトレンチ構
造の側面の調整に必要となる。別のＳｉ3Ｎ4層７はＳｉ
Ｏ2層８を湿式化学エッチングプロセスで後に除去する
ためのエッチングストップの作用をする。
【００２１】別のフォトレジスト層９が全面的に施さ
れ、トレンチ構造用領域Ｇもリソグラフィ補助構造用領
域Ｌも露出されるように露光及び現像される。
【００２２】その後トレンチマスク１０を形成するため
の第１のエッチング工程が行われる（図４参照）。それ
には、ＳｉＯ2及びＳｉ3Ｎ4はほぼ同程度のエッチング
率でエッチングするがシリコンは明らかに低いエッチン
グ率でエッチングする異方性乾式エッチングが使用され
る。従ってこの第１のエッチング工程中に別のＳｉＯ2
層８及び別のＳｉ3Ｎ4 層７が構造化される。リソグラ
フィ補助構造用領域Ｌ内ではエッチングはポリシリコン
層３の表面でストップされる。それに対してトレンチ構
造用領域Ｇ内ではフィールド酸化物領域６が同様にエッ
チングされ、エッチングは単結晶シリコン層１３の表面
でストップされる（図４参照）。トレンチマスク１０は
トレンチ構造用領域Ｇ内ではフィールド酸化物領域６、
別のＳｉ3Ｎ4層７並びに別のＳｉＯ2層８により形成さ
れる。第１のエッチング工程のためのエッチングプロセ
スとしては例えばＣＨＦ3／Ｏ2 プラズマが適してい
る。
【００２３】第１のエッチング工程後別のフォトレジス
ト層９が除去される。次いで第２のエッチング工程が実
施される。それには、シリコンをＳｉＯ2に対して高度
に選択してエッチングする異方性乾式エッチングプロセ
スが使用される。この工程には特にＨＢｒ／ＮＦ3＋Ｈ
ｅ／Ｏ2の化学反応でのプラズマエッチング処理が適し
ている。このプロセスではシリコンのＳｉＯ2に対する
エッチングが約１００：１の選択率を示す。
【００２４】従ってトレンチ構造用領域Ｇ内では第２の
エッチング工程時のエッチングはＳｉＯ2からなる絶縁
層１２の表面上でストップされ、それにより単結晶シリ
コン層１３の範囲内にトレンチ構造１４が形成される。
このトレンチ構造１４は単結晶シリコン層１３の厚さに
相応する深さ、即ち２０μｍの深さと２μｍの内幅を有
する。リソグラフィ補助構造用領域Ｌ内では第２のエッ
チング工程で露出ポリシリコン層３が除去される。その
場合第２のエッチング工程時のエッチングはリソグラフ
ィ補助構造用領域Ｌ内で保護構造物の作用をするＳｉＯ
2層２の表面でストップされる。従ってこのＳｉＯ2層２
の厚さはトレンチ構造１４の深さ及び第２のエッチング
工程に使用されたエッチングの選択性に合わされなけれ
ばならない。その際特に深さ２０μｍ以上のトレンチ構
造を形成する場合ＳｉＯ2層２に必要とされる厚さは、
標準ＣＭＯＳプロセスでフィールド酸化物領域を形成す
るための部分酸化（ＬＯＣＯＳ）に必要とされるよりも
厚くてもよい。
【００２５】ＳｉＯ2層の厚さを相応して厚く選択する
ことがプロセス全体にとって受容できないと思われる場
合には、ＳｉＯ2層２を析出する前にリソグラフィ補助
構造用領域Ｌ内に部分的に付加的ＳｉＯ2構造物（図示
せず）を形成することも本発明の枠内にある。これは部
分酸化又はＳｉＯ2の析出により行うことができる。そ
れにはマスクが必要になる。そのＳｉＯ2構造物をプロ
セス全体に先行して行われる処理工程、例えば注入の際
にそのために使用されたマスクで形成すれば、それによ
りＳｉＯ2構造物を形成するのに勿論別のマスクは必要
とするがプロセス全体に対しては何ら付加的マスクを必
要としないことになるので、特に有利である。
【００２６】その後このトレンチ構造１４は所定の用途
に応じて満たされる。それには例えばまず全面的にほぼ
一様なエッジ被覆を有する非晶質シリコン層が析出さ
れ、異方性エッチングされるが、それによりシリコンス
ペーサ１５が垂直な側面に沿って形成される（図６参
照）。
【００２７】次いで別のＳｉＯ2層８が湿式化学法によ
り除去され、その際別のＳｉ3Ｎ4層７がエッチングスト
ップの作用をする（図７参照）。シリコンスペーサ１５
の酸化によりトレンチ構造１４並びにリソグラフィ補助
構造用領域Ｌ内にＳｉＯ2スペーサ１６が形成される。
ほぼ一様なエッジ被覆を有する非晶質シリコンを繰り返
し析出することによりトレンチ構造１４はシリコン充填
材１７で満たされる。シリコン充填材１７の酸化により
トレンチ構造１４はＳｉＯ2の栓１８で閉鎖される。同
時にリソグラフィ補助構造用領域Ｌ内に別のＳｉＯ2ス
ペーサ１９が形成される（図７参照）。
【００２８】別のＳｉ3Ｎ4層７、Ｓｉ3Ｎ4層４、ポリシ
リコン層３並びにＳｉＯ2層２の除去後このプロセス全
体に従来からの処理工程を続けてもよい。
【００２９】ＳｉＯ2層２の除去の際にＳｉＯ2の栓１８
もフィールド酸化物領域６も薄くされる。ＳｉＯ2層２
の厚さが第２のエッチング工程時の酸化物の除去により
予め規定されているため、このことはフィールド酸化物
領域６を形成するための部分酸化の延長又はＳｉＯ2の
栓１８を形成するための酸化の延長により緩和されなけ
ればならない。これは例えば拡大されたバーズビークの
長さによりフィールド酸化物領域６の横方向の寸法が拡
大されるために使用できない場合には、やはりＳｉＯ2
層２を析出する前にリソグラフィ補助構造用領域Ｌ内に
ＳｉＯ2構造を部分的に形成してもよい。
【００３０】リソグラフィ補助構造用領域Ｌ内には成層
の除去御ＳｉＯ2スペーサ１６、１９により隆起部が残
留し、これは隣接するフォールド酸化物領域と共に最も
近くのマスク面の調整並びに処理工程の評価に使用され
る。これらの隆起部は数１００ｎｍの範囲の表面にゲー
ト電極又は他の回路構造物の隆起部により影響される程
度の非平坦性を生じる。この程度の非平坦性は確実で仕
上げに適した処理の遂行に当たっては受容し得るもので
ある。
【図面の簡単な説明】
【図１】ＳｉＯ2層、ポリシリコン層及びＳｉ3Ｎ4層を
有する基板ウェハの断面図。
【図２】部分酸化のためにＳｉ3Ｎ4層を構造化した後の
基板ウェハの断面図。
【図３】トレンチマスクを形成するために層を構造化す
る前の基板ウェハの断面図。
【図４】第１のエッチング工程後の基板ウェハの断面
図。
【図５】第２のエッチング工程後の基板ウェハの断面
図。
【図６】トレンチ構造の壁面に沿ってスペーサを形成し
た後の基板ウェハの断面図。
【図７】トレンチ構造をシリコン充填材で満たした後の
基板ウェハの断面図。
【符号の説明】
１ 基板ウェハ １１ シリコン基板 １２ 絶縁層 １３ 単結晶シリコン層 ２ ＳｉＯ2層 ３ ポリシリコン層 ４ Ｓｉ3Ｎ4層 ５ フォトレジスト層 ６ フィールド酸化物領域 ７ 別のＳｉ3Ｎ4層 ８ 別のＳｉＯ2層 ９ 別のフォトレジスト層 １０ トレンチマスク １４ トレンチ構造 １５ シリコンスペーサ １６ ＳｉＯ2スペーサ １７ シリコン充填材 １８ ＳｉＯ2栓 １９ リソグラフィ補助構造用領域 ２０ トレンチ構造用領域

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 基板ウェハ（１）内にトレンチマスク
    （１０）の使用下に少なくとも２工程のエッチングを含
    んでいるトレンチ用プロセスで少なくとも１つのトレン
    チ構造（１４）を形成し、その際第１のエッチング工程
    でトレンチマスク（１０）を少なくとも１つの層（８）
    を構造化することにより形成し、第２のエッチング工程
    でトレンチ構造（１４）を基板ウェハ（１）内に形成
    し、トレンチ用プロセスで基板ウェハ（１）内の回路装
    置の外側にリソグラフィ補助構造を形成し、トレンチマ
    スク（１０）を形成する際リソグラフィ補助構造用領域
    （Ｌ）内に基板ウェハ（１）を第２のエッチング工程中
    のエッチング腐食に対して保護する保護構造物（２）を
    形成することを特徴とする集積回路装置の製造方法。
  2. 【請求項２】 トレンチマスク（１０）を形成する前に
    リソグラフィ補助構造用領域（Ｌ）内にＳｉＯ2 構造物
    を形成し、第２のエッチング工程がこのＳｉＯ2 に対し
    て選択的に行われることを特徴とする請求項１記載の方
    法。
  3. 【請求項３】 基板ウェハ（１）が少なくとも主面の範
    囲にシリコン層（１３）を含んでおり、トレンチマスク
    （１０）及び保護構造物（２）を形成するために、基板
    ウェハ（１）の上に、少なくとも主面上に配設されたＳ
    ｉＯ2 層（２）及びその上に配設されたシリコン層
    （３）を含む成層を全面的に施し、シリコン層（３）の
    少なくともトレンチ構造用領域（Ｇ）内は部分的に酸化
    し、一方このシリコン層（３）のリソグラフィ補助構造
    用領域（Ｌ）内は酸化しないでおき、トレンチマスク
    （１０）を形成するための第１のエッチング工程をシリ
    コンに対して選択的に実施し、それによりトレンチ構造
    用領域（Ｇ）内のエッチングは基板ウェハ（１）の主面
    上でストップさせ、またリソグラフィ構造用領域（Ｌ）
    内のエッチングはシリコン層（３）上でストップさせる
    ことを特徴とする請求項１又は２記載の方法。
  4. 【請求項４】 成層はシリコン層（３）上に配設された
    Ｓｉ3Ｎ4層（４）及びフォトレジスト層（５）も含んで
    おり、フォトレジスト層（５）をＳｉ3Ｎ4層（４）がト
    レンチ構造用領域（Ｇ）内では露出されリソグラフィ補
    助構造用領域（Ｌ）内ではフォトレジストで覆われたま
    まであるように露光及び現像し、このＳｉ3Ｎ4層（４）
    を異方性エッチング処理で構造化し、部分酸化によりフ
    ィールド酸化物領域（６）を形成し、フォトレジスト層
    （５）を除去し、別のＳｉＯ2層（８）を全面的に析出
    し、別のフォトレジスト層（９）を施し、別のＳｉＯ2
    層（８）がトレンチ構造用領域（Ｇ）及びリソグラフィ
    補助構造用領域（Ｌ）内で露出されるように露光及び現
    像し、第１のエッチング工程でＳｉＯ2をシリコンに対
    して選択的に腐食する異方性乾式エッチング工程を使用
    してトレンチ構造用領域（Ｇ）内では基板ウェハ（１）
    の主面までリソグラフィ補助構造用領域（Ｌ）内ではシ
    リコン層（３）の表面まで露出するようにエッチング
    し、別のフォトレジスト層（９）を除去し、トレンチ構
    造（１４）を完成するため第２のエッチング工程でシリ
    コンをＳｉＯ2 に対して選択的に腐食する異方性乾式エ
    ッチング処理を使用してエッチングすることを特徴とす
    る請求項３記載の方法。
  5. 【請求項５】 別のＳｉＯ2 層（８）を析出する前に別
    のＳｉ3Ｎ4層（７）を析出し、第１のエッチング工程で
    ＳｉＯ2 及びＳｉ3Ｎ4をシリコンに対して選択的に腐食
    する異方性エッチング処理を使用することを特徴とする
    請求項４記載の方法。
  6. 【請求項６】 第１のエッチング工程でＣＨＦ3／Ｏ2の
    化学反応によるプラズマエッチングを使用し、第２のエ
    ッチング工程でＨＢｒ／ＮＦ3＋Ｈｅ／Ｏ2の化学反応に
    よるプラズマエッチングを使用することを特徴とする請
    求項５記載の方法。
  7. 【請求項７】 トレンチ構造を層のほぼ一様な析出及び
    異方性エッチングにより満たすことを特徴とする請求項
    １ないし６の１つに記載の方法。
  8. 【請求項８】 基板ウェハ（１）として絶縁層（１２）
    の上に配設されている単結晶シリコン層（１３）を有す
    るＳＯＩ基板を使用し、トレンチ構造（１４）を単結晶
    シリコン層（１３）内に形成し、第２のエッチング工程
    中にトレンチ構造（１４）内で絶縁層（１２）の表面が
    露出されることを特徴とする請求項１ないし７の１つに
    記載の方法。
JP6321725A 1993-12-02 1994-11-30 集積回路装置の製造方法 Withdrawn JPH07201980A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE4341171.1 1993-12-02
DE4341171A DE4341171C2 (de) 1993-12-02 1993-12-02 Verfahren zur Herstellung einer integrierten Schaltungsanordnung

Publications (1)

Publication Number Publication Date
JPH07201980A true JPH07201980A (ja) 1995-08-04

Family

ID=6504060

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6321725A Withdrawn JPH07201980A (ja) 1993-12-02 1994-11-30 集積回路装置の製造方法

Country Status (5)

Country Link
US (1) US5470782A (ja)
EP (1) EP0656651A3 (ja)
JP (1) JPH07201980A (ja)
KR (1) KR950020974A (ja)
DE (1) DE4341171C2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009164384A (ja) * 2008-01-08 2009-07-23 Renesas Technology Corp 半導体装置の製造方法
JP2015084438A (ja) * 2014-12-10 2015-04-30 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1993010559A1 (en) * 1991-11-15 1993-05-27 Analog Devices, Incorporated Process for fabricating insulation-filled deep trenches in semiconductor substrates
US5479048A (en) * 1994-02-04 1995-12-26 Analog Devices, Inc. Integrated circuit chip supported by a handle wafer and provided with means to maintain the handle wafer potential at a desired level
JPH07326659A (ja) 1994-06-02 1995-12-12 Hitachi Ltd 半導体集積回路装置の製造方法
US5605603A (en) * 1995-03-29 1997-02-25 International Business Machines Corporation Deep trench process
KR0155835B1 (ko) * 1995-06-23 1998-12-01 김광호 반도체 장치의 얼라인 키 패턴 형성방법
DE19538005A1 (de) 1995-10-12 1997-04-17 Fraunhofer Ges Forschung Verfahren zum Erzeugen einer Grabenisolation in einem Substrat
KR100192178B1 (ko) * 1996-01-11 1999-06-15 김영환 반도체 소자의 아이솔레이션 방법
KR100233286B1 (ko) * 1996-06-29 1999-12-01 김영환 반도체 장치 및 그 제조방법
DE19652974A1 (de) * 1996-12-19 1998-06-25 Alsthom Cge Alcatel Verfahren zur Kontrolle der Genauigkeit beim mehrstufigen Ätzen
US5811315A (en) * 1997-03-13 1998-09-22 National Semiconductor Corporation Method of forming and planarizing deep isolation trenches in a silicon-on-insulator (SOI) structure
JP3519571B2 (ja) * 1997-04-11 2004-04-19 株式会社ルネサステクノロジ 半導体装置の製造方法
US6030897A (en) * 1997-07-15 2000-02-29 International Business Machines Corporation Method of forming an alignment mark without a specific photolithographic step
US5963816A (en) * 1997-12-01 1999-10-05 Advanced Micro Devices, Inc. Method for making shallow trench marks
US6440858B1 (en) 1998-08-24 2002-08-27 International Business Machines Corporation Multi-layer hard mask for deep trench silicon etch
DE10000003C2 (de) * 2000-01-03 2001-12-06 Infineon Technologies Ag Verfahren zur Herstellung von Gräben für DRAM Zellanordnungen

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4338620A (en) * 1978-08-31 1982-07-06 Fujitsu Limited Semiconductor devices having improved alignment marks
US4419809A (en) * 1981-12-30 1983-12-13 International Business Machines Corporation Fabrication process of sub-micrometer channel length MOSFETs
US4688069A (en) * 1984-03-22 1987-08-18 International Business Machines Corporation Isolation for high density integrated circuits
EP0256315B1 (de) * 1986-08-13 1992-01-29 Siemens Aktiengesellschaft Integrierte Bipolar- und komplementäre MOS-Transistoren auf einem gemeinsamen Substrat enthaltende Schaltung und Verfahren zu ihrer Herstellung
US4835115A (en) * 1987-12-07 1989-05-30 Texas Instruments Incorporated Method for forming oxide-capped trench isolation
US4893163A (en) * 1988-03-28 1990-01-09 International Business Machines Corporation Alignment mark system for electron beam/optical mixed lithography
US5032529A (en) * 1988-08-24 1991-07-16 Harris Corporation Trench gate VCMOS method of manufacture
US4968628A (en) * 1988-12-09 1990-11-06 Harris Corporation Method of fabricating back diffused bonded oxide substrates
US5077228A (en) * 1989-12-01 1991-12-31 Texas Instruments Incorporated Process for simultaneous formation of trench contact and vertical transistor gate and structure
US5065217A (en) * 1990-06-27 1991-11-12 Texas Instruments Incorporated Process for simultaneously fabricating isolation structures for bipolar and CMOS circuits
JPH04209551A (ja) * 1990-12-06 1992-07-30 Fujitsu Ltd 半導体装置の製造方法
US5112772A (en) * 1991-09-27 1992-05-12 Motorola, Inc. Method of fabricating a trench structure
WO1993008596A1 (fr) * 1991-10-14 1993-04-29 Nippondenso Co., Ltd. Procede pour la fabrication de dispositifs a semiconducteurs
DE69332006T2 (de) * 1992-03-25 2002-11-28 Texas Instruments Inc., Dallas Planares Verfahren unter Verwendung von gemeinsamen Ausrichtungsmarken für die Wannenimplantierungen

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009164384A (ja) * 2008-01-08 2009-07-23 Renesas Technology Corp 半導体装置の製造方法
JP2015084438A (ja) * 2014-12-10 2015-04-30 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US5470782A (en) 1995-11-28
EP0656651A3 (de) 1998-01-07
DE4341171C2 (de) 1997-04-17
EP0656651A2 (de) 1995-06-07
DE4341171A1 (de) 1995-06-08
KR950020974A (ko) 1995-07-26

Similar Documents

Publication Publication Date Title
JPH07201980A (ja) 集積回路装置の製造方法
US20090111226A1 (en) Method for integrating nvm circuitry with logic circuitry
JPWO2001067509A1 (ja) 半導体装置およびその製造方法
JPH07193121A (ja) 半導体装置の製造方法
US8647949B2 (en) Structure and method of fabricating a transistor having a trench gate
US5512509A (en) Method for forming an isolation layer in a semiconductor device
JPH07221193A (ja) 集積回路のゲートスタックの形成方法
US20050277276A1 (en) Decoupled complementary mask patterning transfer method
JP2004193268A (ja) 半導体装置及び半導体装置の製造方法
JP3645142B2 (ja) 半導体ウエハの処理方法ならびに半導体装置の製造方法
JP2003243293A (ja) 半導体装置の製造方法
JP2002043412A (ja) 半導体装置及びその製造方法
JP2002373935A (ja) トレンチ素子分離方法
CN113140500B (zh) 半导体结构的制作方法
JP2001217305A (ja) 半導体ウエハおよびその処理方法ならびに半導体装置の製造方法
JP3080400B2 (ja) 半導体装置
JP2000306989A (ja) 半導体装置の製造方法
KR100632422B1 (ko) 반도체 기판내에 구조를 형성하는 방법
JP2003282700A (ja) ホール形成方法
TWI669786B (zh) 半導體積體電路裝置之製造方法
JP2705187B2 (ja) 半導体素子製造方法
CN111403278A (zh) 芯轴图形的形成方法
JPH0338733B2 (ja)
JPH11297813A (ja) 半導体装置及びその製造方法
KR100239425B1 (ko) 트랜지스터의 제조 방법

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20020205