JPH1126773A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH1126773A JPH1126773A JP9182165A JP18216597A JPH1126773A JP H1126773 A JPH1126773 A JP H1126773A JP 9182165 A JP9182165 A JP 9182165A JP 18216597 A JP18216597 A JP 18216597A JP H1126773 A JPH1126773 A JP H1126773A
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- wiring
- insulating film
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Abstract
(57)【要約】
【課題】 装置の低価格化及び信頼性の向上を実現でき
る半導体装置及びその製造方法を提供する。 【解決手段】 支持基板７の上に絶縁膜６を設け、絶縁
膜６内に半導体デバイスの活性領域１ａ、下部配線層５
及びこれと上部配線を接続する接続領域１ｂを埋め込ん
でいる。活性領域１ａ及び接続領域１ｂをほぼ同一の厚
さで絶縁膜６を挟んで形成する。活性領域１ａの下に下
部ゲート絶縁層４を介して下部配線層（下部ゲート電極
を兼ねる）５の一方側を形成し、接続領域１ｂの下に下
部配線層５の他方側を形成する。活性領域１ａ上に上部
ゲート絶縁層４ａを形成し、上部ゲート絶縁層４ａ上に
上部配線部を有する上部ゲート電極８を形成し、接続領
域１ｂの上に上部配線部を形成する。絶縁膜６の上に熱
酸化膜２を形成する。従って、装置の低価格化及び信頼
性の向上を実現できる。
る半導体装置及びその製造方法を提供する。 【解決手段】 支持基板７の上に絶縁膜６を設け、絶縁
膜６内に半導体デバイスの活性領域１ａ、下部配線層５
及びこれと上部配線を接続する接続領域１ｂを埋め込ん
でいる。活性領域１ａ及び接続領域１ｂをほぼ同一の厚
さで絶縁膜６を挟んで形成する。活性領域１ａの下に下
部ゲート絶縁層４を介して下部配線層（下部ゲート電極
を兼ねる）５の一方側を形成し、接続領域１ｂの下に下
部配線層５の他方側を形成する。活性領域１ａ上に上部
ゲート絶縁層４ａを形成し、上部ゲート絶縁層４ａ上に
上部配線部を有する上部ゲート電極８を形成し、接続領
域１ｂの上に上部配線部を形成する。絶縁膜６の上に熱
酸化膜２を形成する。従って、装置の低価格化及び信頼
性の向上を実現できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に係わり、特に、装置の低価格化及び信頼性
の向上を実現できる半導体装置及びその製造方法に関す
る。
の製造方法に係わり、特に、装置の低価格化及び信頼性
の向上を実現できる半導体装置及びその製造方法に関す
る。
【０００２】
【従来の技術】従来の半導体装置としては、半導体デバ
イスが絶縁層中に埋め込まれ、さらに、上部電極及び下
部電極を有するダブルゲート構造のデバイス等が挙げら
れる。この半導体装置においては下部電極の配線を上部
に取り出す必要がある。
イスが絶縁層中に埋め込まれ、さらに、上部電極及び下
部電極を有するダブルゲート構造のデバイス等が挙げら
れる。この半導体装置においては下部電極の配線を上部
に取り出す必要がある。
【０００３】このような半導体装置の製造工程として
は、絶縁層に下部電極の配線を上部に取り出すためのＶ
ia Ｈole を形成する工程と、このＶia Ｈole 内にポ
リシリコンやメタル等を埋め込む工程とが必要となる。
は、絶縁層に下部電極の配線を上部に取り出すためのＶ
ia Ｈole を形成する工程と、このＶia Ｈole 内にポ
リシリコンやメタル等を埋め込む工程とが必要となる。
【０００４】
【発明が解決しようとする課題】上述したように従来の
半導体装置の製造方法では、半導体素子部を形成する工
程に加えて、Ｖia Ｈole を形成する工程とメタル等を
埋め込む工程とが必要となるので、それだけ工程数が多
くなり、半導体装置の低価格化を妨げる一つの原因とな
っている。
半導体装置の製造方法では、半導体素子部を形成する工
程に加えて、Ｖia Ｈole を形成する工程とメタル等を
埋め込む工程とが必要となるので、それだけ工程数が多
くなり、半導体装置の低価格化を妨げる一つの原因とな
っている。
【０００５】また、素子の微細化に伴い、メタル等を埋
め込む工程において埋め込みが不十分となることがあ
り、それによる歩留まりの低下や配線の信頼性の低下を
引き起こす原因となる。
め込む工程において埋め込みが不十分となることがあ
り、それによる歩留まりの低下や配線の信頼性の低下を
引き起こす原因となる。
【０００６】本発明は上記のような事情を考慮してなさ
れたものであり、その目的は、装置の低価格化及び信頼
性の向上を実現できる半導体装置及びその製造方法を提
供することにある。
れたものであり、その目的は、装置の低価格化及び信頼
性の向上を実現できる半導体装置及びその製造方法を提
供することにある。
【０００７】
【課題を解決するための手段】上記課題を解決するた
め、本発明に係る半導体装置は、互いに絶縁分離され
た、略同一の厚さの半導体デバイスの活性領域及び下部
配線と上部配線を接続する接続領域と、この接続領域の
一方面上に形成された下部配線と、この下部配線、該接
続領域及び該半導体デバイスの活性領域を埋め込む絶縁
膜と、該接続領域の他方面上に形成された上部配線と、
を具備する。また、上記絶縁膜の表面に貼り合わされた
支持基板をさらに含むことが好ましい。
め、本発明に係る半導体装置は、互いに絶縁分離され
た、略同一の厚さの半導体デバイスの活性領域及び下部
配線と上部配線を接続する接続領域と、この接続領域の
一方面上に形成された下部配線と、この下部配線、該接
続領域及び該半導体デバイスの活性領域を埋め込む絶縁
膜と、該接続領域の他方面上に形成された上部配線と、
を具備する。また、上記絶縁膜の表面に貼り合わされた
支持基板をさらに含むことが好ましい。
【０００８】また、本発明に係る半導体装置の製造方法
は、半導体基板の表面をエッチングすることにより、該
半導体基板に半導体デバイスの活性領域及び下部配線と
上部配線を接続する接続領域を形成する工程と、該接続
領域の一方面上に下部配線を形成する工程と、この下部
配線及び該半導体基板の上に絶縁膜を形成する工程と、
該半導体デバイスの活性領域及び該接続領域が残るよう
に、該半導体基板の裏面側を研磨する工程と、該接続領
域の他方面上に上部配線を形成する工程と、を具備す
る。
は、半導体基板の表面をエッチングすることにより、該
半導体基板に半導体デバイスの活性領域及び下部配線と
上部配線を接続する接続領域を形成する工程と、該接続
領域の一方面上に下部配線を形成する工程と、この下部
配線及び該半導体基板の上に絶縁膜を形成する工程と、
該半導体デバイスの活性領域及び該接続領域が残るよう
に、該半導体基板の裏面側を研磨する工程と、該接続領
域の他方面上に上部配線を形成する工程と、を具備す
る。
【０００９】上記半導体装置の製造方法では、半導体基
板の表面をエッチングすることにより、該半導体基板に
半導体デバイスの活性領域及び下部配線と上部配線を接
続する接続領域を形成しているため、半導体デバイスの
活性領域及び接続領域を略同一の厚さに形成できる。ま
た、下部配線及び該半導体基板の上に絶縁膜を形成して
いる。このため、下部配線と上部配線とを接続するため
のＶia Ｈole を形成する工程が必要なく、このＶia
Ｈole 内にメタル等を埋め込む工程も必要ない。したが
って、デバイスの製造上有利であり、そのため、高歩留
まり化を図ることができ、配線の高信頼性化を実現でき
る。
板の表面をエッチングすることにより、該半導体基板に
半導体デバイスの活性領域及び下部配線と上部配線を接
続する接続領域を形成しているため、半導体デバイスの
活性領域及び接続領域を略同一の厚さに形成できる。ま
た、下部配線及び該半導体基板の上に絶縁膜を形成して
いる。このため、下部配線と上部配線とを接続するため
のＶia Ｈole を形成する工程が必要なく、このＶia
Ｈole 内にメタル等を埋め込む工程も必要ない。したが
って、デバイスの製造上有利であり、そのため、高歩留
まり化を図ることができ、配線の高信頼性化を実現でき
る。
【００１０】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。図１（ａ）は、本発明の第１の実
施の形態による半導体装置を示す断面図であり、図１
（ｂ）は、図１（ａ）に示す１ｂ−１ｂ線に沿った断面
図である。この半導体装置はダブルゲート構造を有する
ものである。
施の形態を説明する。図１（ａ）は、本発明の第１の実
施の形態による半導体装置を示す断面図であり、図１
（ｂ）は、図１（ａ）に示す１ｂ−１ｂ線に沿った断面
図である。この半導体装置はダブルゲート構造を有する
ものである。
【００１１】図１に示すように、支持基板７、例えばシ
リコン基板の上には絶縁膜６が設けられており、この絶
縁膜６内には半導体デバイスの活性領域１ａ、１ｃ、１
ｄ、下部配線層５及びこれと上部配線を接続する接続領
域１ｂが埋め込まれている。すなわち、半導体デバイス
の活性領域（図１（ａ）に示すチャネル領域１ａ、図１
（ｂ）に示すソース・ドレイン領域１ｃ、１ｄ）及び下
部配線と上部配線を接続する接続領域１ｂがほぼ同一の
厚さで絶縁膜６を挟んでシリコンにより形成されてい
る。この活性領域１ａ及び接続領域１ｂそれぞれの側面
と絶縁膜６との間には熱酸化膜２が形成されている。半
導体デバイスの活性領域１ａの下には下部ゲート絶縁層
４を介して下部配線層（下部ゲート電極を兼ねる）５の
一方側が形成されている。上記接続領域１ｂの下には下
部配線層５の他方側が形成されている。これにより、下
部配線層５は接続領域１ｂに電気的に接続されている。
リコン基板の上には絶縁膜６が設けられており、この絶
縁膜６内には半導体デバイスの活性領域１ａ、１ｃ、１
ｄ、下部配線層５及びこれと上部配線を接続する接続領
域１ｂが埋め込まれている。すなわち、半導体デバイス
の活性領域（図１（ａ）に示すチャネル領域１ａ、図１
（ｂ）に示すソース・ドレイン領域１ｃ、１ｄ）及び下
部配線と上部配線を接続する接続領域１ｂがほぼ同一の
厚さで絶縁膜６を挟んでシリコンにより形成されてい
る。この活性領域１ａ及び接続領域１ｂそれぞれの側面
と絶縁膜６との間には熱酸化膜２が形成されている。半
導体デバイスの活性領域１ａの下には下部ゲート絶縁層
４を介して下部配線層（下部ゲート電極を兼ねる）５の
一方側が形成されている。上記接続領域１ｂの下には下
部配線層５の他方側が形成されている。これにより、下
部配線層５は接続領域１ｂに電気的に接続されている。
【００１２】半導体デバイスの活性領域１ａの上には上
部ゲート絶縁層４ａが形成されており、この上部ゲート
絶縁層４ａの上には上部配線部を有する上部ゲート電極
８が形成されている。上記接続領域１ｂの上には上部配
線部が形成されている。これにより、上部ゲート電極８
は接続領域１ｂに電気的に接続されている。また、絶縁
膜６の上には熱酸化膜２が形成されている。
部ゲート絶縁層４ａが形成されており、この上部ゲート
絶縁層４ａの上には上部配線部を有する上部ゲート電極
８が形成されている。上記接続領域１ｂの上には上部配
線部が形成されている。これにより、上部ゲート電極８
は接続領域１ｂに電気的に接続されている。また、絶縁
膜６の上には熱酸化膜２が形成されている。
【００１３】尚、上記接続領域１ｂは、半導体デバイス
の活性領域のうちのチャネル領域１ａに絶縁膜６を介し
て形成しても良いし、半導体デバイスの活性領域のうち
のソースないしドレイン領域１ｃ、１ｄに絶縁膜６を介
して形成しても良い。
の活性領域のうちのチャネル領域１ａに絶縁膜６を介し
て形成しても良いし、半導体デバイスの活性領域のうち
のソースないしドレイン領域１ｃ、１ｄに絶縁膜６を介
して形成しても良い。
【００１４】上記第１の実施の形態によれば、シリコン
からなる半導体デバイスの活性領域１ａ、１ｃ、１ｄ及
び下部配線と上部配線を接続する接続領域１ｂをほぼ同
一の厚さで絶縁膜６内に埋め込んでいる。このため、従
来技術のような下部配線と上部配線とを接続するＶia
Ｈole を形成するための特別の工程を必要としない。し
たがって、デバイスの製造上有利であり、そのため、高
歩留まり化を図ることができ、安価にデバイスの製造が
可能となる。また、上記Ｖia Ｈole 内にメタル等を埋
め込む必要がないため、配線の高信頼性化に有利とな
る。
からなる半導体デバイスの活性領域１ａ、１ｃ、１ｄ及
び下部配線と上部配線を接続する接続領域１ｂをほぼ同
一の厚さで絶縁膜６内に埋め込んでいる。このため、従
来技術のような下部配線と上部配線とを接続するＶia
Ｈole を形成するための特別の工程を必要としない。し
たがって、デバイスの製造上有利であり、そのため、高
歩留まり化を図ることができ、安価にデバイスの製造が
可能となる。また、上記Ｖia Ｈole 内にメタル等を埋
め込む必要がないため、配線の高信頼性化に有利とな
る。
【００１５】また、半導体デバイスの活性領域１ａ、１
ｃ、１ｄ及び接続領域１ｂをほぼ同一の厚さで形成して
いる。このため、上部ゲート電極８を形成する際、その
表面がほぼ平坦になっており、その後の工程においても
デフォーカス上、非常に有利である。
ｃ、１ｄ及び接続領域１ｂをほぼ同一の厚さで形成して
いる。このため、上部ゲート電極８を形成する際、その
表面がほぼ平坦になっており、その後の工程においても
デフォーカス上、非常に有利である。
【００１６】図２（ａ）は、本発明の第２の実施の形態
による半導体装置を示す断面図であり、図１と同一部分
には同一符号を付し、異なる部分についてのみ説明す
る。
による半導体装置を示す断面図であり、図１と同一部分
には同一符号を付し、異なる部分についてのみ説明す
る。
【００１７】上部ゲート絶縁層４ａの上には上部ゲート
電極８が形成されている。接続領域１ｂの上には上部配
線８ａが形成されている。これにより、上部配線８ａは
接続領域１ｂに電気的に接続されている。
電極８が形成されている。接続領域１ｂの上には上部配
線８ａが形成されている。これにより、上部配線８ａは
接続領域１ｂに電気的に接続されている。
【００１８】上記第２の実施の形態においても第１の実
施の形態と同様の効果を得ることができる。
施の形態と同様の効果を得ることができる。
【００１９】図２（ｂ）は、図２（ａ）に示す半導体装
置の変形例を示す断面図であり、図２（ａ）と同一部分
には同一符号を付し、異なる部分についてのみ説明す
る。
置の変形例を示す断面図であり、図２（ａ）と同一部分
には同一符号を付し、異なる部分についてのみ説明す
る。
【００２０】図２（ａ）に示す半導体装置はダブルゲー
ト構造を有するものであるが、図２（ｂ）に示す半導体
装置はシングルゲート構造を有するものである。従っ
て、図２（ｂ）の半導体装置は下部ゲート絶縁層を有し
ていない。チャネル形成領域１ａは下部電極５と電気的
に接続されており、下部電極５はチャネル形成領域１ａ
のバイアスコントロール用として形成されたものであ
る。
ト構造を有するものであるが、図２（ｂ）に示す半導体
装置はシングルゲート構造を有するものである。従っ
て、図２（ｂ）の半導体装置は下部ゲート絶縁層を有し
ていない。チャネル形成領域１ａは下部電極５と電気的
に接続されており、下部電極５はチャネル形成領域１ａ
のバイアスコントロール用として形成されたものであ
る。
【００２１】上記変形例においても第２の実施の形態と
同様の効果を得ることができる。
同様の効果を得ることができる。
【００２２】図３（ａ）は、本発明の第３の実施の形態
による半導体装置を示す断面図であり、図１と同一部分
には同一符号を付し、異なる部分についてのみ説明す
る。この半導体装置はダブルゲート構造を有するもので
ある。
による半導体装置を示す断面図であり、図１と同一部分
には同一符号を付し、異なる部分についてのみ説明す
る。この半導体装置はダブルゲート構造を有するもので
ある。
【００２３】半導体デバイスの活性領域１ａの上には上
部ゲート絶縁層４ａが形成されている。半導体デバイス
の活性領域１ａにはチャネル形成領域及びソース・ドレ
イン領域（ｎ+ 又はｐ+ ）の拡散層１ｃ、１ｄが形成さ
れている。上部ゲート絶縁層４ａの上には上部ゲート電
極８が形成されている。接続領域１ｂの上には上部配線
８ａが形成されている。これにより、上部配線８ａは接
続領域１ｂに電気的に接続されている。
部ゲート絶縁層４ａが形成されている。半導体デバイス
の活性領域１ａにはチャネル形成領域及びソース・ドレ
イン領域（ｎ+ 又はｐ+ ）の拡散層１ｃ、１ｄが形成さ
れている。上部ゲート絶縁層４ａの上には上部ゲート電
極８が形成されている。接続領域１ｂの上には上部配線
８ａが形成されている。これにより、上部配線８ａは接
続領域１ｂに電気的に接続されている。
【００２４】上記第３の実施の形態においても第１の実
施の形態と同様の効果を得ることができる。
施の形態と同様の効果を得ることができる。
【００２５】図３（ｂ）は、図３（ａ）に示す半導体装
置の変形例を示す断面図であり、図３（ａ）と同一部分
には同一符号を付し、異なる部分についてのみ説明す
る。
置の変形例を示す断面図であり、図３（ａ）と同一部分
には同一符号を付し、異なる部分についてのみ説明す
る。
【００２６】図３（ａ）に示す半導体装置はダブルゲー
ト構造を有するものであるが、図３（ｂ）に示す半導体
装置はシングルゲート構造を有するものである。従っ
て、図３（ｂ）の半導体装置は下部ゲート酸化膜を有し
ていない。半導体デバイスの活性領域（チャネル形成領
域）１ａは下部電極５と電気的に接続されており、下部
電極５はチャネル形成領域１ａのバイアスコントロール
用として形成されたものである。
ト構造を有するものであるが、図３（ｂ）に示す半導体
装置はシングルゲート構造を有するものである。従っ
て、図３（ｂ）の半導体装置は下部ゲート酸化膜を有し
ていない。半導体デバイスの活性領域（チャネル形成領
域）１ａは下部電極５と電気的に接続されており、下部
電極５はチャネル形成領域１ａのバイアスコントロール
用として形成されたものである。
【００２７】上記変形例においても第３の実施の形態と
同様の効果を得ることができる。
同様の効果を得ることができる。
【００２８】図４〜図１１は、本発明の第４の実施の形
態による半導体装置の製造方法を示す断面図である。
態による半導体装置の製造方法を示す断面図である。
【００２９】先ず、図４に示すように、シリコン基板１
の上にはＳｉ3 Ｎ4 膜２１が設けられる。次に、このＳ
ｉ3 Ｎ4 膜２１の上には図示せぬレジスト膜が形成さ
れ、このレジスト膜をマスクとしてＳｉ3 Ｎ4 膜２１が
パターニングされる。この後、パターニングされたＳｉ
3 Ｎ4 膜２１をマスクとしてＲＩＥ(Reactive Ion Etch
ing)によってエッチングを行うことにより、シリコン基
板１の表面には凸状の第１及び第２のシリコン突起部１
ａ、１ｂが形成される。第１のシリコン突起部１ａは半
導体デバイスを構成する領域（半導体デバイスの活性領
域）であり、第２の突起部１ｂは後述する下部配線５と
上部配線８ｂとを接続する役割を果たす領域である。次
に、上記レジスト膜は除去される。
の上にはＳｉ3 Ｎ4 膜２１が設けられる。次に、このＳ
ｉ3 Ｎ4 膜２１の上には図示せぬレジスト膜が形成さ
れ、このレジスト膜をマスクとしてＳｉ3 Ｎ4 膜２１が
パターニングされる。この後、パターニングされたＳｉ
3 Ｎ4 膜２１をマスクとしてＲＩＥ(Reactive Ion Etch
ing)によってエッチングを行うことにより、シリコン基
板１の表面には凸状の第１及び第２のシリコン突起部１
ａ、１ｂが形成される。第１のシリコン突起部１ａは半
導体デバイスを構成する領域（半導体デバイスの活性領
域）であり、第２の突起部１ｂは後述する下部配線５と
上部配線８ｂとを接続する役割を果たす領域である。次
に、上記レジスト膜は除去される。
【００３０】上記第２の突起部１ｂにはイオン注入等に
より高濃度の不純物がドープされるが、この工程は、突
起部形成前に行っても良いし、突起部形成後の適当な工
程で行うことも可能である。また、図４はゲート直下の
チャネル形成領域を切断した断面図であり、第１の突起
部１ａがチャネル形成領域を示す部分である。従って、
ソース・ドレイン領域は、図１（ｂ）に示すような位置
に形成されており、図の手前側及び後ろ側に位置するの
で、図４では示されていない。
より高濃度の不純物がドープされるが、この工程は、突
起部形成前に行っても良いし、突起部形成後の適当な工
程で行うことも可能である。また、図４はゲート直下の
チャネル形成領域を切断した断面図であり、第１の突起
部１ａがチャネル形成領域を示す部分である。従って、
ソース・ドレイン領域は、図１（ｂ）に示すような位置
に形成されており、図の手前側及び後ろ側に位置するの
で、図４では示されていない。
【００３１】この後、図５に示すように、シリコン基板
１の表面には熱酸化法により厚さが例えば２０nm程度の
熱酸化膜２が形成される。次に、この熱酸化膜２の上に
はＴＥＯＳＣＶＤ等によりＳｉＯ2 からなる層間絶縁層
３が形成される。この後、第１の突起部１ａ以外の領域
上に図示せぬレジスト膜が形成され、このレジスト膜を
マスクとして第１の突起部１ａ上のＳｉ3 Ｎ4 膜２１が
エッチング除去される。次に、上記レジスト膜は除去さ
れる。この結果、層間絶縁層３の上面は第１の突起部１
ａの上面とほぼ同じ高さとされる。
１の表面には熱酸化法により厚さが例えば２０nm程度の
熱酸化膜２が形成される。次に、この熱酸化膜２の上に
はＴＥＯＳＣＶＤ等によりＳｉＯ2 からなる層間絶縁層
３が形成される。この後、第１の突起部１ａ以外の領域
上に図示せぬレジスト膜が形成され、このレジスト膜を
マスクとして第１の突起部１ａ上のＳｉ3 Ｎ4 膜２１が
エッチング除去される。次に、上記レジスト膜は除去さ
れる。この結果、層間絶縁層３の上面は第１の突起部１
ａの上面とほぼ同じ高さとされる。
【００３２】次に、図６に示すように、第１の突起部１
ａの上面には熱酸化法により厚さが例えば１０nm程度の
熱酸化膜４が形成される。この熱酸化膜４はデバイス
（ＭＯＳトランジスタ）のゲート絶縁膜を構成するもの
である。
ａの上面には熱酸化法により厚さが例えば１０nm程度の
熱酸化膜４が形成される。この熱酸化膜４はデバイス
（ＭＯＳトランジスタ）のゲート絶縁膜を構成するもの
である。
【００３３】この後、図７に示すように、第２の突起部
１ｂ上のＳｉ3 Ｎ4 膜２１がエッチング除去される。次
に、熱酸化膜（下部ゲート酸化膜）４、層間絶縁層３及
び第２の突起部１ｂの上には例えばポリシリコン膜が堆
積される。次に、このポリシリコン膜の上には図示せぬ
レジスト膜が形成され、このレジスト膜をマスクとして
該ポリシリコン膜をエッチングすることにより、下部ゲ
ート酸化膜４及び第２の突起部１ｂの上部を橋渡すよう
にポリシリコン膜５が残される。このポリシリコン膜５
のうち下部ゲート酸化膜４上の部分は下部ゲート電極５
を構成し、第２の突起部１ｂ上の部分は接続配線部（下
部配線）５を構成する。この後、上記レジスト膜は除去
される。
１ｂ上のＳｉ3 Ｎ4 膜２１がエッチング除去される。次
に、熱酸化膜（下部ゲート酸化膜）４、層間絶縁層３及
び第２の突起部１ｂの上には例えばポリシリコン膜が堆
積される。次に、このポリシリコン膜の上には図示せぬ
レジスト膜が形成され、このレジスト膜をマスクとして
該ポリシリコン膜をエッチングすることにより、下部ゲ
ート酸化膜４及び第２の突起部１ｂの上部を橋渡すよう
にポリシリコン膜５が残される。このポリシリコン膜５
のうち下部ゲート酸化膜４上の部分は下部ゲート電極５
を構成し、第２の突起部１ｂ上の部分は接続配線部（下
部配線）５を構成する。この後、上記レジスト膜は除去
される。
【００３４】次に、図８に示すように、ポリシリコン膜
（下部ゲート電極、接続配線部）５及び層間絶縁層３の
上には、基体の全面を平坦化する誘電体膜としてＳｉＯ
x 系の絶縁膜６、例えばＢＰＳＧ(borophosphosilicate
glass) 膜６が形成される（上下逆に図示されてい
る）。このＢＰＳＧ膜６は、Ｏ3 −ＴＥＯＳ（テトラエ
トキシシラン）系にさらにＴＭＢ（トリメチルホウ酸）
とＴＭＰ（トリメチルリン酸）を添加したガス系を用い
た常圧ＣＶＤにより形成される。尚、ＳｉＯx 系の絶縁
膜６の形成方法は、これに限られず、例えば、ＳＯＧ
（スピン・オン・グラス）の塗布、Ｏ3 −ＴＥＯＳ系に
よる常圧ＣＶＤ、Ｈ2 Ｏ−ＴＥＯＳプラズマＣＶＤ等の
優れた段差被覆性と高い平坦性を達成できる手法であれ
ば、他の形成方法を用いることも可能である。
（下部ゲート電極、接続配線部）５及び層間絶縁層３の
上には、基体の全面を平坦化する誘電体膜としてＳｉＯ
x 系の絶縁膜６、例えばＢＰＳＧ(borophosphosilicate
glass) 膜６が形成される（上下逆に図示されてい
る）。このＢＰＳＧ膜６は、Ｏ3 −ＴＥＯＳ（テトラエ
トキシシラン）系にさらにＴＭＢ（トリメチルホウ酸）
とＴＭＰ（トリメチルリン酸）を添加したガス系を用い
た常圧ＣＶＤにより形成される。尚、ＳｉＯx 系の絶縁
膜６の形成方法は、これに限られず、例えば、ＳＯＧ
（スピン・オン・グラス）の塗布、Ｏ3 −ＴＥＯＳ系に
よる常圧ＣＶＤ、Ｈ2 Ｏ−ＴＥＯＳプラズマＣＶＤ等の
優れた段差被覆性と高い平坦性を達成できる手法であれ
ば、他の形成方法を用いることも可能である。
【００３５】この後、基体の表裏を反転させ、図に示す
ように別のシリコン基板７の表面にＢＰＳＧ膜６表面を
接触させて貼り合わせる。
ように別のシリコン基板７の表面にＢＰＳＧ膜６表面を
接触させて貼り合わせる。
【００３６】次に、図９に示すように、シリコン基板１
におけるＫ−Ｋ面（図８に示す）が露出するまで裏面側
からシリコン基板１が研磨される。即ち、熱酸化膜２を
ストッパーとしてシリコン基板１が研磨される。この
際、この研磨は例えば公知のＣＭＰ（化学機械研磨）法
により行う。この結果、シリコン基板１のうち第１の突
起部１ａ（半導体デバイスを構成する部分）と第２の突
起部１ｂ（下部配線と上部配線を接続する役割を果たす
部分）が残り、第１、第２の突起部１ａ、１ｂは平面形
状が島状のＳｉ層となる。尚、ここまでのプロセスは、
貼り合わせＳＯＩの典型的な手順にしたがっている。
におけるＫ−Ｋ面（図８に示す）が露出するまで裏面側
からシリコン基板１が研磨される。即ち、熱酸化膜２を
ストッパーとしてシリコン基板１が研磨される。この
際、この研磨は例えば公知のＣＭＰ（化学機械研磨）法
により行う。この結果、シリコン基板１のうち第１の突
起部１ａ（半導体デバイスを構成する部分）と第２の突
起部１ｂ（下部配線と上部配線を接続する役割を果たす
部分）が残り、第１、第２の突起部１ａ、１ｂは平面形
状が島状のＳｉ層となる。尚、ここまでのプロセスは、
貼り合わせＳＯＩの典型的な手順にしたがっている。
【００３７】この後、図１０に示すように、第２の突起
部１ｂ上には図示せぬＳｉ3 Ｎ4 層が形成され、このＳ
ｉ3 Ｎ4 層をマスクとして熱酸化を行うことにより、第
１の突起部１ａの表面には上部ゲート絶縁膜４ａが形成
される。次に、上記Ｓｉ3 Ｎ4 層は除去される。
部１ｂ上には図示せぬＳｉ3 Ｎ4 層が形成され、このＳ
ｉ3 Ｎ4 層をマスクとして熱酸化を行うことにより、第
１の突起部１ａの表面には上部ゲート絶縁膜４ａが形成
される。次に、上記Ｓｉ3 Ｎ4 層は除去される。
【００３８】次に、図１１に示すように、上部ゲート絶
縁膜４ａ、第２の突起部１ｂ及び熱酸化膜２の上には例
えばポリシリコン膜が堆積される。この後、このポリシ
リコン膜の上にはマスク膜としての図示せぬＳｉ3 Ｎ4
層が形成される。次に、このＳｉ3 Ｎ4 層をマスクとし
て該ポリシリコン膜をエッチングすることにより、上部
ゲート絶縁膜４ａの上に上部ゲート電極（配線を兼ね
る）８ａが形成されると同時に、第２の突起部１ｂの上
に上部配線８ｂが形成される。これにより、上部配線８
ｂは第２の突起部１ｂを介して下部配線５に電気的に接
続される。この後、上記Ｓｉ3 Ｎ4 層は除去される。
縁膜４ａ、第２の突起部１ｂ及び熱酸化膜２の上には例
えばポリシリコン膜が堆積される。この後、このポリシ
リコン膜の上にはマスク膜としての図示せぬＳｉ3 Ｎ4
層が形成される。次に、このＳｉ3 Ｎ4 層をマスクとし
て該ポリシリコン膜をエッチングすることにより、上部
ゲート絶縁膜４ａの上に上部ゲート電極（配線を兼ね
る）８ａが形成されると同時に、第２の突起部１ｂの上
に上部配線８ｂが形成される。これにより、上部配線８
ｂは第２の突起部１ｂを介して下部配線５に電気的に接
続される。この後、上記Ｓｉ3 Ｎ4 層は除去される。
【００３９】上記第４の実施の形態によれば、図４に示
すように、Ｓｉ3 Ｎ4 膜２１をマスクとしてＲＩＥによ
ってエッチングを行うことにより、シリコン基板１の表
面に半導体デバイスを構成する領域である第１のシリコ
ン突起部１ａを形成すると同時に、下部配線５と上部配
線８ｂとを接続する役割を果たす領域である第２のシリ
コン突起部１ｂを形成している。このため、従来技術の
ような下部配線と上部配線とを接続するためのＶia Ｈ
ole を形成する必要がなくなる。このＶia Ｈole の役
割は第２のシリコン突起部１ｂが果たすからである。し
たがって、このようなＶia Ｈole を形成するための特
別の工程を必要としないので、デバイスの製造上有利で
あり、そのため、高歩留まり化を図ることができ、安価
にデバイスの製造が可能となる。また、上記Ｖia Ｈol
e 内にメタル等を埋め込む必要がないため、配線の高信
頼性化に有利となる。
すように、Ｓｉ3 Ｎ4 膜２１をマスクとしてＲＩＥによ
ってエッチングを行うことにより、シリコン基板１の表
面に半導体デバイスを構成する領域である第１のシリコ
ン突起部１ａを形成すると同時に、下部配線５と上部配
線８ｂとを接続する役割を果たす領域である第２のシリ
コン突起部１ｂを形成している。このため、従来技術の
ような下部配線と上部配線とを接続するためのＶia Ｈ
ole を形成する必要がなくなる。このＶia Ｈole の役
割は第２のシリコン突起部１ｂが果たすからである。し
たがって、このようなＶia Ｈole を形成するための特
別の工程を必要としないので、デバイスの製造上有利で
あり、そのため、高歩留まり化を図ることができ、安価
にデバイスの製造が可能となる。また、上記Ｖia Ｈol
e 内にメタル等を埋め込む必要がないため、配線の高信
頼性化に有利となる。
【００４０】また、第１及び第２のシリコン突起部１
ａ、１ｂを同時に形成することにより、第１及び第２の
シリコン突起部１ａ、１ｂそれぞれを同じ厚さに形成で
きる。このため、上部配線８ｂを形成する際、図１０に
示すように、その表面がほぼ平坦化されており、その後
の工程においてもデフォーカス上、非常に有利である。
ａ、１ｂを同時に形成することにより、第１及び第２の
シリコン突起部１ａ、１ｂそれぞれを同じ厚さに形成で
きる。このため、上部配線８ｂを形成する際、図１０に
示すように、その表面がほぼ平坦化されており、その後
の工程においてもデフォーカス上、非常に有利である。
【００４１】尚、上記第４の実施の形態では、製造工程
の説明の簡単化のため、半導体デバイスを構成する領域
である第１の突起部１ａ、及び、下部配線と上部配線と
を接続する役割を果たす領域である第２の突起部１ｂを
それぞれ１個づつ有する半導体装置に本発明を適用して
いるが、通常のＵＬＳＩ作製時のように第１及び第２の
突起部１ａ、１ｂをそれぞれ多数個有する半導体装置に
本発明を適用することも可能である。
の説明の簡単化のため、半導体デバイスを構成する領域
である第１の突起部１ａ、及び、下部配線と上部配線と
を接続する役割を果たす領域である第２の突起部１ｂを
それぞれ１個づつ有する半導体装置に本発明を適用して
いるが、通常のＵＬＳＩ作製時のように第１及び第２の
突起部１ａ、１ｂをそれぞれ多数個有する半導体装置に
本発明を適用することも可能である。
【００４２】また、上記接続領域１ｂを、活性領域１ａ
のうちのチャネル領域に層間絶縁膜３を介して形成して
いるが、接続領域１ｂを、活性領域１ａのうちのソース
ないしドレイン領域に層間絶縁膜３を介して形成するこ
とも可能である。
のうちのチャネル領域に層間絶縁膜３を介して形成して
いるが、接続領域１ｂを、活性領域１ａのうちのソース
ないしドレイン領域に層間絶縁膜３を介して形成するこ
とも可能である。
【００４３】また、上記第１〜第４の実施の形態では、
貼り合わせやＳＩＭＯＸ等のＳＯＩ構造のデバイスに本
発明を適用しているが、シリコン上のＴＦＴ構造のデバ
イスに適用することも可能である。
貼り合わせやＳＩＭＯＸ等のＳＯＩ構造のデバイスに本
発明を適用しているが、シリコン上のＴＦＴ構造のデバ
イスに適用することも可能である。
【００４４】また、シリコン半導体を用いた装置に本発
明を適用しているが、これに限られず、ＧａＡｓ等の化
合物半導体系を用いた装置に本発明を適用することも可
能である。
明を適用しているが、これに限られず、ＧａＡｓ等の化
合物半導体系を用いた装置に本発明を適用することも可
能である。
【００４５】
【発明の効果】以上説明したように本発明によれば、半
導体基板表面に半導体デバイスの活性領域及び下部配線
と上部配線を接続する接続領域を略同一の厚さで形成で
きる。したがって、半導体装置の低価格化及び信頼性の
向上を実現できる。
導体基板表面に半導体デバイスの活性領域及び下部配線
と上部配線を接続する接続領域を略同一の厚さで形成で
きる。したがって、半導体装置の低価格化及び信頼性の
向上を実現できる。
【図１】図１（ａ）は、本発明の第１の実施の形態によ
る半導体装置を示す断面図であり、図１（ｂ）は、図１
（ａ）に示す１ｂ−１ｂ線に沿った断面図である。
る半導体装置を示す断面図であり、図１（ｂ）は、図１
（ａ）に示す１ｂ−１ｂ線に沿った断面図である。
【図２】図２（ａ）は、本発明の第２の実施の形態によ
る半導体装置を示す断面図であり、図２（ｂ）は、図２
（ａ）に示す半導体装置の変形例を示す断面図である。
る半導体装置を示す断面図であり、図２（ｂ）は、図２
（ａ）に示す半導体装置の変形例を示す断面図である。
【図３】図３（ａ）は、本発明の第３の実施の形態によ
る半導体装置を示す断面図であり、図３（ｂ）は、図３
（ａ）に示す半導体装置の変形例を示す断面図である。
る半導体装置を示す断面図であり、図３（ｂ）は、図３
（ａ）に示す半導体装置の変形例を示す断面図である。
【図４】本発明の第４の実施の形態による半導体装置の
製造方法を示す断面図である。
製造方法を示す断面図である。
【図５】本発明の第４の実施の形態による半導体装置の
製造方法を示すものであり、図４の次の工程を示す断面
図である。
製造方法を示すものであり、図４の次の工程を示す断面
図である。
【図６】本発明の第４の実施の形態による半導体装置の
製造方法を示すものであり、図５の次の工程を示す断面
図である。
製造方法を示すものであり、図５の次の工程を示す断面
図である。
【図７】本発明の第４の実施の形態による半導体装置の
製造方法を示すものであり、図６の次の工程を示す断面
図である。
製造方法を示すものであり、図６の次の工程を示す断面
図である。
【図８】本発明の第４の実施の形態による半導体装置の
製造方法を示すものであり、図７の次の工程を示す断面
図である。
製造方法を示すものであり、図７の次の工程を示す断面
図である。
【図９】本発明の第４の実施の形態による半導体装置の
製造方法を示すものであり、図８の次の工程を示す断面
図である。
製造方法を示すものであり、図８の次の工程を示す断面
図である。
【図１０】本発明の第４の実施の形態による半導体装置
の製造方法を示すものであり、図９の次の工程を示す断
面図である。
の製造方法を示すものであり、図９の次の工程を示す断
面図である。
【図１１】本発明の第４の実施の形態による半導体装置
の製造方法を示すものであり、図１０の次の工程を示す
断面図である。
の製造方法を示すものであり、図１０の次の工程を示す
断面図である。
１…シリコン基板、１ａ…第１のシリコン突起部、半導
体デバイスの活性領域（チャネル領域）、１ｂ…第２の
シリコン突起部、１ｃ、１ｄ…ソース・ドレイン領域
（半導体デバイスの活性領域）、下部配線と上部配線を
接続する接続領域、２…熱酸化膜、３…層間絶縁層、４
…熱酸化膜（下部ゲート酸化膜）、４ａ…上部ゲート絶
縁層、５…ポリシリコン膜（下部ゲート電極、接続配線
部、下部配線）、６…絶縁膜（ＢＰＳＧ）、７…支持基
板（シリコン基板）、８…上部ゲート電極、８ａ、８ｂ
…上部配線、２１…Ｓｉ3 Ｎ4 膜。
体デバイスの活性領域（チャネル領域）、１ｂ…第２の
シリコン突起部、１ｃ、１ｄ…ソース・ドレイン領域
（半導体デバイスの活性領域）、下部配線と上部配線を
接続する接続領域、２…熱酸化膜、３…層間絶縁層、４
…熱酸化膜（下部ゲート酸化膜）、４ａ…上部ゲート絶
縁層、５…ポリシリコン膜（下部ゲート電極、接続配線
部、下部配線）、６…絶縁膜（ＢＰＳＧ）、７…支持基
板（シリコン基板）、８…上部ゲート電極、８ａ、８ｂ
…上部配線、２１…Ｓｉ3 Ｎ4 膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６２６Ｚ ６２７Ｄ ６２７Ａ
Claims (8)
- 【請求項１】 互いに絶縁分離された、略同一の厚さの
半導体デバイスの活性領域及び下部配線と上部配線を接
続する接続領域と、 この接続領域の一方面上に形成された下部配線と、 この下部配線、該接続領域及び該半導体デバイスの活性
領域を埋め込む絶縁膜と、 該接続領域の他方面上に形成された上部配線と、 を具備する半導体装置。 - 【請求項２】 上記絶縁膜の表面に貼り合わされた支持
基板をさらに含むことを特徴とする請求項１記載の半導
体装置。 - 【請求項３】 上記下部配線の一部が該半導体デバイス
の活性領域の一方面上にゲート絶縁膜を介して形成され
ていることを特徴とする請求項１記載の半導体装置。 - 【請求項４】 上記下部配線の一部が該半導体デバイス
の活性領域の一方面上にゲート絶縁膜を介して形成さ
れ、上記上部配線の一部が該半導体デバイスの活性領域
の他方面上にゲート絶縁膜を介して形成されていること
を特徴とする請求項１記載の半導体装置。 - 【請求項５】 上記接続領域が該半導体デバイスの活性
領域におけるチャネル領域に絶縁膜を介して形成されて
いることを特徴とする請求項１記載の半導体装置。 - 【請求項６】 上記接続領域が該半導体デバイスの活性
領域におけるソースないしドレイン領域に絶縁膜を介し
て形成されていることを特徴とする請求項１記載の半導
体装置。 - 【請求項７】 半導体基板の表面をエッチングすること
により、該半導体基板に半導体デバイスの活性領域及び
下部配線と上部配線を接続する接続領域を形成する工程
と、 該接続領域の一方面上に下部配線を形成する工程と、 この下部配線及び該半導体基板の上に絶縁膜を形成する
工程と、 該半導体デバイスの活性領域及び該接続領域が残るよう
に、該半導体基板の裏面側を研磨する工程と、 該接続領域の他方面上に上部配線を形成する工程と、 を具備する半導体装置の製造方法。 - 【請求項８】 上記絶縁膜を形成する工程の後に、該絶
縁膜の表面を支持基板の表面に貼り合わせる工程をさら
に含むことを特徴とする請求項５記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9182165A JPH1126773A (ja) | 1997-07-08 | 1997-07-08 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9182165A JPH1126773A (ja) | 1997-07-08 | 1997-07-08 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1126773A true JPH1126773A (ja) | 1999-01-29 |
| JPH1126773A5 JPH1126773A5 (ja) | 2005-03-17 |
Family
ID=16113496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9182165A Withdrawn JPH1126773A (ja) | 1997-07-08 | 1997-07-08 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1126773A (ja) |
-
1997
- 1997-07-08 JP JP9182165A patent/JPH1126773A/ja not_active Withdrawn
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Legal Events
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|---|---|---|---|
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|
| A977 | Report on retrieval |
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|
| A761 | Written withdrawal of application |
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