JPS6048685B2 - 変位量検出回路 - Google Patents
変位量検出回路Info
- Publication number
- JPS6048685B2 JPS6048685B2 JP9555277A JP9555277A JPS6048685B2 JP S6048685 B2 JPS6048685 B2 JP S6048685B2 JP 9555277 A JP9555277 A JP 9555277A JP 9555277 A JP9555277 A JP 9555277A JP S6048685 B2 JPS6048685 B2 JP S6048685B2
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- JP
- Japan
- Prior art keywords
- phase
- frequency
- modulation signal
- circuit
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Measuring Phase Differences (AREA)
- Measurement Of Length, Angles, Or The Like Using Electric Or Magnetic Means (AREA)
- Transmission And Conversion Of Sensor Element Output (AREA)
Description
【発明の詳細な説明】
本発明は変位を電気信号の位相の変化として検出する変
位置検出回路の改良に関する。
位置検出回路の改良に関する。
第１図に従来の変位置検出回路を示す。
同図において発振器１はキャリア周波数ｆｃのｎ倍の周
波数の基準信号を発生し、該基準信号は、逓降器３及び
分割回路１５に与えられる。逓降器２は基準信号の周波
数を土となし、チャンネル１の磁頷気ヘッド７には三の
移相器３及び増幅器４を介して供給すると共にチャンネ
ル２の磁気ヘッド８には増幅器５を介して供給すること
により励磁する。
波数の基準信号を発生し、該基準信号は、逓降器３及び
分割回路１５に与えられる。逓降器２は基準信号の周波
数を土となし、チャンネル１の磁頷気ヘッド７には三の
移相器３及び増幅器４を介して供給すると共にチャンネ
ル２の磁気ヘッド８には増幅器５を介して供給すること
により励磁する。
磁気スケール６と両ヘッド７、 ８間の相対変位により
得られる平衡変調信号は前置増幅器９、１０を介して加
算器１１によつて加算され、前記変位に対応した位相変
化を有する位相変調信号に変換された後、帯域フィルタ
１２、増幅器１３及び波形整形回路１４を介して分割回
路１５に与えられる。
得られる平衡変調信号は前置増幅器９、１０を介して加
算器１１によつて加算され、前記変位に対応した位相変
化を有する位相変調信号に変換された後、帯域フィルタ
１２、増幅器１３及び波形整形回路１４を介して分割回
路１５に与えられる。
分割回路１５に例えば特公昭５０−２８０３２号公報に
記載されたような所謂内挿回路であつて、前記変位置に
応じて方向弁別された正方向移動パルスＰ＋及び負方向
移動パルＰ−を発生する。しかるに上述した従来の方式
によると、高い分フ解精度を得ようとした場合、位相変
調信号の一波長はスケール記録波長（ピッチ）に対応し
ているため、必然的に分割（内挿）のためのクロックパ
ルスの周波数を上げなければならない。また位相変調信
号の周波数を下けることは応答速度の低下５をもたらす
の制約がある。従つて従来の方式では、通常、分解能に
応じて１０ＫＨ２及び５０ＫＨ２の位相変調信号を用い
ている。このため磁気ヘッド７、 ８の出力信号の不要
成分を除去する帯域フィルタ１２としては前記位相変調
信号の周波数１０トＨｚ及び５０ＫＨｚに各々対応した
ものが必要となるグで、必然的にコイル及びコンデンサ
を用いた受１型フィルタを用いなければならず、該フィ
ルタιｊ大型かつ高い価となり、コスト及びスペースの
，ｃ、 メで極めて不利であつた。本発明はかかる事由
に鑑みて、帯域フィルタの入力周波数を−Ｆｃとなるよ
うにすると共にそのｎフィルタ通過信号及びｍ相クロッ
ク信号をｍ段の位相比較器に与えるようにしたことを特
徴とする。
記載されたような所謂内挿回路であつて、前記変位置に
応じて方向弁別された正方向移動パルスＰ＋及び負方向
移動パルＰ−を発生する。しかるに上述した従来の方式
によると、高い分フ解精度を得ようとした場合、位相変
調信号の一波長はスケール記録波長（ピッチ）に対応し
ているため、必然的に分割（内挿）のためのクロックパ
ルスの周波数を上げなければならない。また位相変調信
号の周波数を下けることは応答速度の低下５をもたらす
の制約がある。従つて従来の方式では、通常、分解能に
応じて１０ＫＨ２及び５０ＫＨ２の位相変調信号を用い
ている。このため磁気ヘッド７、 ８の出力信号の不要
成分を除去する帯域フィルタ１２としては前記位相変調
信号の周波数１０トＨｚ及び５０ＫＨｚに各々対応した
ものが必要となるグで、必然的にコイル及びコンデンサ
を用いた受１型フィルタを用いなければならず、該フィ
ルタιｊ大型かつ高い価となり、コスト及びスペースの
，ｃ、 メで極めて不利であつた。本発明はかかる事由
に鑑みて、帯域フィルタの入力周波数を−Ｆｃとなるよ
うにすると共にそのｎフィルタ通過信号及びｍ相クロッ
ク信号をｍ段の位相比較器に与えるようにしたことを特
徴とする。
以下図面に示す実施例を参照して本発明を説明すると、
第２図の実施例において第１図のものと１ｍ相異する点
は雷及びゎの逓降器１６，１７及びｍ相クロック発生器
２０（発振器１の発振周波数を１に逓降する機能も有す
る）が用いられ、かつ加ｍ算器１１と帯域フィルタ１９
間に平衡変調器１８が、また波形整形回路１４と分割回
路２２間にｍ段の位相比較器２１が夫々挿入されている
点にある。
第２図の実施例において第１図のものと１ｍ相異する点
は雷及びゎの逓降器１６，１７及びｍ相クロック発生器
２０（発振器１の発振周波数を１に逓降する機能も有す
る）が用いられ、かつ加ｍ算器１１と帯域フィルタ１９
間に平衡変調器１８が、また波形整形回路１４と分割回
路２２間にｍ段の位相比較器２１が夫々挿入されている
点にある。
即ち加算器１１からの位相変調信号Ｅ，＝Ｅｓｉｎ２π
（２πＦｃｔ＋−ｘ）は逓降器１６からの周波数λ−Ｆ
ｃの信号と共に平衡変調器１８に与られて、ｍ平衡変調
波信号Ｅ。
（２πＦｃｔ＋−ｘ）は逓降器１６からの周波数λ−Ｆ
ｃの信号と共に平衡変調器１８に与られて、ｍ平衡変調
波信号Ｅ。
＝ケ（ＣＯｓ２π（（蕾−１）Ｆｃｔ一ｉ）−ＣＯＳ２
π（（晋＋１）Ｆｃｔ＋ｒ））に変換される。担しλは
スケールのピッチ、Ｘは変位置をあられす。次に帯域フ
ィルタ１９として上記平衡変調波信号の下側帯波（−ー
１）Ｆｃ又は上側帯波（−＋Ｍｍｌ）Ｆｃを通過帯域と
するものを使用し、平衡変２π調波信号を通すと、位相
変化−は保存され、キλヤリア周波数のみが（（−ー１
）又は（−＋１）Ｍｍ倍された位相変調信号が得られる
。
π（（晋＋１）Ｆｃｔ＋ｒ））に変換される。担しλは
スケールのピッチ、Ｘは変位置をあられす。次に帯域フ
ィルタ１９として上記平衡変調波信号の下側帯波（−ー
１）Ｆｃ又は上側帯波（−＋Ｍｍｌ）Ｆｃを通過帯域と
するものを使用し、平衡変２π調波信号を通すと、位相
変化−は保存され、キλヤリア周波数のみが（（−ー１
）又は（−＋１）Ｍｍ倍された位相変調信号が得られる
。
この信号は更に増幅器１３、波形整形回路１４を介して
ｍ段の位相比較器２１に与えられる。この位相比較器２
１は例えばｍ個のＤフリップフロップから成り、各フリ
ップフロップのＤ端子Ｄ１〜Ｄｍに同時に波形整形回路
１４からの位相変調信号が与えられ、５ また各ク頭ン
ク端子ＣＫＩ〜ＣＫｍには夫々ｍ相クロック発生器２０
からの各クロック信号φ，〜φｍが与えられる。位相比
較器２１は前記平衡変調波の何れか側帯波、即ち前記し
たキャリア周波数の，みを（雷−１）又は（雷＋１）倍
した位相変調信２πｎ号と、各々−だけ位相の異なるｍ
相の−Ｆｃの周Ｍｍ波数のクロック信号とを位相比較す
る。
ｍ段の位相比較器２１に与えられる。この位相比較器２
１は例えばｍ個のＤフリップフロップから成り、各フリ
ップフロップのＤ端子Ｄ１〜Ｄｍに同時に波形整形回路
１４からの位相変調信号が与えられ、５ また各ク頭ン
ク端子ＣＫＩ〜ＣＫｍには夫々ｍ相クロック発生器２０
からの各クロック信号φ，〜φｍが与えられる。位相比
較器２１は前記平衡変調波の何れか側帯波、即ち前記し
たキャリア周波数の，みを（雷−１）又は（雷＋１）倍
した位相変調信２πｎ号と、各々−だけ位相の異なるｍ
相の−Ｆｃの周Ｍｍ波数のクロック信号とを位相比較す
る。
これによりその周波数差Ｆｃ毎にあたかもヒートを発生
す５る如く結果として周波数Ｆｃのパルス化された位相
変調信号Ｓ，〜Ｓｍが発生される。この場合、ク２πロ
ック信号φ，〜φｍの位相は−ずつ位相が異なＭ２π るため、上記ヒート周波数Ｆｃに対して−ずつ位ｍ相の
異なる位置で上記側帯波とクロック信号との位相が一致
することになるので、上記ｍ相のパル２πス化位相変調
信号の位相は各々−ずつ位相がずｍ・れている。
す５る如く結果として周波数Ｆｃのパルス化された位相
変調信号Ｓ，〜Ｓｍが発生される。この場合、ク２πロ
ック信号φ，〜φｍの位相は−ずつ位相が異なＭ２π るため、上記ヒート周波数Ｆｃに対して−ずつ位ｍ相の
異なる位置で上記側帯波とクロック信号との位相が一致
することになるので、上記ｍ相のパル２πス化位相変調
信号の位相は各々−ずつ位相がずｍ・れている。
上記位相変調信号Ｓ，〜Ｓｍは夫々前記各クロック信号
と共に分割回路２２に与えられ、該回路は前記変位置に
応じて方向弁別された正方向移動パルスＰ＋及び負方向
移動パルスＰ−を発生する。第３図は第２図の実施例に
おけるｍ相クロック発生器２０の一例として４相クロッ
ク発生器の構成例を生じ、第４図はその動作説明用タイ
ムチャートである。
と共に分割回路２２に与えられ、該回路は前記変位置に
応じて方向弁別された正方向移動パルスＰ＋及び負方向
移動パルスＰ−を発生する。第３図は第２図の実施例に
おけるｍ相クロック発生器２０の一例として４相クロッ
ク発生器の構成例を生じ、第４図はその動作説明用タイ
ムチャートである。
同図において２３〜２６はＤフリップフロップ、２７は
ノアゲートである。各Ｄフリップフロップのクロック端
子℃Ｋには発振器１からの周波数Ｎｆｃのクロック信号
が与えられ、９０゜位相のずれた４相のクロック信号φ
１〜φ４が発生される。第５図及び第６図は特に本発明
に好適なように構成された分割回路（１１４０内挿、分
解能５μｍ）及びそのタイムチャートを示す。
ノアゲートである。各Ｄフリップフロップのクロック端
子℃Ｋには発振器１からの周波数Ｎｆｃのクロック信号
が与えられ、９０゜位相のずれた４相のクロック信号φ
１〜φ４が発生される。第５図及び第６図は特に本発明
に好適なように構成された分割回路（１１４０内挿、分
解能５μｍ）及びそのタイムチャートを示す。
この分割回路は各相に対応した４つの同一構成の回路２
８〜３１から成り、その一つの回路２８は例えばＤフリ
ップフロップ３２，３３、４ビットシフトレジスタ３４
、ノアゲート３５，３６、アンドゲート３７，３８，３
９から構成されており、各回路２８〜３１からの出力Ｕ
，〜Ｕ。、Ｄ，〜Ｄ。はオアゲート４０，４１に与えら
れる。今、キャリア周波数Ｆｃを５０ＫＨｚ）φ，〜φ
，のクロック周波数を５００ＫＨｚとすれば位相変調信
号Ｓ，の１周期に含まれる分割用クロックパルスφ１の
数は１０パルスである。
８〜３１から成り、その一つの回路２８は例えばＤフリ
ップフロップ３２，３３、４ビットシフトレジスタ３４
、ノアゲート３５，３６、アンドゲート３７，３８，３
９から構成されており、各回路２８〜３１からの出力Ｕ
，〜Ｕ。、Ｄ，〜Ｄ。はオアゲート４０，４１に与えら
れる。今、キャリア周波数Ｆｃを５０ＫＨｚ）φ，〜φ
，のクロック周波数を５００ＫＨｚとすれば位相変調信
号Ｓ，の１周期に含まれる分割用クロックパルスφ１の
数は１０パルスである。
ところでＤフリップフロップ３２及びノアゲート３５に
より、位相変調信号Ｓ，の立下りに同期してクロックパ
ルスφ，の．１周期分だけφ，が差し引かれる。次にＤ
フリップフロップ３３及びノアゲート３６によりクロッ
クパルスφ１の次の一周期間に、シフトレジスタ３４の
ロードパルスを発生し、φ１ に同期してシフトレジス
タ３４の端子ＱＡ−ーＱＤには０）０、１、ｏのパター
トがロードされる。その後、シフトレジスタ３４は次の
クロックパルスφ１ よりシフトを開始し、その列のφ
，のパルス数が定常より多いと、次の位相変調信号Ｓ，
の立下がりに同期して、アンドゲート３７を開き、−加
算側オアゲート４０より正方向移動パルスＰ十を発生す
る。
より、位相変調信号Ｓ，の立下りに同期してクロックパ
ルスφ，の．１周期分だけφ，が差し引かれる。次にＤ
フリップフロップ３３及びノアゲート３６によりクロッ
クパルスφ１の次の一周期間に、シフトレジスタ３４の
ロードパルスを発生し、φ１ に同期してシフトレジス
タ３４の端子ＱＡ−ーＱＤには０）０、１、ｏのパター
トがロードされる。その後、シフトレジスタ３４は次の
クロックパルスφ１ よりシフトを開始し、その列のφ
，のパルス数が定常より多いと、次の位相変調信号Ｓ，
の立下がりに同期して、アンドゲート３７を開き、−加
算側オアゲート４０より正方向移動パルスＰ十を発生す
る。
同様に、クロックパルスφ，の数が定常より少ない時、
アンドゲート３８が次の位相変調信号Ｓ，の立下がりで
開かれ、減算側オアゲート４１より負方向移動パルスＰ
−を発生する。回路２９〜３１の動作も上述した所と全
く同様てある。またここではｍ＝４としたが、回路２８
，３０又は２９，３１のみの２相の形で使用して、分解
能を例えは１０μｍに、更には１回路のみを使用するこ
とにより２０μｍとすることも可能である。以上説明し
た所から明らかなように本発明によれば下記のような優
れた効果が得られる。（１）ｍ段の位相比較器によりｍ
相の２π／ｍだけ位相のずれたクロックパルスと位相比
較を行なつているので、ｎ分割を行なつた場合の１パル
ス当りの位相の変化が各相に対し順次ｍ倍されて検出さ
れ、分割回路の動作速度を１に低下さｍせることができ
る。
アンドゲート３８が次の位相変調信号Ｓ，の立下がりで
開かれ、減算側オアゲート４１より負方向移動パルスＰ
−を発生する。回路２９〜３１の動作も上述した所と全
く同様てある。またここではｍ＝４としたが、回路２８
，３０又は２９，３１のみの２相の形で使用して、分解
能を例えは１０μｍに、更には１回路のみを使用するこ
とにより２０μｍとすることも可能である。以上説明し
た所から明らかなように本発明によれば下記のような優
れた効果が得られる。（１）ｍ段の位相比較器によりｍ
相の２π／ｍだけ位相のずれたクロックパルスと位相比
較を行なつているので、ｎ分割を行なつた場合の１パル
ス当りの位相の変化が各相に対し順次ｍ倍されて検出さ
れ、分割回路の動作速度を１に低下さｍせることができ
る。
また分割回路の構成を極めて単純化でき、動作周波数が
低いのでＬＳＩ化も容易である。（２） 前記相数ｍ及
びキャリア周波数Ｆｃを適当に選択することにより、帯
域フィルタの選定にあたつても極めて有利となしうる。
低いのでＬＳＩ化も容易である。（２） 前記相数ｍ及
びキャリア周波数Ｆｃを適当に選択することにより、帯
域フィルタの選定にあたつても極めて有利となしうる。
一例として分解能を５μｍとした場合、磁気スケールの
記録波長（ピッチ）λは０．２Ｔｆｒｍ故、分割数ｎは
４０となる。そこでｍ＝４とし、キャリア周波数Ｆｃを
５０ＫＨｚとすれば、平衡相変調波の下側帯波は（４０
１４−１）Ｆｃ＝弧であるかな４５０ＫＨｚとなる。こ
れはＡＭラジオ帯の中間周波数と同等てあり、キャリア
周波数Ｆｃを若干高くすること（例えば５０．５５ＫＨ
ｚ）により、市販の安価て小型のラジオ用セラミックフ
ィルタをそのまま前記帯域フィルタとして使用できる。
（３）キャリア周波数Ｆｃの位相変調信号の生成に際し
、分割数ｎに対して相数ｍを適当に選定することにより
、帯域フィルタの周波数を一定としたまま分解能を変更
することができる。
記録波長（ピッチ）λは０．２Ｔｆｒｍ故、分割数ｎは
４０となる。そこでｍ＝４とし、キャリア周波数Ｆｃを
５０ＫＨｚとすれば、平衡相変調波の下側帯波は（４０
１４−１）Ｆｃ＝弧であるかな４５０ＫＨｚとなる。こ
れはＡＭラジオ帯の中間周波数と同等てあり、キャリア
周波数Ｆｃを若干高くすること（例えば５０．５５ＫＨ
ｚ）により、市販の安価て小型のラジオ用セラミックフ
ィルタをそのまま前記帯域フィルタとして使用できる。
（３）キャリア周波数Ｆｃの位相変調信号の生成に際し
、分割数ｎに対して相数ｍを適当に選定することにより
、帯域フィルタの周波数を一定としたまま分解能を変更
することができる。
第１図は従来の変位置検出回路の一例を示すブロック図
、第２図は本発明の一実施例を示すフ伯ツク図、第３図
は該実施例に使用される４相クロック発生回路の一例を
示すブロック図、第４図はその動作説明用タイムチャー
ト、第５図は上記実施例に使用される分割回路の一構成
例を示すブ上’ツク図、第６図はその動作説明用タイム
チャートてある。 １：発振器、６：磁気スケール、７，８：磁気ヘッド、
１１：加算器、１８：平衡変調器、１９：帯域フィルタ
、２０：ｍ相クロック発生器、−２１：ｍ段位相比較器
、２２：分割回路。
、第２図は本発明の一実施例を示すフ伯ツク図、第３図
は該実施例に使用される４相クロック発生回路の一例を
示すブロック図、第４図はその動作説明用タイムチャー
ト、第５図は上記実施例に使用される分割回路の一構成
例を示すブ上’ツク図、第６図はその動作説明用タイム
チャートてある。 １：発振器、６：磁気スケール、７，８：磁気ヘッド、
１１：加算器、１８：平衡変調器、１９：帯域フィルタ
、２０：ｍ相クロック発生器、−２１：ｍ段位相比較器
、２２：分割回路。
Claims (1)
- 【特許請求の範囲】 １ 変位量に対応した位相を有する周波数ｆ＿ｃの位相
変調信号を発生する回路と、該回路からの位相変調信号
と周波数（ｎ／ｍ）ｆ＿ｃのクロック信号が与えられる
平衡変調器と、該平衡変調器からの周波数（ｎ／ｍ−１
）ｆ＿ｃ又は（ｎ／ｍ＋１）ｆ＿ｃの平衡変調信号を通
過させる帯域フィルタと、該フィルタを通過した信号と
ｍ相のクロックパルスが与えられるｍ段の位相比較器と
、該位相比較器からの周波数ｆ＿ｃのｍ相の位相変調信
号とｍ相の前記クロックパルスより正又は負方向移動パ
ルスを発生する分割回路とを備えたことを特徴変位量検
出回路。 ２ 前記分割回路は少くともシフトレジスタを含み、該
シフトレジスタには予め所定ビットパターンが設定され
、前記ｍ相の位相変調信号の位相の変化に応じたそのビ
ットパターンの変化により、定められたパルス出力期間
内に、正、負方向弁別されたパルスを出力するように構
成されたことを特徴とする特許請求の範囲第１項記載の
変位量検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9555277A JPS6048685B2 (ja) | 1977-08-11 | 1977-08-11 | 変位量検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9555277A JPS6048685B2 (ja) | 1977-08-11 | 1977-08-11 | 変位量検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5430060A JPS5430060A (en) | 1979-03-06 |
| JPS6048685B2 true JPS6048685B2 (ja) | 1985-10-29 |
Family
ID=14140733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9555277A Expired JPS6048685B2 (ja) | 1977-08-11 | 1977-08-11 | 変位量検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6048685B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55155209A (en) * | 1979-05-23 | 1980-12-03 | Mitsui Seiki Kogyo Kk | Processing circuit for displacement signal |
| JPS5730909A (en) * | 1980-08-04 | 1982-02-19 | Sony Corp | Signal processing circuit in phase detection type position reader |
| US5432443A (en) * | 1992-06-23 | 1995-07-11 | Sony Magnescale Inc. | Linear position detector including a phase shifter and a sample-and-hold circuit for synchronizing a sample pulse period with the reference period of the equilibrium modulated signal |
-
1977
- 1977-08-11 JP JP9555277A patent/JPS6048685B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5430060A (en) | 1979-03-06 |
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